JP2546692B2 - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は集積回路用等のMOSFETの製造方法に関する。
集積回路デバイスの通常の型式は金属酸化物電界効果
トランジスタ（MOSFET）である。MOSFETはソース領域、
ドレイン領域、ソース・ドレイン領域間に延在するチャ
ネル領域、およびチャネル領域上に備えられたゲート構
造を含む。ゲート構造は導電ゲートおよびそのゲートを
チャネル領域から分離する薄い酸化物層を含む。
トランジスタ（MOSFET）である。MOSFETはソース領域、
ドレイン領域、ソース・ドレイン領域間に延在するチャ
ネル領域、およびチャネル領域上に備えられたゲート構
造を含む。ゲート構造は導電ゲートおよびそのゲートを
チャネル領域から分離する薄い酸化物層を含む。
動作においては、バイアス電圧がMOSFETのソース・ド
レイン領域間に与えられる。多くの集積回路の標準的な
MOSFETソース・ドレイン・バイアス電圧が5Vである。制
御電圧がゲートに印加されると、チャネル領域内に空乏
層が形成され、電流がソース領域からドレイン領域へ流
れることができるようになる。こうして、MOSFETはゲー
トに印加された制御電圧のレベルに応答するスイッチと
して作用することができる。
レイン領域間に与えられる。多くの集積回路の標準的な
MOSFETソース・ドレイン・バイアス電圧が5Vである。制
御電圧がゲートに印加されると、チャネル領域内に空乏
層が形成され、電流がソース領域からドレイン領域へ流
れることができるようになる。こうして、MOSFETはゲー
トに印加された制御電圧のレベルに応答するスイッチと
して作用することができる。
“ホット・エレクトロン効果”として知られるやっか
いな現象はMOSFETが小型になるにつれて生じる。MOSFET
の寸法が小さくなると、ソース領域とドレイン領域との
間の距離も小さくなり、ソース・ドレイン・バイアス電
圧を一定とすると、ドレイン領域付近の電場の強さが大
きく増大する。電場が強いと電子が急激に加速され、
“熱い”電子が形成される。ホット・エレクトロンは、
ドレイン領域付近でゲート構造の薄い酸化物層にトラッ
プされるようになる。電荷が薄い酸化物内に蓄積される
と、MOSFETの閾値電圧が変化し、MOSFETの動作速度およ
び効率が大きく減少することがある。
いな現象はMOSFETが小型になるにつれて生じる。MOSFET
の寸法が小さくなると、ソース領域とドレイン領域との
間の距離も小さくなり、ソース・ドレイン・バイアス電
圧を一定とすると、ドレイン領域付近の電場の強さが大
きく増大する。電場が強いと電子が急激に加速され、
“熱い”電子が形成される。ホット・エレクトロンは、
ドレイン領域付近でゲート構造の薄い酸化物層にトラッ
プされるようになる。電荷が薄い酸化物内に蓄積される
と、MOSFETの閾値電圧が変化し、MOSFETの動作速度およ
び効率が大きく減少することがある。
第２図において、ホット・エレクトロン効果を減少さ
せる従来のMOSFET構造はソース、ドレイン領域に低濃度
にドープされた端部（tip）を含んでいる。ドレイン領
域の端部はドレイン領域自身より低濃度にドープされて
いるから、チャネル付近の電場は弱くなる。結局、チャ
ネル電流はそれ程近くのホット・エレクトロンを発生さ
せず、ホット・エレクトロン効果が減少する。この従来
技術の構造は“低濃度ドープ・ドレイン”（lightla do
ped drain,LDD）構造として知られている。
せる従来のMOSFET構造はソース、ドレイン領域に低濃度
にドープされた端部（tip）を含んでいる。ドレイン領
域の端部はドレイン領域自身より低濃度にドープされて
いるから、チャネル付近の電場は弱くなる。結局、チャ
ネル電流はそれ程近くのホット・エレクトロンを発生さ
せず、ホット・エレクトロン効果が減少する。この従来
技術の構造は“低濃度ドープ・ドレイン”（lightla do
ped drain,LDD）構造として知られている。
第２図の従来技術にかかる構造はホット・エレクトロ
ン効果を減少させるが、それを完全には除去しない。
“埋込み低濃度ドープ・ドレイン”（burried lightly
doped drain,BLDD）構造として知られている、LDD構造
の若干の改良である別の従来技術構造が第３図に示され
ている。LDD構造と同様に、BLDD構造はトランジスタの
ソース領域およびドレイン領域付近に一対の低濃度ドー
プ端部を有する。しかし、BLDDでは、ドレイン領域、ソ
ース領域よりも低濃度ドープされているが端部領域より
は高濃度にドープされている一対の埋込みインプラント
領域をトランジスタ中の端部領域の下に付加的に有す
る。ドレイン埋込みインプラント領域はそれがドレイン
端部領域より低い抵抗を有するからチャネル電流を下方
に偏向させる。
ン効果を減少させるが、それを完全には除去しない。
“埋込み低濃度ドープ・ドレイン”（burried lightly
doped drain,BLDD）構造として知られている、LDD構造
の若干の改良である別の従来技術構造が第３図に示され
ている。LDD構造と同様に、BLDD構造はトランジスタの
ソース領域およびドレイン領域付近に一対の低濃度ドー
プ端部を有する。しかし、BLDDでは、ドレイン領域、ソ
ース領域よりも低濃度ドープされているが端部領域より
は高濃度にドープされている一対の埋込みインプラント
領域をトランジスタ中の端部領域の下に付加的に有す
る。ドレイン埋込みインプラント領域はそれがドレイン
端部領域より低い抵抗を有するからチャネル電流を下方
に偏向させる。
理論的には、BLDD構造におけるチャネル電流の下方偏
向によって、薄い酸化物に集まるホット・エレクトロン
の個数が減少する。しかし、埋込みインプラント領域は
低濃度ドープ領域より高濃度にドープされているから、
BLDD構造の電場の強さは、第２図のLDD構造で発生する
電場よりも大きく、チャネル電流の電子の大きな加速が
生じる。その結果、ホット・エレクトロン効果に対する
BLDD構造の耐性はLDD構造の耐性より少し良いだけにす
ぎない。
向によって、薄い酸化物に集まるホット・エレクトロン
の個数が減少する。しかし、埋込みインプラント領域は
低濃度ドープ領域より高濃度にドープされているから、
BLDD構造の電場の強さは、第２図のLDD構造で発生する
電場よりも大きく、チャネル電流の電子の大きな加速が
生じる。その結果、ホット・エレクトロン効果に対する
BLDD構造の耐性はLDD構造の耐性より少し良いだけにす
ぎない。
BLDD構造の問題点は、第３図において破線で示されて
いるような、両埋込みインプラント領域間に電流が流れ
る“パンチ・スルー”の可能性である。これが生じる
と、MOSFETは漏れ電流が過度に大きくなり、ゲートに印
加された制御電圧に充分に応答しなくなる。
いるような、両埋込みインプラント領域間に電流が流れ
る“パンチ・スルー”の可能性である。これが生じる
と、MOSFETは漏れ電流が過度に大きくなり、ゲートに印
加された制御電圧に充分に応答しなくなる。
LDD構造とBLDD構造は、同じようなプロセスで製造で
きる。たとえば、まず、ポリ・シリコン・ゲートを薄い
酸化物層上に形成する。次に、低濃度ドープ端部領域を
イオン・インプランテーションによって形成する。この
端部領域は主として“側方分散（side scattering）”
効果によってチャネル領域中に突き出る。BLDDでは、次
に、高エネルギ・イオン・インプランテーションによっ
て、埋込みインプラント領域を形成することができる。
埋込みインプラント領域に必要な高エネルギは側方分散
効果を増大させるから、埋込みインプラント領域はチャ
ネル領域中にさらに延びる。次に、LDDデバイスとBLDD
デバイスの両方で、ポリシリコン・ゲートの側面に沿っ
て酸化物スペーサを形成し、ソース領域とドレイン領域
をイオン・インプランテーションによって形成する。ソ
ース領域とドレイン領域も側方分散効果によってチャネ
ル領域の方へ突き出る。
きる。たとえば、まず、ポリ・シリコン・ゲートを薄い
酸化物層上に形成する。次に、低濃度ドープ端部領域を
イオン・インプランテーションによって形成する。この
端部領域は主として“側方分散（side scattering）”
効果によってチャネル領域中に突き出る。BLDDでは、次
に、高エネルギ・イオン・インプランテーションによっ
て、埋込みインプラント領域を形成することができる。
埋込みインプラント領域に必要な高エネルギは側方分散
効果を増大させるから、埋込みインプラント領域はチャ
ネル領域中にさらに延びる。次に、LDDデバイスとBLDD
デバイスの両方で、ポリシリコン・ゲートの側面に沿っ
て酸化物スペーサを形成し、ソース領域とドレイン領域
をイオン・インプランテーションによって形成する。ソ
ース領域とドレイン領域も側方分散効果によってチャネ
ル領域の方へ突き出る。
本発明の目的は、ホット・エレクトロン効果が比較的
起りにくいMOSFET構造を与える製造方法を提供すること
である。本発明の別の目的は、サブミクロンMOSFET構造
を製造する簡単で、経済的で、信頼性のある方法を提供
することである。
起りにくいMOSFET構造を与える製造方法を提供すること
である。本発明の別の目的は、サブミクロンMOSFET構造
を製造する簡単で、経済的で、信頼性のある方法を提供
することである。
本発明の一実施例のMOSFET構造は、トランジスタのチ
ャネル領域とドレイン領域の間に配置されたドレイン端
部領域、ドレイン端部領域の下の方であってドレイン領
域の方へ横方向にずらして配置されたドレイン埋込み領
域を有する。ドレイン埋込み領域はドレイン領域より低
濃度にドープされ、ドレイン端部領域は埋込み領域より
低濃度にドープされる。このMOSFET構造においては、ド
レイン端部領域とドレイン領域の間であって、ドレイン
埋込み領域の上方にほぼ真性のドレイン・ブロッキング
領域を配設してもよい。このMOSFET構造によってチャネ
ル電流は薄い酸化物層から離れ、ドレイン埋込み領域に
入るように偏向させられる。
ャネル領域とドレイン領域の間に配置されたドレイン端
部領域、ドレイン端部領域の下の方であってドレイン領
域の方へ横方向にずらして配置されたドレイン埋込み領
域を有する。ドレイン埋込み領域はドレイン領域より低
濃度にドープされ、ドレイン端部領域は埋込み領域より
低濃度にドープされる。このMOSFET構造においては、ド
レイン端部領域とドレイン領域の間であって、ドレイン
埋込み領域の上方にほぼ真性のドレイン・ブロッキング
領域を配設してもよい。このMOSFET構造によってチャネ
ル電流は薄い酸化物層から離れ、ドレイン埋込み領域に
入るように偏向させられる。
このFET構造を作る工程には、半導体サブストレート
のチャネル領域上にゲート構造を形成する工程、サブス
トレート中に端部領域を形成する工程、ゲート構造に対
してスペーサを形成する工程、埋込み領域をサブストレ
ート中にインプラントする工程、スペーサを拡大する工
程、およびソース領域、ドレイン領域を形成する工程が
含まれる。この方法には、端部領域とソース、ドレイン
領域の間にブロッキング領域を形成する工程も含ませて
よい。
のチャネル領域上にゲート構造を形成する工程、サブス
トレート中に端部領域を形成する工程、ゲート構造に対
してスペーサを形成する工程、埋込み領域をサブストレ
ート中にインプラントする工程、スペーサを拡大する工
程、およびソース領域、ドレイン領域を形成する工程が
含まれる。この方法には、端部領域とソース、ドレイン
領域の間にブロッキング領域を形成する工程も含ませて
よい。
本発明の利点は、従来のLDD、BLDDを用いたMOSFET構
造よりもホット・エレクトロンに対するかなり大きな耐
性をもったMOSFET構造を提供できることである。
造よりもホット・エレクトロンに対するかなり大きな耐
性をもったMOSFET構造を提供できることである。
本発明の別の利点は、サブミクロンMOSFETを製造する
簡単で、信頼性があり、再現性のある方法を提供できる
ことである。
簡単で、信頼性があり、再現性のある方法を提供できる
ことである。
本発明のこれらの、および他の目的および利点は以下
の説明を読み、また添付図面を参照することによって当
業者に明らかになるだろう。
の説明を読み、また添付図面を参照することによって当
業者に明らかになるだろう。
第２図および第３図は、標準的なMOSFET構造よりホッ
ト・エレクトロン効果に対して耐性のある従来のMOSFET
構造を示す。第１図は本発明の一実施例による位置をず
らした埋込み低濃度ドープ・ドレイン（shifted burrie
d lightly doped drain,SBLDD）MOSFET構造10を示す。
本構造は第２図および第３図の従来構造よりもホット・
エレクトロン効果に対する耐性が大きく、漏れ電流が少
ない。
ト・エレクトロン効果に対して耐性のある従来のMOSFET
構造を示す。第１図は本発明の一実施例による位置をず
らした埋込み低濃度ドープ・ドレイン（shifted burrie
d lightly doped drain,SBLDD）MOSFET構造10を示す。
本構造は第２図および第３図の従来構造よりもホット・
エレクトロン効果に対する耐性が大きく、漏れ電流が少
ない。
第１図には、ドレイン領域12付近のSBLDD構造を示すM
OSFET10の一部が示されている。ソース領域付近のSBLDD
構造は示されていないが、第１図に示されたもののほぼ
鏡像となる。したがって、ドレイン領域12付近の種々の
領域の説明はソース領域付近の種々の領域にも同様にあ
てはまるものである。
OSFET10の一部が示されている。ソース領域付近のSBLDD
構造は示されていないが、第１図に示されたもののほぼ
鏡像となる。したがって、ドレイン領域12付近の種々の
領域の説明はソース領域付近の種々の領域にも同様にあ
てはまるものである。
ドレイン領域12はｐ型サブストレート14内に形成され
たn+領域である。ｐ型サブストレート14には、端部領域
16、インプラント埋込み領域18、およびブロッキング領
域20が形成されている。ｐ型サブストレート14の上には
薄い酸化物層22、ポリシリコン・ゲート24および酸化物
スペーサ26が形成されている。
たn+領域である。ｐ型サブストレート14には、端部領域
16、インプラント埋込み領域18、およびブロッキング領
域20が形成されている。ｐ型サブストレート14の上には
薄い酸化物層22、ポリシリコン・ゲート24および酸化物
スペーサ26が形成されている。
前述したように、ドレイン領域12はほぼ1020原子/cm2
の不純物濃度を有する高濃度ドープn+領域である。端部
領域16はn--領域で、ほぼ1018原子/cm2の不純物濃度を
有している。インプラント埋込み領域18は端部領域16の
約５倍の不純物濃度（原子/cm2）を有するn-領域であ
る。したがって、インプラント埋込み領域18のドーピン
グ・レベルは端部領域16とドレイン領域12の中間にある
ことがわかる。砒素がｎ型ドーパントとして適当であ
る。
の不純物濃度を有する高濃度ドープn+領域である。端部
領域16はn--領域で、ほぼ1018原子/cm2の不純物濃度を
有している。インプラント埋込み領域18は端部領域16の
約５倍の不純物濃度（原子/cm2）を有するn-領域であ
る。したがって、インプラント埋込み領域18のドーピン
グ・レベルは端部領域16とドレイン領域12の中間にある
ことがわかる。砒素がｎ型ドーパントとして適当であ
る。
ブロッキング領域20は好ましくは真性、すなわちドー
プされないシリコン・サブストレートと同じ導電率を有
するのがよい（もっとも幾分ｎ型、またはｐ型でもよ
い）。いずれの場合も、ブロッキング領域20の抵抗率は
ドレイン領域12、端部領域16およびインプラントされ埋
込み領域18の抵抗率より高い。ブロッキング領域20は、
スペーサ26aを形成した後、BF2のようなｐ型不純物をイ
ンプラントすることによって形成できる。
プされないシリコン・サブストレートと同じ導電率を有
するのがよい（もっとも幾分ｎ型、またはｐ型でもよ
い）。いずれの場合も、ブロッキング領域20の抵抗率は
ドレイン領域12、端部領域16およびインプラントされ埋
込み領域18の抵抗率より高い。ブロッキング領域20は、
スペーサ26aを形成した後、BF2のようなｐ型不純物をイ
ンプラントすることによって形成できる。
矢印28によって示されるように、チャネル電流は薄い
酸化物層22から、端部領域16内に位置する最大電場の領
域30に向かって下方へ偏向される。チャネル電流は薄い
酸化物層22から偏向されるから、ホット・エレクトロン
が酸化物のところでトラップされる機会は大きく減少す
る。また、チャネル電流路は端部領域16を通ってその後
でインプラント埋込み領域18に入るから、電場は減少
し、ホット・エレクトロンが形成される機会が大きく減
少する。こうして、本発明の構造は２つの態様、すなわ
ち、第１にホット・エレクトロンの生成を少なくするこ
と、第２に薄い酸化物層から電子を偏向させること、に
よってホット・エレクトロン効果を減少させることにな
る。
酸化物層22から、端部領域16内に位置する最大電場の領
域30に向かって下方へ偏向される。チャネル電流は薄い
酸化物層22から偏向されるから、ホット・エレクトロン
が酸化物のところでトラップされる機会は大きく減少す
る。また、チャネル電流路は端部領域16を通ってその後
でインプラント埋込み領域18に入るから、電場は減少
し、ホット・エレクトロンが形成される機会が大きく減
少する。こうして、本発明の構造は２つの態様、すなわ
ち、第１にホット・エレクトロンの生成を少なくするこ
と、第２に薄い酸化物層から電子を偏向させること、に
よってホット・エレクトロン効果を減少させることにな
る。
インプラント埋込み領域18は端部領域16の突出端に対
してドレイン領域12の方へ横方向にシフトされているこ
とに注意すべきである。この横方向のシフトが重要なの
は、それによってチャネル電流路がより高濃度にドープ
された領域18に入る前に端部領域16を通過するからであ
る。また、インプラント埋込み領域18を横方向へドレイ
ン12の方へシフトさせることによって、インプラント埋
込み領域18とこのデバイスのソース領域付近の対応する
インプラント埋込み領域（図示せず）との間のパンチス
ルーの機会が大きく減少する。
してドレイン領域12の方へ横方向にシフトされているこ
とに注意すべきである。この横方向のシフトが重要なの
は、それによってチャネル電流路がより高濃度にドープ
された領域18に入る前に端部領域16を通過するからであ
る。また、インプラント埋込み領域18を横方向へドレイ
ン12の方へシフトさせることによって、インプラント埋
込み領域18とこのデバイスのソース領域付近の対応する
インプラント埋込み領域（図示せず）との間のパンチス
ルーの機会が大きく減少する。
ブロッキング領域20はさらに、その比較的高い抵抗率
によってチャネル電流を薄い酸化物22から偏向させるよ
うにする。ブロッキング領域20の寸法はインプラントの
量およびエネルギを制御することによって決定できる
が、電流路をインプラント埋込み領域18へピンチオフす
る点までブロッキング領域20を増大させないように注意
しなければならない。
によってチャネル電流を薄い酸化物22から偏向させるよ
うにする。ブロッキング領域20の寸法はインプラントの
量およびエネルギを制御することによって決定できる
が、電流路をインプラント埋込み領域18へピンチオフす
る点までブロッキング領域20を増大させないように注意
しなければならない。
ブロッキング領域20はドレイン領域付近のチャネル電
流路を画定するのに有用であるが、本発明のある実施形
態においてはブロッキング領域を含まないことに注意す
べきである。これらの実現形態では、端部領域16および
横方向にシフトされた埋込み領域18にたよることによ
り、ホット・エレクトロン効果を減少させている。
流路を画定するのに有用であるが、本発明のある実施形
態においてはブロッキング領域を含まないことに注意す
べきである。これらの実現形態では、端部領域16および
横方向にシフトされた埋込み領域18にたよることによ
り、ホット・エレクトロン効果を減少させている。
第１図に示したような構造を作るための方法を、第１
図を参照して説明する。まず、適当にドープされたサブ
ストレートを準備し、薄い酸化物層22およびポリシリコ
ン・ゲート24をサブストレートのチャネル領域上に形成
する。次に、端部領域をイオン・インプランテーション
によって、サブストレート14の上表面に対してリンイオ
ンのビームを照射することによって形成する。端部領域
16は上述した側方分散効果のために薄い酸化物22および
ポリシリコン・ゲート24の下に延びる。次に、たとえ
ば、低圧化学蒸着（LPCVD）および異方性エッチングに
よって外辺部32を有する側部スペーサ26aを形成する。
次に、高エネルギ砒素イオン・インプラントを用いてイ
ンプラント埋込み層18を形成する。このインプラント埋
込み層18は側方分散効果のためにチャネル領域中に突き
出る。また、本発明の実施例によっては、ブロッキング
領域20を低ドーズ（1013/cm2）および低エネルギBF2イ
ンプラントで形成できる。最後に、たとえばLPCVDおよ
び異方性エッチングによって第２の、または拡大スペー
サ26bを形成し、ドレイン領域12およびソース領域をイ
ンプラントする。
図を参照して説明する。まず、適当にドープされたサブ
ストレートを準備し、薄い酸化物層22およびポリシリコ
ン・ゲート24をサブストレートのチャネル領域上に形成
する。次に、端部領域をイオン・インプランテーション
によって、サブストレート14の上表面に対してリンイオ
ンのビームを照射することによって形成する。端部領域
16は上述した側方分散効果のために薄い酸化物22および
ポリシリコン・ゲート24の下に延びる。次に、たとえ
ば、低圧化学蒸着（LPCVD）および異方性エッチングに
よって外辺部32を有する側部スペーサ26aを形成する。
次に、高エネルギ砒素イオン・インプラントを用いてイ
ンプラント埋込み層18を形成する。このインプラント埋
込み層18は側方分散効果のためにチャネル領域中に突き
出る。また、本発明の実施例によっては、ブロッキング
領域20を低ドーズ（1013/cm2）および低エネルギBF2イ
ンプラントで形成できる。最後に、たとえばLPCVDおよ
び異方性エッチングによって第２の、または拡大スペー
サ26bを形成し、ドレイン領域12およびソース領域をイ
ンプラントする。
端部領域16を形成するインプラントの元の境界は破線
34によって示され、ブロッキング領域20を形成するイン
プラントの元の境界は破線36によって示される。インプ
ラント埋込み領域18を生成した高エネルギ・インプラン
トによって生じた元の境界は破線38および40によって示
される。
34によって示され、ブロッキング領域20を形成するイン
プラントの元の境界は破線36によって示される。インプ
ラント埋込み領域18を生成した高エネルギ・インプラン
トによって生じた元の境界は破線38および40によって示
される。
前述の説明から、インプラント埋込み領域18に横方向
シフトを生じさせるキー・ポイントは、酸化物スペーサ
26aを形成した後であって酸化物スペーサ26bを形成する
前に埋込み領域をインプラントすることであることが明
らかであろう。
シフトを生じさせるキー・ポイントは、酸化物スペーサ
26aを形成した後であって酸化物スペーサ26bを形成する
前に埋込み領域をインプラントすることであることが明
らかであろう。
このようにして、インプラント埋込み領域18は端部領
域16に対してシフトされ、ドレイン領域12はインプラン
ト埋込み領域18に対してシフトされる。この方法を拡張
することによって、任意の個数の相互的にシフトされた
領域を形成できる。
域16に対してシフトされ、ドレイン領域12はインプラン
ト埋込み領域18に対してシフトされる。この方法を拡張
することによって、任意の個数の相互的にシフトされた
領域を形成できる。
集積回路部品の製造工程において用いられる一般的な
技術の詳細を多くの文献が説明していることに注意すべ
きである。たとえば、Preston Publishing Co.,Inc.に
よって出版された、“Semiconductor and Integrated C
ircuit Fabrication Techniques"を参照されたい。ま
た、個々の製造工程は市販の集積回路製造装置を用いて
実施できる。本発明の理解に特に必要なかぎりで、好適
実施例に対する近似技術データを現在の技術水準に基づ
いて説明した。技術が進歩すれば、当業者には明らかな
ように、適当な調整が必要となろう。
技術の詳細を多くの文献が説明していることに注意すべ
きである。たとえば、Preston Publishing Co.,Inc.に
よって出版された、“Semiconductor and Integrated C
ircuit Fabrication Techniques"を参照されたい。ま
た、個々の製造工程は市販の集積回路製造装置を用いて
実施できる。本発明の理解に特に必要なかぎりで、好適
実施例に対する近似技術データを現在の技術水準に基づ
いて説明した。技術が進歩すれば、当業者には明らかな
ように、適当な調整が必要となろう。
本発明はいくつかの好適実施例に関して説明したけれ
ども、以上の説明を読み、図面を検討することによっ
て、本発明の種々の変形、置換が当業者には明らかにな
ると思われる。それ故、本発明の範囲は特許請求の範囲
によって決定されるべきである。
ども、以上の説明を読み、図面を検討することによっ
て、本発明の種々の変形、置換が当業者には明らかにな
ると思われる。それ故、本発明の範囲は特許請求の範囲
によって決定されるべきである。
以上発明したように、本発明によれば従来技術に比較
して、ホット・エレクトロン効果の影響が少ないMOSFET
構造を与える製造方法が提供される。
して、ホット・エレクトロン効果の影響が少ないMOSFET
構造を与える製造方法が提供される。
第１図は本発明の一実施例によって製造されるMOSFET構
造の部分断面図、第２図および第３図は従来技術による
構造の断面図である。 10:MOSFET、12:ドレイン領域、 14:p型サブストレート、16:端部領域、 18:インプラント埋込み領域、 20:ブロッキング領域、22:酸化物層、 24:ポリシリコン・ゲート、 26:酸化物スペーサ、 26a:側部スペーサ、26b:拡大スペーサ。
造の部分断面図、第２図および第３図は従来技術による
構造の断面図である。 10:MOSFET、12:ドレイン領域、 14:p型サブストレート、16:端部領域、 18:インプラント埋込み領域、 20:ブロッキング領域、22:酸化物層、 24:ポリシリコン・ゲート、 26:酸化物スペーサ、 26a:側部スペーサ、26b:拡大スペーサ。
Claims (3)
- 【請求項１】サブストレート上にゲート構造を形成する
ステップと、 前記サブストレート中に前記ゲート構造に実質的に整列
した端部領域を形成するステップと、 前記ゲート構造に対して第１の幅を有する第１のスペー
サ手段を形成するステップと、 前記端部領域よりも高濃度にドープされた埋め込み領域
をインプラントするステップと、 前記ゲート構造に対して前記第１の幅よりも大きな第２
の幅を有する第２のスペーサ手段を形成するステップ
と、 前記埋め込み領域よりも高濃度にドープされたソース領
域とドレイン領域を形成するステップと を有するMOSFETの製造方法において、 前記第１のスペーサ手段を形成するステップと前記第２
のスペーサ手段を形成するステップの間に、前記端部領
域と前記ドレイン領域の間に存在するが前記埋め込み領
域と前記ドレイン領域の間には存在しないところの真性
または真性に近いドープレベルを有するブロッキング領
域を形成するステップを設けるとともに、 前記埋め込み領域がインプラントされる位置は、前記端
部領域よりも下側であるとともに、前記端部領域の前記
ゲート構造側の突出端に対して前記ドレイン領域側にず
らした位置にある ことを特徴とするMOSFETの製造方法。 - 【請求項２】前記第１のスペーサ手段を形成するステッ
プは第１の酸化物スペーサを前記ゲート構造の側部に形
成するステップを含むことを特徴とする特許請求の範囲
第１項記載のMOSFETの製造方法。 - 【請求項３】前記第２のスペーサ手段を形成するステッ
プは第２の酸化物スペーサを前記第１の酸化物スペーサ
上に形成するステップを含むことを特徴とする特許請求
の範囲第２項記載のMOSFETの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/926,318 US4746624A (en) | 1986-10-31 | 1986-10-31 | Method for making an LDD MOSFET with a shifted buried layer and a blocking region |
| US926318 | 1986-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115378A JPS63115378A (ja) | 1988-05-19 |
| JP2546692B2 true JP2546692B2 (ja) | 1996-10-23 |
Family
ID=25453050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275548A Expired - Lifetime JP2546692B2 (ja) | 1986-10-31 | 1987-10-30 | Ｍｏｓｆｅｔの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4746624A (ja) |
| JP (1) | JP2546692B2 (ja) |
| KR (1) | KR960001609B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187016B1 (en) * | 1984-12-27 | 1991-02-20 | Kabushiki Kaisha Toshiba | Misfet with lightly doped drain and method of manufacturing the same |
| JPS62229976A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| US4908327A (en) * | 1988-05-02 | 1990-03-13 | Texas Instruments, Incorporated | Counter-doped transistor |
| US4943537A (en) * | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
| US5122474A (en) * | 1988-06-23 | 1992-06-16 | Dallas Semiconductor Corporation | Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough |
| US4906588A (en) * | 1988-06-23 | 1990-03-06 | Dallas Semiconductor Corporation | Enclosed buried channel transistor |
| JP2551127B2 (ja) * | 1989-01-07 | 1996-11-06 | 三菱電機株式会社 | Ｍｉｓ型半導体装置およびその製造方法 |
| JP2760068B2 (ja) * | 1989-07-18 | 1998-05-28 | ソニー株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| JPH04206933A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| US5362982A (en) * | 1992-04-03 | 1994-11-08 | Matsushita Electric Industrial Co., Ltd. | Insulated gate FET with a particular LDD structure |
| US5432103A (en) * | 1992-06-22 | 1995-07-11 | National Semiconductor Corporation | Method of making semiconductor ROM cell programmed using source mask |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US5308780A (en) * | 1993-07-22 | 1994-05-03 | United Microelectronics Corporation | Surface counter-doped N-LDD for high hot carrier reliability |
| US5463237A (en) * | 1993-11-04 | 1995-10-31 | Victor Company Of Japan, Ltd. | MOSFET device having depletion layer |
| KR100189964B1 (ko) * | 1994-05-16 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그 제조방법 |
| DE19617166C1 (de) * | 1996-04-29 | 1997-07-24 | Siemens Ag | Ldd-mosfet |
| KR100236098B1 (ko) | 1997-09-06 | 1999-12-15 | 김영환 | 반도체소자 및 그 제조방법 |
| US6211023B1 (en) * | 1998-11-12 | 2001-04-03 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
| US7653272B2 (en) | 2002-09-19 | 2010-01-26 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Highly parallel optical communication system with intracard and intercard communications |
| US6989567B2 (en) * | 2003-10-03 | 2006-01-24 | Infineon Technologies North America Corp. | LDMOS transistor |
| US9117841B2 (en) * | 2013-10-07 | 2015-08-25 | Freescale Semiconductor, Inc. | Mergeable semiconductor device with improved reliability |
| US9614041B1 (en) * | 2015-09-11 | 2017-04-04 | Nxp Usa, Inc. | Multi-gate semiconductor devices with improved hot-carrier injection immunity |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
| US4613882A (en) * | 1985-04-12 | 1986-09-23 | General Electric Company | Hybrid extended drain concept for reduced hot electron effect |
| US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
| JPS6366967A (ja) * | 1986-09-08 | 1988-03-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6395670A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置 |
-
1986
- 1986-10-31 US US06/926,318 patent/US4746624A/en not_active Expired - Lifetime
-
1987
- 1987-10-30 JP JP62275548A patent/JP2546692B2/ja not_active Expired - Lifetime
- 1987-10-30 KR KR1019870012093A patent/KR960001609B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR880005693A (ko) | 1988-06-30 |
| US4746624A (en) | 1988-05-24 |
| JPS63115378A (ja) | 1988-05-19 |
| KR960001609B1 (ko) | 1996-02-02 |
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