JP2012064915A - 電圧制御可変容量及び電圧制御発振器 - Google Patents
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Abstract
【解決手段】下部電極を共通接続した複数のMOS型容量素子(CM1〜CMn)と、該複数のMOS型容量素子の上部電極に一端を接続し、他端を共通接続する同数の非電圧可変型容量(C1〜Cn)と、これらのMOS型容量素子と非電圧可変型容量の接続点に夫々異なる固定バイアス電圧を与える手段(VB1〜VBn及び抵抗)により構成され、前記複数のMOS型容量の共通接続された下部電極に制御電圧を加える。
【選択図】図1
Description
(1)シリコン層内に形成されたN型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもN型の不純物濃度が多いN+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)一端が夫々前記MOS型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
(5)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
(1)シリコン層内に形成されたP型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもP型の不純物濃度が多いP+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)一端が夫々前記MOS型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
(5)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする。
(1)シリコン層内に形成されたN型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもN型の不純物濃度が多いN+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点とMOS型容量素子のゲート電極側との間の容量値が制御されることを特徴とする。
(1)シリコン層内に形成されたP型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもP型の不純物濃度が多いP+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点とMOS型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする。
図3はこの実施形態の電圧可変型容量の制御電圧と容量値の関係を示している。この図3に示す特性はnを10、VB1を0.5V、VB2を0・65V、VB3を0.8V、VB4を0.95V、VB5を1.1V、VB6を1.25V、VB7を1.4V、VB8を1.55V、VB9を1.7V、VB10を1.95Vに設定し、ノードAに加える制御電圧を-2Vから4Vまで変化させた時のノードA、B間の容量値を示している。この例では、MOS型容量素子CM1〜CM10は同じ容量値を用い、コンデンサC1〜C10も同様に同じ容量値を用いているので、同図に示す様に制御電圧が約0.2Vから1.3Vの間で制御電圧と容量値の関係が線形になっている。
本発明では、電極M1はゲート電極3そのものであってもよく、この場合にはゲート電極3に絶縁層を介して対向するように電極M3を設ける構成となる。そしてゲート電極3には引き出し電極を介してバイアス電圧が印加されることになる。
ここでCVとfとは非線形の関係にあり、CVと電圧可変型容量部に加わる制御電圧Vb(図1のノードAに加わる電圧)とについても非線形の関係にある。そこでVbとfとの関係ができるだけ線形(直線性の関係)となるように、例えば以下のような手法を採用することが好ましい。
1)複数個のMOS型容量素子と複数の非電圧可変型容量との一方若しくは両方の容量の重み付けを調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
2)MOS型容量素子と非電圧可変型容量の接続点に与える固定バイアス電圧を調整し、制御電圧対容量値の関係を所望の特性に合わせる手法
3)上記1)と2)を併用する手法
図4は上記1)の手段により電圧可変型容量を構成し、この電圧可変型容量と190MHzの水晶振動子を接続して共振回路を構成した時の制御電圧と並列共振周波数(即ち、VCXOを構成した場合の発振周波数)の周波数変化量の関係を示している。なおMOS型容量素子の容量の重み付けを行うとは、例えばMOS型容量素子のCM1〜CMnの全部の間であるいは一部の間で互いの容量を変える(ゲート酸化膜の面積や厚さなどを変更する)例を挙げることができる。また非電圧可変型容量素子の重み付けを行うとは、容量C1〜Cnの全部の間であるいは一部の間で互いの容量を変える例を挙げることができる。
なお本発明が適用される電圧制御発振器としてはいわゆるLC共振回路を用いたものであってもよい。
図8に示したデバイス構造は、第2の実施形態に用いられるMOS型容量素子を示している。この構造が図2の構造と異なる点は、MOS型容量素子とシリコン基板2との間に絶縁膜30である例えばシリコン酸化膜が形成されている点、及びコンデンサCkが含まれていない点である。図9は、第2の実施形態に係る電圧制御可変容量の回路を示している。図9では、MOS型容量素子MC1〜MCnは、ゲート電極31に接続される電極MBが下側に記載され、Nウエル21に接続される電極MAが上側に記載されている。そして各電極MAを介してMOS型容量MCkの各コンタクト層4を共通に接続し、共通接続点であるノードBに抵抗Rを介して図示しない制御電圧出力部から制御電圧を供給するように構成している。なおノードBは発振回路に接続される側のノードである。
CM1〜CMn MOS型容量素子
C1からCn 非電圧可変型容量素子であるコンデンサ
VB1〜VBn バイアス電圧
1 バイアス電圧供給部
2 シリコン基板
21 Nウエル
21´ Pウエル
3 ゲート酸化膜
31 ゲート電極
4、4´ サブコンタクト部
5、MA、MB 電極
6 差動アンプ
7 制御電圧出力部
Claims (8)
- (1)シリコン層内に形成されたN型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもN型の不純物濃度が多いN+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)一端が夫々前記MOS型容量素子のゲート電極に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
(5)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。 - 各非電圧可変型容量素子の容量部分は、ゲート電極に重ねて設けられていることを特徴とする請求項1記載の電圧制御可変容量。
- (1)シリコン層内に形成されたP型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもP型の不純物濃度が多いP+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)一端が夫々前記MOS型容量素子のコンタクト層に接続され、他端が共通に接続された複数の非電圧可変型容量素子を設けたこと、
(5)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点と前記複数の非電圧可変型容量素子の共通接続点との間の容量値が制御されることを特徴とする電圧制御可変容量。 - (1)シリコン層内に形成されたN型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもN型の不純物濃度が多いN+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のコンタクト層の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のゲート電極に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記コンタクト層に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点とMOS型容量素子のゲート電極側との間の容量値が制御されることを特徴とする電圧制御可変容量。 - (1)シリコン層内に形成されたP型のウエル層と、このウエル層の上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極に対して面方向に離間した位置にて前記ウエル層内に形成され、ウエル層よりもP型の不純物濃度が多いP+層からなるコンタクト層と、を備えたMOS型容量素子を複数用いること、
(2)前記複数のMOS型容量素子のゲート電極の各々が電気的に共通に接続されたこと、
(3)各MOS型容量素子のコンタクト層に互いに異なるバイアス電圧を供給するためのバイアス電圧供給部を設けたこと、
(4)前記MOS型容量素子のウエル層にソース、ドレインを形成してMOS型トランジスタを構成したときのしきい値電圧をVtとすると、大きさが隣合うバイアス電圧同士の差が前記しきい値電圧Vtよりも小さく設定されていること、を備え、
前記ゲート電極に制御電圧を供給することにより、前記複数のMOS型容量素子の共通接続点とMOS型容量素子のコンタクト層側との間の容量値が制御されることを特徴とする電圧制御可変容量。 - 電圧制御可変容量を用いた電圧制御発振器において、請求項1ないし5のいずれか一項に記載の電圧制御可変容量を用いたことを特徴とする電圧制御発振器。
- 制御電圧と発振周波数とが比例関係となるように、複数のMOS型容量素子のグループ及び複数の非電圧可変型容量素子のグループの少なくとも一方のグループについて容量の重み付けがされていることを特徴とする請求項6に記載の電圧制御発振器。
- 制御電圧と発振周波数とが比例関係となるように、バイアス電圧の重み付けがされていることを特徴とする請求項6または7に記載の電圧制御発振器。
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