JP2006202830A - 半導体装置 - Google Patents

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Abstract

【課題】寄生容量が低減された素子を構成要素とし、かつ、立ち上がり時間が短い回路を含む半導体装置を提供する。
【解決手段】
半導体基板表面の、素子の下方の領域に、基板と異なる導電型のウエルを形成し、ウエルと基板との間の接合を逆方向にバイアスする一定の電圧を、素子に印加される信号の周波数において、逆バイアスされたウエルと基板との間の接合の容量のインピーダンスに比較して高いインピーダンスを有する抵抗を介して、印加する。
【選択図】図２

Description

本発明は、半導体基板上に形成された素子を構成要素とする回路を含む半導体装置に関し、特に、前記素子と基板との間の寄生容量が小さく、かつ、前記回路が短時間で立ち上げ可能な半導体装置に関する。
半導体装置には、半導体基板表面に形成されたトランジスタ等の活性素子に加えて、同一の基板上に形成された容量素子、誘導素子、抵抗素子等の、受動素子を構成要素とする回路を含むものがある。
図３には、そのような受動素子を構成要素とする回路の一例として、電圧制御発振回路１００の回路図を示す。
図３の発振回路は、インバータ１１４、水晶振動子１１６、帰還抵抗Ｒｆ、固定容量Ｃ１，Ｃ２，可変容量ＣＶ１，ＣＶ２、抵抗Ｒｃ１，Ｒｃ２からなる。帰還抵抗Ｒｆと水晶振動子１１６は互いに並列に接続されて、インバータ１１４の入力端子と出力端子との間に接続されている。固定容量Ｃ１と可変容量ＣＶ１とは、この順に直列に、インバータ１１４の入力端子とグランドＧＮＤとの間に接続されている。固定容量Ｃ２と可変容量ＣＶ２とは、この順に直列に、インバータ１１４の出力端子とＧＮＤとの間に接続されている。
可変容量ＣＶ１およびＣＶ２には、それぞれ抵抗Ｒｃ１およびＲｃ２を介して制御電圧Ｖｃが印加され、その容量が調整される。これによって、電圧制御発振回路１００の発振周波数が変化する。従って、大きな周波数変化幅を実現するためには、制御電圧Ｖｃによる容量変化幅の大きい可変容量ＣＶ１およびＣＶ２を使用することが必要である。
ところが実際には、図３の回路図中に示される素子は、水晶振動子１１６を除いて、共通の半導体基板上に形成されるため、それぞれの素子と共通の基板との間に寄生容量が存在する。特に、大きな面積を必要とする固定容量Ｃ１，Ｃ２と基板との間には大きな寄生容量が存在する。
この、固定容量Ｃ１，Ｃ２と基板との間の寄生容量Ｃｐ１，Ｃｐ２は、図３に破線で示したように、可変容量ＣＶ１，ＣＶ２と並列に接続される。この寄生容量Ｃｐ１，Ｃｐ２によって、可変容量ＣＶ１，ＣＶ２の実効的な容量変化幅が狭まり、その結果、発振回路１００の周波数可変幅も狭まってしまう。従って、周波数変化幅の大きい発振回路１００を得るためには、寄生容量Ｃｐ１，Ｃｐ２を低減することが必要である。
例えば、特許文献１には、Ｎ型半導体基板の表面部にＰウエル層を形成し、その上に形成した厚い酸化膜上に、容量を形成することが提案されている。Ｐウエル層を形成することにより、寄生容量の影響を緩和できるとされている。この特許文献には、Ｐウエル層の電位設定については記載されていない。
特許文献２には、容量素子と基板との間に、電位が印加されない領域を配置することが提案されている。具体的には、例えば、Ｐ型半導体基板の表面に、電位が印加されないＮ型領域を設けることが記載されている。これによって、寄生容量の小さい容量素子が得られるとされている。
特開昭５７−１９４５６２号公報 特開昭６１−８４０４８号公報
図４に、特許文献１および２に提案された技術を適用した半導体装置１２０の一例の、一部分の断面図を示す。ここでは、Ｐ型半導体基板１２２上に、分離絶縁膜１２６によってこの基板１２２と絶縁された状態で形成された、容量素子１３０を有する半導体装置１２０を示す。容量素子１３０は、容量絶縁膜１３４を介して積層された下部電極１３２および上部電極１３６からなる。そして、容量素子１３０の下方の、半導体基板１２２の表面には、特許文献１のＰウエル層もしくは特許文献２のN型領域に対応するＮウエル１２４が設けられている。
ウエル１２４が形成されない場合には、分離絶縁膜の容量Ｃｆが、直接、容量素子１３０と基板１２２との間に接続される。すなわち、図３における寄生容量Ｃｐ１，Ｃｐ２は、Ｃｆに等しい。これに対して、容量素子１３０の下部にウエル１２４を設けると、ウエル１２４と基板との間の接合の容量Ｃｗが直列に接続され、寄生容量Ｃｐ１，Ｃｐ２はＣｆとＣｗとの直列容量に等しくなる。これにより、容量素子１３０と基板１２２との間の寄生容量を低減することができる。
ところが、特許文献２に示されたように、ウエル１２４に電位を印加しない場合、発振回路１００の立ち上がりに長い時間を要する、すなわち、発振周波数の安定までに長い時間を要することが分かった。
発振起動後、容量素子１３０の電極には発振周波数の信号が印加される。この信号の影響を受けて、ウエル１２４の電位も変化する。しかし、ウエル１２４には、ウエル１２４と基板１２２との間の接合リークによる微小な電流しか供給されないため、定常状態にいたるまで長い時間を必要とする。この間、ウエル１２４と基板１２２との間の電位差の変化が続く。
そして、ウエル１２４と基板１２２との間の接合の容量Ｃｗの値も、その間の電位差の変化による空乏層の拡がりの変化によって、変化する。これによって、寄生容量Ｃｐ（図３のＣｐ１，Ｃｐ２）の値も変化する。従って、図４に示された容量素子１３０を使用した発振回路において、発振起動後に、長時間にわたって発振周波数の変動が続く。
このような寄生容量の値の変化は、ウエル１２４に一定の電圧、例えば、電源電圧Ｖｄｄを供給し、ウエル１２４の電位を固定することによって防止することが可能である。ところが、ウエル１２４を、直接、Ｖｄｄに接続したのでは、交流的には、ウエル１２４がＧＮＤに、電源の低いインピーダンスを通じて接続された状態になる。このため、交流的には、ウエル１２４と基板１２２との間の容量Ｃｗがショートされた状態になり、ウエル１２４を設けることによる寄生容量低減効果が失われる。
本願発明は、上記の課題を解決することを目的とする。すなわち、寄生容量が低減された素子を構成要素とし、かつ、立ち上がり時間が短い回路を含む半導体装置を提供することを目的とする。
上記課題の解決のため、本願発明の半導体装置は、第１導電型の半導体基板上に形成された回路を含む半導体装置であって、前記半導体基板上に、該半導体基板とは絶縁されて形成された、前記回路を構成する素子と、前記半導体基板の表面の、前記素子の下方の領域に形成された、前記第１導電型とは異なる第２導電型のウエルとを有し、前記ウエルに、該ウエルと前記半導体基板との間の接合を逆方向にバイアスする一定の電圧を、前記回路の動作時に前記素子に印加される信号の周波数において、前記逆方向にバイアスされたウエルと半導体基板との間の容量のインピーダンスに比較して大きなインピーダンスを有する抵抗を介して、印加することを特徴とする。
素子の下方にウエルを設け、ウエルと半導体基板との容量のインピーダンスに比較して高いインピーダンスを有する抵抗を介して逆方向バイアス電圧を印加することにより、寄生容量を低減することができる。また、逆方向バイアス電圧の印加によってウエルの電位を固定することにより、回路の立ち上がり時間を短くすることができる。
典型的には、前記素子は容量素子であり、前記回路は、前記周波数で発振する発振回路である。
ここで、前記半導体基板の表面に、前記ウエルに加えて、前記回路を構成するトランジスタが形成された前記第２導電型の第２のウエルが形成されており、前記ウエルは、前記第２のウエルに比較して高い抵抗率を有するのが好ましい。
これにより、より高い、寄生容量低減効果を得ることができる。
また、前記抵抗が、前記周波数において、前記逆方向にバイアスされたウエルと半導体基板との間の容量のインピーダンスに比較して、３倍以上のインピーダンスを有することが好ましい。
本願発明の半導体装置においては、素子の基板との間の寄生容量を効果的に低減することができ、かつ、この素子を構成要素とする回路の立ち上がり時間を短縮することができる。
図１は、本発明の半導体装置に含まれる回路の一例を示す回路図である。
図１に示す回路は、容量素子Ｃ１，Ｃ２を構成要素とする電圧制御発振回路１０である。その構成は、基本的には、図３に示す従来の電圧制御発振回路１００と同一である。すなわち、帰還抵抗Ｒｆと水晶振動子１６が互いに並列に接続されて、インバータ１４の入力端子と出力端子との間に接続され、固定容量Ｃ１と可変容量ＣＶ１とは、この順に直列に、インバータ１４の入力端子とグランドＧＮＤとの間に、固定容量Ｃ２と可変容量ＣＶ２とは、この順に直列に、インバータ１４の出力端子とＧＮＤとの間に接続されている。
ただし、図３においてはＣｐ（Ｃｐ１，Ｃｐ２）としてまとめて表示した寄生容量を、図１においては、分離絶縁膜の容量Ｃｆ（Ｃｆ１，Ｃｆ２）と、ウエルと基板との間の接合の容量Ｃｗ１，Ｃｗ２に分けて表示した。そして、本発明の電圧制御発振回路１０は、分離絶縁膜の容量Ｃｆ１，Ｃｆ２と、ウエルと基板との間容量Ｃｗ１，Ｃｗ２との間の中点に、それぞれ、抵抗Ｒｗ１，Ｒｗ２を介して、一定の電圧、具体的には電源電圧Ｖｄｄが印加される点において、図３に示した従来の電圧制御発振回路１００と異なる。この点について、断面図を使ってさらに説明する。
図２は、図１に示す回路１０を含む半導体装置２０の一部の断面図である。特に、図２は、容量Ｃ１もしくはＣ２を構成する容量素子３０が形成された部分の断面図を示す。また、図２には、断面図に示した構造によって形成される容量および抵抗も表示されている。例えば、Ｃは、図１に示されたＣ１およびＣ２のいずれかに対応する。同様に、ＣｆおよびＣｗは、それぞれ、図１の、Ｃｆ１，Ｃｆ２のいずれか、および、Ｃｗ１，Ｃｗ２のいずれかに対応する。
容量素子３０は、半導体基板２２の表面上に形成された分離絶縁膜２６上に、多結晶シリコン膜からなる下部電極３２および上部電極３６を、容量絶縁膜３４を介して積層することによって形成される。分離絶縁膜２６は、半導体装置２０内の他の部分において、トランジスタ等の素子間を分離するための分離絶縁膜と同じ工程で形成される。例えば、公知のＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成される。容量絶縁３４膜は、例えば、ＣＶＤ法によって酸化シリコン膜を堆積することによって形成される。
上部電極３６上には、容量素子３０が形成された半導体基板２２の表面全体を覆う層間絶縁膜３８が形成されている。そして、層間絶縁膜３８および容量絶縁膜３４の必要な位置に、コンタクト４２が開口され、配線４４と接続されている。
半導体基板２２の表面の、容量素子３０の下方の領域には、基板２２とは異なる導電型の、ウエル２４が形成されている。図２に示された例では、Ｐ型半導体基板２２の表面にＮウエル２４が形成されている。基板２２は、図示しないコンタクトを介して、ＧＮＤに接続されている。従って、Ｎウエル２４にＶｄｄ電圧を印加することにより、Ｎウエル２４と基板２２との間の接合が逆方向にバイアスされる。
容量素子３０の下部電極３２とウエル２４との間には、分離絶縁膜２６の容量（分離絶縁膜２６を挟んで対向する下部電極３２とウエル２４との間の容量）Ｃｆが接続される。そして、ウエル２４と基板２２との間には、ウエル２４と基板２２との間のＰＮ接合の容量Ｃｗが接続される。すなわち、図２に示したように、等価的には、容量素子３０の容量Ｃは、分離絶縁膜の容量Ｃｆと、ウエル２４と基板２２との間の容量Ｃｗとが直列に接続された寄生容量によって、ＧＮＤに接続される。
さらに、図２に示す本発明の半導体装置２０においては、容量素子３０の下方に設けられたＮウエル２４が、分離絶縁膜２６の外にまで延長され、その部分に、コンタクト４６が形成されている。そして、Ｎウエル２４は、コンタクト４６，配線４８およびコンタクト５２を介して、抵抗素子５０に接続されている。そしてさらに、抵抗素子５０は、コンタクト５４および配線５６を介して、電源Ｖｄｄに接続されている。
従って、等価的には、図２に示すように、ＣｆとＣｗとの間の中点が、抵抗素子５０の抵抗Ｒｗ（図１のＲｗ１およびＲｗ２）を介して、一定の電圧（Ｖｄｄ）に接続されている。ここで、抵抗Ｒｗは、発振回路１０の発振周波数においてウエル２４と基板２２との間の容量Ｃｗが持つインピーダンスに比較して大きなインピーダンスを有している。具体的には、抵抗Ｒｗは、発振周波数におけるＣｗのインピーダンスの１０倍以上のインピーダンスを有することが好ましい。
なお、半導体基板２２の表面には、容量素子３０の下方の領域に形成されるＮウエル２４に加えて、図２に示された範囲外の他の領域に、例えば、Ｐ型ＭＯＳトランジスタを形成するためのＮウエルが形成される。これらのＮウエルは、同一の工程で形成することが可能である。ただし、Ｐ型トランジスタが形成されたＮウエルは、直接、Ｖｄｄに接続される。従って、抵抗Ｒｗを通じた電圧供給を可能にするため、容量素子３０の下方のＮウエル２４は、これらの、他のＮウエルとは別個に形成される。
また、図１に示す電圧制御発振回路１０内の２個の固定容量Ｃ１，Ｃ２を構成する２個の容量素子３０の下方の領域には、それぞれ、別個のＮウエル２４が形成される。そして、これらの２個のＮウエル２４に対しては、図１に示されたように、それぞれの別の抵抗素子５０によって構成される抵抗Ｒｗを介して、Ｖｄｄ電圧を印加する。
図１に示された発振回路１０においては、これらのＮウエル２４を共通に形成したり、もしくは、共通の抵抗Ｒｗを介して電圧を印加したりすると、Ｃ１，Ｃ２と分離絶縁膜２６の容量Ｃｆとが直列に接続された容量が、水晶振動子１６の端子間に接続された状態になる。これによって、発振が不安定になる場合がある。
なお、図２に示されるように、素子３０下方に形成されるウエル２４は、素子の下方の領域全体にわたって、もしくは、それよりも、やや広い領域にわたって形成されることが好ましい。これにより、効果的に寄生容量を低減することができる。
以下、本発明の半導体装置を具体例に沿って説明する。
以下の工程によって、図２に示された断面構造を有する、図１に示される電圧制御発振回路１０を含む半導体装置２０を形成した。
半導体基板２２として、抵抗率１０ΩｃｍのＰ型エピ層を有するシリコン基板を用い、その表面の、後の工程で容量素子３０を形成する位置の下方の領域に、Ｎウエル２４を形成した。同時に、例えば、Ｐ型ＭＯＳトランジスタを形成する領域にもＮウエルを形成した。そして、ＬＯＣＯＳ法によって厚さ５００ｎｍの分離絶縁膜２６を形成し、分離絶縁膜２６によって分離された半導体基板２２表面上に、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジスタ、可変容量素子等の、半導体装置２０として必要な素子を形成した。
そして、これらのトランジスタのゲート電極の形成と同時に、第１層多結晶シリコン膜を利用して、Ｎウエル２４上に形成された分離絶縁膜２６上に、容量素子３０の下部電極を形成した。その上に、ＣＶＤ法で、厚さ３５ｎｍの容量絶縁膜３４を堆積し、さらに、第２層多結晶シリコン膜を利用して、上部電極３６を形成した。これによって、容量素子３０を形成した。また、同時に、第２層多結晶シリコン膜を利用して、抵抗素子５０を形成した。
容量素子３０の下部電極３２および上部電極３６の面積は約０．０６ｍｍ２である。また、抵抗素子５０の抵抗は約１００ｋΩである。なお、上部電極３６を形成する部分と抵抗素子５０を形成する部分とでは、第２層多結晶シリコン膜に添加する不純物の濃度を異ならせ、それぞれに適切なシート抵抗を有するようにした。
さらに、これらの素子が形成された半導体基板２２上の全面に、ＣＶＤ法で、層間絶縁膜３８を形成した。そして、必要な箇所にコンタクト４２，４６，５２，５４を形成し、配線４４，４８，５６を形成した。
このようにして形成した半導体装置２０において、容量素子３０の下部電極３２とＮウエル２４との間の、分離絶縁膜の容量Ｃｆは約３．５ｐＦである。また、基板２２をＧＮＤに、Ｎウエル２４をＶｄｄ（３．３Ｖ）に接続して、Ｎウエル２４と基板２２との間の接合を逆バイアスした状態での、Ｎウエル２４と基板２２との間の容量Ｃｗは約７ｐＦであった。従って、容量素子３０が有する基板２２との間の寄生容量は、ＣｆとＣｗとの直列容量、すなわち、約２．３ｐＦである。
ここで、容量素子３０の下方の領域にＮウエル２４を設けない場合の、容量素子３０と基板２２との間の寄生容量は、概略、Ｎウエル２４を設けた場合の分離絶縁膜の容量Ｃｆにほぼ等しいと考えられる。従って、Ｎウエル２４を設けることによって、容量素子３０の寄生容量を３０％以上低減できたと言える。
次に、このようにして形成した発振回路１０の、立ち上がり時間を測定した。具体的には、図１に示す発振回路１０のインバータ１４の入力をＧＮＤに接続するスイッチ（図示しない）を設け、このスイッチを閉にして発振を停止させた状態から、スイッチを開にし、発振を起動した。そして、この時点から、発振周波数が、定常値の±０．５ｐｐｍ以内に安定するまでの時間を測定した。安定後の発振周波数は、約２７ＭＨｚである。
その結果、本発明の発振回路１０の室温における立ち上がり時間は、１．４ｍｓ以下であることが分かった。
発振回路１０に要求される立ち上がり時間の仕様は、例えば、携帯電話器の基準周波数発生のためのＴＣＸＯ（温度補償型水晶発振回路）として使用する場合、２ｍｓ程度である。また、例えば、ＤＶＤ装置用のＭＰＥＧデコーダの基準周波数発生のために使用する場合、数ｍｓ程度である。本発明の発振回路１０は、これらの仕様を満たす、短い立ち上がり時間を有する。
比較のため、同一の電圧制御発振回路１０の立ち上がり時間を、抵抗Ｒｗをどこにも接続しない状態で測定した。その結果、数秒の立ち上がり時間を要することが分かった。すなわち、発振起動後に、数秒間にわたって発振周波数が変動することが観察された。
以上の比較により、容量素子３０の下方に設けたウエル２４に、ウエル２４と基板２２との間の接合を逆方向にバイアスする電圧を、抵抗Ｒｗを介して印加し、その電位を固定することにより、発振回路１０の立ち上がり時間を大幅に短縮できることが確認された。
さらに、ウエル２４にＶｄｄ電圧を供給することにより、発振回路１０の発振周波数可変幅を拡大できることも確認された。具体的には、制御電圧Ｖｃを０〜３．３Ｖの範囲で変化させたときの発振周波数可変幅を約１２％拡大できた。これは、ウエル２４をＶｄｄの電位に固定することにより、ウエル２４をどこにも接続せず、リーク電流によって決まる電位にした場合に比較して、ウエル２４と基板２２との間の空乏層の拡がりが大きくなり、ウエル２４と基板２２との間の容量Ｃｗが減少したためであると考えられる。
ここで、ウエル２４と基板２２との間の容量Ｃｗを３ないし７ｐＦ，発振周波数を１０Ｍないし１００ＭＨｚとすると、容量Ｃｗのインピーダンスは、最も高い場合、すなわち、容量が最も小さく、周波数が最も低い場合で、約５ｋΩになる。本実施例において、抵抗Ｒｗのインピーダンス（１００ｋΩ）は、この、最も高い場合の容量Ｃｗのインピーダンスに比較して約２０倍であり、十分に大きい。従って、ウエル２４を抵抗Ｒｗを介してＶｄｄに接続しても、接続しない場合と実質的に同一の寄生容量低減効果が得られる。
通常、ウエル２４に一定の電圧を供給するための抵抗Ｒｗの値は、発振回路１０の発振周波数において、ウエル２４と基板２２との間の容量のインピーダンスに比較して少なくとも３倍以上、好ましくは、１０倍以上のインピーダンスを持つように選択する。
抵抗Ｒｗをさらに大きくすることも、所要の立ち上がり時間が得られる範囲内であれば、許容される。
例えば、上記の例において、１００ｋΩの抵抗Ｒｗと７ｐＦの容量Ｃｗによって決まるＲＣ時定数は１μｓ以下である。この時定数は、立ち上がり時間の実測値である１．４ｍｓに比較してはるかに短く、実際には、他の要因によって立ち上がり時間が決まっていると考えられる。従って、さらに抵抗Ｒｗを大きくして、この時定数を大きくしても、必要な立ち上がり時間に比較してはるかに短い範囲内であれば、立ち上がり時間が顕著に長くなることは無いと考えられる。
具体的には、抵抗Ｒｗと容量Ｃｗによって決まるＲＣ時定数が、必要とされる立ち上がり時間の１／１０倍程度以下であればよい。例えば、１ｍｓ程度以下の立ち上がり時間が必要とされるのであれば、１００μｓ程度以下であればよい。
しかし、必要以上に大きな値の抵抗を用いることは、そのような大きな値の抵抗を形成するための面積が無駄になるだけであり、好ましくない。通常は、発振周波数におけるウエル２４と基板２２との間の容量のインピーダンスの、せいぜい１００倍程度のインピーダンスを有する範囲で、抵抗Rwの値を設定する。
以上、本発明の半導体装置を具体例に沿って説明した。しかし、本発明が上記の具体例に限定されないことは言うまでもない。例えば、本発明は、発振回路には限定されず、容量素子を構成要素とするさまざまな回路、特に、基板との間の寄生容量が特性に影響を与える回路を含む半導体装置に適用することが可能である。また、発振回路を含む装置に適用する場合であっても、その回路構成は、図１に示した具体例には限定されない。
前述のように、図１に示した発振回路１０においては、動作時には、容量Ｃ１，Ｃ２に、発振回路の発振周波数の信号が印加される。従って、この発振周波数におけるウエルと基板との間の容量インピーダンスを考慮して、ウエルに電圧を印加する抵抗の値を設定した。発振回路以外の回路、もしくは、容量素子以外の素子を構成要素とする回路においても、同様に、寄生容量低減の対象となる素子に印加される信号の周波数における、ウエルの基板との間の容量のインピーダンスを考慮して、抵抗の値を設定すればよい。
容量素子の下方の領域に設けるウエルは、Ｐ型半導体基板の表面に設けたＮウエルには限定されず、Ｎ型半導体基板の表面にＰウエルを設けることも可能である。この場合には、基板をＶｄｄに接続し、ウエルを、適切な値の抵抗を介してＧＮＤに接続すればよい。
ウエルにＶｄｄまたはＧＮＤの電圧を供給することは必須ではなく、ウエルと基板との間の接合が逆バイアスされる範囲で、それぞれの回路における必要性に応じてさまざまな電圧を供給すればいい。また、定電圧発生回路で生成した安定度の高い電圧を供給し、電源電圧の変動に起因する不安定性を低減することも可能である。
容量素子の下部に設けるウエルの形成を、半導体装置２０内の他の素子を形成するためのウエルの形成と同時に行うことは必須ではない。例えば、他の素子を形成するためのウエルとは別に、より高い抵抗率を有するウエルを形成することにより、さらに寄生容量低減効果を高めることが可能である。
ウエルに電圧を供給する抵抗Ｒｗを構成する抵抗素子として、多結晶シリコン膜を用いたものではなく、他の構造のものを利用することも可能である。例えば、ウエルを細長い形状に形成して、抵抗素子として利用することも可能である。
さらに、半導体基板上に形成された素子と基板との間の寄生容量を、半導体基板表面の、この素子の下方の領域にウエルを設け、抵抗を介して逆バイアスを印加することにより低減する、本発明の効果は、半導体基板上に形成する素子が容量素子である場合には限らず、他の、さまざまな素子である場合にも得られる。従って、本発明は、抵抗素子、誘導素子等、容量素子以外の受動素子を構成要素とする回路を含むさまざまな半導体装置に適用可能である。特に、これらの受動素子と基板との間の寄生容量が特性に影響する回路を含む半導体装置に、本発明を適用することにより、同様に寄生容量低減によって特性を向上させ、かつ、立ち上がり時間の短縮を実現することができる。
またさらに、例えば、半導体基板から絶縁された半導体層（ＳＯＩ層）にトランジスタを形成する半導体装置に対して本発明を適用した場合にも、同様に、寄生容量を低減し、かつ、立ち上がり時間の短縮を実現することができる。
本発明の半導体装置に含まれる発振回路の一例を示す回路図である。 本発明の半導体装置の一部を示す断面図である。 従来の半導体装置に含まれる発振回路の一例を示す回路図である。 従来の半導体装置の一部を示す断面図である。
符号の説明
１０，１００ 発振回路
２０，１２０ 半導体装置
１４，１１４ インバータ
１６，１１６ 水晶発振子
２２，１２２ 半導体基板
２４，１２４ ウエル
２６，１２６ 分離絶縁膜
３０，１３０ 容量素子
３８ 層間絶縁膜
４２，４６，５２，５４ コンタクト
４４，４８，５６ 配線
５０ 抵抗素子

Claims (5)

  1. 第１導電型の半導体基板上に形成された回路を含む半導体装置であって、
    前記半導体基板上に、該半導体基板とは絶縁されて形成された、前記回路を構成する素子と、
    前記半導体基板の表面の、前記素子の下方の領域に形成された、前記第１導電型とは異なる第２導電型のウエルとを有し、
    前記ウエルに、該ウエルと前記半導体基板との間の接合を逆方向にバイアスする一定の電圧を、前記回路の動作時に前記素子に印加される信号の周波数において、前記逆方向にバイアスされたウエルと半導体基板との間の容量のインピーダンスに比較して大きなインピーダンスを有する抵抗を介して、印加することを特徴とする半導体装置。
  2. 前記素子が容量素子であることを特徴とする請求項１記載の半導体装置。
  3. 前記回路が、前記周波数で発振する発振回路であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記半導体基板の表面に、前記ウエルに加えて、前記回路を構成するトランジスタが形成された前記第２導電型の第２のウエルが形成されており、
    前記ウエルは、前記第２のウエルに比較して高い抵抗率を有することを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記抵抗が、前記周波数において、前記逆方向にバイアスされたウエルと半導体基板との間の容量のインピーダンスに比較して、３倍以上のインピーダンスを有することを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
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