CN101866919B

CN101866919B - 集成电路结构

Info

Publication number: CN101866919B
Application number: CN 201010155583
Authority: CN
Inventors: 周淳朴; 陈和祥
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-04-15
Filing date: 2010-04-02
Publication date: 2012-12-12
Anticipated expiration: 2030-04-02
Also published as: CN101866919A

Abstract

本发明提供一种集成电路结构，该结构包括：一半导体基板，具有一第一导电性；一耗尽区，位于该半导体基板内；一深阱区，大体为该耗尽区所包覆。该深阱区具有相反于该第一导电性的一第二导电性，且包括直接位于该深阱区上的一第一部与直接位于该深阱区下的一第二部。一传输线直接位于该耗尽区上。本发明的优点包括了对于高频传输线的信号损失降低，特别是射频传输线。此外，本发明可与现今工艺相整合而无须额外工艺步骤或光刻掩模的使用。

Description

集成电路结构

技术领域

本发明涉及一种集成电路，尤其涉及一种高频(high frequency)集成电路装置，且尤其涉及一种用于降低基板内信号损失(signal loss)的结构及其制造方法。

背景技术

高频电路(high-frequency circuit)已广泛地用于如无线通信(wirelesscommunication)应用的现今应用中。设计者所遭遇的共同问题之一为位于高频电路下方的基板内的信号损失(signal loss)，信号损失部分由起因于形成于高频电路与其下方基板之间的寄生电容器。一般来说，随着信号频率的增加，其信号损失也随之增加。如此将显著地限制了高频电路的设计。

图1显示了形成于半导体基板2上的公知射频(radio-frequency，RF)传输线10。RF传输线10包括了用于传输信号的信号线6。于半导体基板2与RF传输线10之间则形成有遮蔽金属图案4。遮蔽金属图案4可为接地。介电层8则分隔了RF传输线10与半导体基板2。虽然遮蔽金属图案4是用于遮蔽传输于信号线6内的信号免于耦接半导体基板2，然而实际上遮蔽金属图案4的厚度与区域是受到限制的，故于信号线6与半导体基板2之间仍形成了寄生电容器12。如此的不期望寄生电容器12限制了RF传输线10的操作频率至约10GHz或更低。而其操作频率更为增加时，于半导体基板2内的信号损失将更显著地增加。

再者，基于集成电路的尺寸缩小情形的增加，上述信号损失问题将更为劣化，其基于高频传输线与其对应的下方基板之间的距离降低。如此的距离降低情形将造成寄生电容值的增加。因此，便需要解决方案以解决上述问题。

发明内容

有鉴于此，本发明提供了集成电路结构，以解决上述公知问题。

依据一实施例，本发明提供了一种集成电路结构，包括：

一半导体基板，具有一第一导电性；一耗尽区，位于该半导体基板内；一深阱区，大体为该耗尽区所包覆，其中该深阱区具有相反于该第一导电性的一第二导电性，且该耗尽区包括直接位于该深阱区上的一第一部与直接位于该深阱区下的一第二部；以及一传输线，直接位于该耗尽区上。

依据另一实施例，本发明提供了一种集成电路结构，包括：

一半导体基板，具有一第一导电性；一深阱区，位于该半导体基板内且具有低于该半导体基板的一顶面的一顶面，其中该深阱区具有相反于该第一导电性的一第二导电性；一电压源，耦接于该深阱区；一传输线，直接位于该深阱区上；以及一介电层，分隔该传输线与该半导体基板的该顶面。

本发明的优点包括了对于高频传输线的信号损失降低，特别是射频传输线。此外，上述实施例可与现今工艺相整合而无须额外工艺步骤或光刻掩模的使用。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：

附图说明

图1显示了形成于半导体基板上的公知射频(RF)传输线；

图2A与图2B分别显示了依据本发明一实施例的一传输线的透视图与俯视图；以及

图3显示了得自于公知传输线及本发明一实施例的传输线的模拟结果的比较情形。

其中，附图标记说明如下：

2～半导体基板；

4～遮蔽金属图案；

6～信号线；

10～射频传输线；

12～寄生电容器；

30～基板/P基板；

32、32₁、32₂～传输线；

34～空间；

35～遮蔽图案；

36、36’～深阱区/深N阱区；

38～深阱区的顶表面；

40～基板的顶表面；

44、46～n型插拴；

48～接触插拴；

50～电压源；

52～耗尽区；

54～寄生电容器；

60～实线；

62～虚线；

D～深阱区的中间部的深度；

T～耗尽区的厚度；

W～指状物的宽度。

具体实施方式

本发明提供了一种新颖的基板损失降低结构及其制造方法。以下将讨论于本发明实施例中于制造时的中间阶段。也讨论了这些实施例的变化。于以下本发明的不同附图与图示实施例中，相同附图标记代表了相同元件。

图2A显示了依据本发明一实施例的透视图，其包括了基板30。基板30可为包括硅、锗、砷化镓及/或其他常用的半导体材料的一半导体基板。基板30可为一块状基板或具有一半导体上覆硅(semiconductor-on-insulator)结构。于一实施例中，基板30是轻度掺杂有如具有低于10¹¹/cm³的浓度的p型杂质，故因此于下文中称之为P基板。或者，基板30可轻度掺杂有n型杂质。

于P基板30上则形成有数个传输线32。于一实施例中，这些传输线32包括中间传输线32₁以及其他的传输线32₂。于一实施例中，中间传输线32₁用于传输信号，而其他传输线32₂为接地。于其他实施例中，中间传输线32₁与其他的传输线32₂用于传输不同的信号。于其他实施例中，仅形成有中间信号线32₁(采用微带线方式形成)，而未形成有其他线路32₂。可以理解的是于本发明的范畴中传输线可具有许多实施情形。这些传输线32可设计为传输如具有频率高于1GHz或更高于10GHz的射频信号(RF signals)。

遮蔽图案35可直接位于传输线32的下方。于一实施例中，遮蔽图案35为具有大于其上方传输线32的一区域的一连续金属平板，虽然其区域也可能较小。于其他实施例中，遮蔽图案35可具有数个平行金属线，或者具有一栅状结构(grid structure)。也可省略此遮蔽图案35。遮蔽图案35可形成于较低的金属化层内，例如设置于最底部的金属化层内(为公知的M1层)。

传输线32形成于基板30之上。位于传输线32与基板30之间的空间34则可包括介电层，例如为其内形成有晶体管的栅极结构(未显示)与接触插拴48的层间介电层(ILD)，且也可能为其内形成有金属导线与介层物的金属层间介电层(IMD)。传输线也可形成于位于上方的金属化层中。

于基板30内则形成有深N阱区(deep N-well region)36，其具有低于基板30的顶表面40的顶表面38。上述顶表面40可为半导体基板30与一上方介电层之间的一介面。于一实施例中，深N阱区36借由注入如磷或砷的n型杂质至基板30的深处所形成。或者，深N阱区36可形成借由扩散或掺杂基板30的一表面以形成深N阱区36，并接着外延成长p型膜层于深N阱区36上。如此，深N阱区36埋设于基板30之内，且基板30将具有轻度掺杂p型膜层位于深N阱区36之上。值得注意的是，基于经注入的n型杂质的分布情形，此深N阱区36可能不具有尖锐的顶表面与底表面。于一实施例中，深N阱区36内位于深N阱区36的顶表面与底表面之间的一中间部可具有约为1微米的深度D。本领域普通技术人员可以理解然而以上叙述的尺寸并不以为上述实施例而加以限制，且可依据所采用的不同制造技术而改变。

深N阱区36通过n型插拴44、n型插拴46与接触插拴48连结于电压源50。于一实施例中，n型插拴44与用于形成pMOS晶体管(未显示)的n型阱区同时形成。如此，n型插拴44具有与n型阱区大体相同的杂质浓度。深N阱区36的顶表面(介于深N阱区36与上方p膜层之间)并不会低于n型插拴44的底面，以使得其可相连结。n型插拴46可于形成nMOS晶体管(未显示)的源极/漏极区时同时形成，因此可形成具有浓度大于如1x10¹⁸/cm³的一N+区域。接触插拴48可形成于层间介电层内，且可于形成用于连结源极/漏极区与pMOS与nMOS晶体管的栅电极的接触插拴(未显示)时同时形成。值得注意的是，深N阱区36可采用任何的其他适当应用而连结于电压源50。

电压源50供应了深N阱区36一正偏电压。如此，可于环绕深N阱区36的部分基板30内形成一耗尽区52。于一实施例中，施加于深N阱区36的电压够高以耗尽位于深N阱区36正上方的基板30部分。换言之，耗尽区52将延伸至基板30的顶表面40。可以理解的是，如此于传输线32与基板30之间将存在有寄生电容器54。耗尽区52的形成具有借由增加耗尽区52的厚度而增加寄生电容器54的电容绝缘物的等效厚度的效应。其结果为，寄生电容器的电容值将因而降低，进而导致了于基板30内的信号损失的降低(其信号损失于下文中称为基板损失)。于一实施例中，所有寄生电容器54的总寄生电容值可降低约50％。

为了最大化此寄生电容降低效应，较佳地可增加耗尽区52的厚度T，其可借由增加此正偏电压而达成。于一实施例中，此正偏电压等于操作电压VDD，其借由正电源供应电压供应至核心电路处，虽然此偏电压也可能为另一正电压。为了更增加耗尽区52的尺寸，可增加正偏电压至更高于VDD电压。举例来说，电压源50可为一输出/输入电压源以供应高于VDD电压的一正电源供应电压。

图2B显示了传输线32、深N阱区36与耗尽区52的一俯视示意图。图2A所示的剖面情形可为如图2B内的线段2A-2A所得到。耗尽区52可为沿所有水平平面方向(平行于基板30表面方向)而延伸至传输线32的各边的一连续区域。如此，耗尽区52可具有(由俯视观之)至少大体接近或甚至超过传输线32的区域与其间区域的一区域。耗尽区52的区域也可大于传输线32区域约10％，或甚至是多出100％。再者，耗尽区52的区域也可大于遮蔽金属图案35的区域10％或甚至是100％。较佳地，耗尽区52的增加可降低如图2A内所示的寄生电容器54的电容值。于一实施例中，深N阱区36包括为部分的P基板30所分隔的数个平行指状物(fingers，也标示为36)。这些平行指状物36可通过深N阱区36’而相连结。为了降低可能形成于深N阱区36内的感应电流，这些指状物较佳地越窄越好，其可具有接近或甚至等同于由最小定律(minimum rule，即形成技术所允许的最小宽度)所定义形成的宽度W。当施加偏压电压时，由相邻的指状物所产生的耗尽区则相互覆盖以形成连续的耗尽区52。于其他实施例中，深N阱区36可具有如栅状(grid)的其他图案，只要其可形成连续耗尽区52即可。于又一实施例中，深N阱区36可为一连续的N阱平板(N-well plate)。

于前述附图所讨论实施例中，虽然采用正电压而偏压深N阱区36以于P基板30内形成耗尽区52，于其他实施例中，区域30、36、44、46、48等区域及类似区域的导电性可为相反。于如此情形中，深阱区36则此时为p型，且可以经负电压而偏压以形成耗尽区52。

图3显示了由多个传输线范例所得到的模拟结果，其中信号损失(Y轴)绘示为频率(X轴)的参数。用于模拟的传输线范例具有等同于30微米的宽度以及等同于150微米的长度。实线60为包括耗尽区位于传输线范例下的信号线范例所得到的模拟结果。而虚线62则为包括不具有耗尽区位于传输线范例下的公知结构的信号线范例所得到的模拟结果。值得注意的是于30GHz或更高的频率时，实线60中所显示的信号损失少于虚线62所显示的信号损失约2分贝(decibels)。由实线60所表示的残存损失(remaining loss)主要为金属线的损失，而基于耗尽区的形成已消除了90％的基板损失。

虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims

1.一种集成电路结构，包括：

一半导体基板，具有一第一导电性；

一耗尽区，位于该半导体基板内；

一深阱区，为该耗尽区所包覆，其中该深阱区具有相反于该第一导电性的一第二导电性，且该耗尽区包括直接位于该深阱区上的一第一部与直接位于该深阱区下的一第二部，其中，该耗尽区的第一部自该深阱区的顶面延伸至该半导体基板的顶面；以及

一传输线，直接位于该耗尽区上。

2.如权利要求1所述的集成电路结构，其中该深阱区为n型，而该半导体基板的一部直接位于该深阱区上而该半导体基板的另一部直接位于该深阱区下。

3.如权利要求2所述的集成电路结构，还包括连结于该深阱区的一电压源，其中该电压源用于供应一正电压至该深阱区。

4.如权利要求3所述的集成电路结构，其中该正电压为一核心电路的一正电源供应电压或一输出/输入电路的一正电源供应电压。

5.如权利要求1所述的集成电路结构，其中该传输线包括一信号线。

6.如权利要求1所述的集成电路结构，还包括一遮蔽金属垂直地位于该传输线与该半导体基板之间。

7.如权利要求1所述的集成电路结构，其中该耗尽区具有不小于该传输线区域的一区域。

8.如权利要求1所述的集成电路结构，其中该深阱区包括多个相互平行的深阱区指状物。

9.一种集成电路结构，包括：

一半导体基板，具有一第一导电性；

一深阱区，位于该半导体基板内且具有低于该半导体基板的一顶面的一顶面，其中该深阱区具有相反于该第一导电性的一第二导电性；

一电压源，耦接于该深阱区；

一传输线，直接位于该深阱区上；以及

一介电层，分隔该传输线与该半导体基板的该顶面；

环绕该深阱区的一耗尽区，其中该耗尽区自该深阱区的一顶面延伸至该半导体基板的该顶面。

10.如权利要求9所述的集成电路结构，其中该第一导电性为p型，而该第二导电性为n型，其中该电压源用于供应一正电压。

11.如权利要求9所述的集成电路结构，其中该第一导电性为n型，以及该第二导电性为p型，其中该电压源用于供应一负电压。

12.如权利要求9所述的集成电路结构，其中该耗尽区具有不小于该传输线的一区域的一区域。

13.如权利要求12所述的集成电路结构，其中该耗尽区的该区域大于该传输线的该区域，且其中该耗尽区于所有横向方向上横向地延伸至该传输线的各侧。

14.如权利要求12所述的集成电路结构，其中该深阱区包括多个深阱区指状物，所述多个深阱区指状物具有延伸于该些深阱区指状物间的该耗尽区。