CN1971911A - 半导体结构 - Google Patents
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Abstract
一种半导体结构，包括第一导电型衬底、第一导电型井区、集成电路区、隔离结构及第二导电型掺杂区。第一导电型井区设置于第一导电型衬底中。集成电路区设置于第一导电型井区上。隔离结构设置于第一导电型衬底中并环绕集成电路区。第二导电型掺杂区设置于第一导电型衬底中并环绕隔离结构。
Description
技术领域
本发明涉及一种半导体结构，尤其涉及一种能防止噪声干扰的半导体结构。
背景技术
因为在超大规模集成电路(Very Large Scale Integration，VLSI)和极大规模集成电路(Ultra Large Scale Integration，ULSI)中，集成电路之间的距离也越来越近，在集成电路之间所产生的电容耦合(capacitive coupling)会制造出一些噪声或串扰的(cross-talk)信号。当集成电路的尺寸一直下降，特征尺寸(critical dimension)也跟着变小，则相邻集成电路之间的电容耦合和噪声的问题，也就越严重了。
图1所绘示为现有一种半导体结构的上视图。图2所绘示为沿图1中剖面线A-A’的剖面图。
请同时参照图1及图2，在P型衬底100中具有P型井区102、集成电路区104、隔离结构106、N型井区108及N型深井区110。目前常用的噪声隔离设计方式为在集成电路区104外设置由N型井区108所形成的保护环(guard ring)或是在集成电路区下方形成N型深井区110的方式，来对噪声进行隔离。
然而，在操作频率大于十亿赫兹(GHz)时，在N型井区108与P型井区102之间、N型深井区110与P型井区102、N型深井区110与P型衬底100以及N型井区108与P型衬底100之间容易产生结电容(junctioncapacitance)。因此噪声可通过在P型衬底100所产生的结电容耦合至集成电路区104中，而造成集成电路区104中整体噪声增加，甚至对集成电路的运作造成不良影响。
发明内容
有鉴于此，本发明的目的是提供一种半导体结构，能有效隔离噪声，避免噪声进入集成电路区中。
本发明的另一目的是提供一种半导体结构，可以避免集成电路受到噪声干扰。
本发明提出一种半导体结构，包括第一导电型衬底、第一导电型井区、集成电路区、隔离结构及第二导电型掺杂区。第一导电型井区设置于第一导电型衬底中。集成电路区设置于第一导电型井区上。隔离结构设置于第一导电型衬底中并环绕集成电路区。第二导电型掺杂区设置于第一导电型衬底中并环绕隔离结构。
依照本发明的一优选实施例所述，在上述的半导体结构中，还包括第二导电型井区，设置于第一导电型衬底中并环绕隔离结构，且第二导电型掺杂区设置于第二导电型井区中。
依照本发明的一优选实施例所述，在上述的半导体结构中，第二导电型掺杂区的掺杂浓度大于第二导电型井区。
依照本发明的一优选实施例所述，在上述的半导体结构中，第二导电型掺杂区电性连接至一预设电压。
依照本发明的一优选实施例所述，在上述的半导体结构中，预设电压包括接地。
依照本发明的一优选实施例所述，在上述的半导体结构中，隔离结构包括浅沟渠隔离结构。
本发明提出一种半导体结构，包括第一导电型衬底、第一导电型井区、集成电路区、隔离结构、第二导电型井区、第二导电型掺杂区及第二导电型深井区。第一导电型井区设置于第一导电型衬底中。集成电路区设置于第一导电型井区上。隔离结构设置于第一导电型衬底中并环绕集成电路区。第二导电型井区设置于第一导电型衬底中并环绕隔离结构。第二导电型掺杂区设置于第二导电型井区中并环绕隔离结构。第二导电型深井区设置于第一导电型井区下方的第一导电型衬底中并与第二导电型井区相连接。
依照本发明的一优选实施例所述，在上述的半导体结构中，第二导电型掺杂区的掺杂浓度大于第二导电型井区。
依照本发明的一优选实施例所述，在上述的半导体结构中，第二导电型掺杂区电性连接至一预设电压。
依照本发明的一优选实施例所述，在上述的半导体结构中，预设电压包括接地。
依照本发明的一优选实施例所述，在上述的半导体结构中，隔离结构包括浅沟渠隔离结构。
由于本发明的半导体结构中具有由第二导电型掺杂区所形成的保护环，可有效地避免噪声进入集成电路区中，因此集成电路能稳定地进行操作。此外，在本发明的半导体结构中，第二导电型掺杂区可隔离大部分的噪声，因此能降低经由结电容而耦合至集成电路区中的噪声。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1所绘示为现有一种半导体结构的上视图；
图2所绘示为沿图1中剖面线A-A’的剖面图；
图3所绘示为本发明一实施例的半导体结构的上视图；
图4所绘示为沿图3中剖面线B-B’的剖面图；
图5所绘示为本发明另一实施例的半导体结构的上视图；
图6所绘示为沿图5中剖面线C-C’的剖面图。
主要元件符号说明
100：P型衬底
102：P型井区
104、204、304：集成电路区
106、206、306：隔离结构
108：N型井区
110：N型深井区
200、300：第一导电型衬底
202、302：第一导电型井区
208、308：第二导电型掺杂区
210、310：第二导电型井区
312：第二导电型深井区
具体实施方式
图3所绘示为本发明一实施例的半导体结构的上视图。图4所绘示为沿图3中剖面线B-B’的剖面图。
请同时参照图3及图4，半导体结构包括第一导电型衬底200、第一导电型井区202、集成电路区204、隔离结构206及第二导电型掺杂区208。
第一导电型衬底200例如是P型硅衬底。
第一导电型井区202设置于第一导电型衬底200中。第一导电型井区202例如是P型井区。第一导电型井区202的形成方法例如是以硼为掺杂剂对硅衬底进行一离子注入工艺而形成。
集成电路区204设置于第一导电型井区202上。集成电路区204为形成集成电路(未绘示)的区域。集成电路区204中的集成电路例如是由电阻、电容、电感或金属氧化物半导体等电路元件所组成。本领域技术人员可轻易得知集成电路可为存储器电路、数字/模拟转换电路或模拟/数字转换电路等，于此不再赘述。
隔离结构206设置于第一导电型衬底200中并环绕集成电路区204，可用以隔离集成电路区204与第一导电型衬底200上的其它半导体元件或是其它集成电路区。隔离结构206例如是浅沟渠隔离结构。隔离结构206的材质例如是氧化硅。
第二导电型掺杂区208设置于第一导电型衬底200中并环绕隔离结构206。第二导电型掺杂区208例如是N型掺杂区。第二导电型掺杂区208的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成。第二导电型掺杂区208例如是电性连接至一预设电压，此预设电压例如是接地。
此外，还可于第一导电型衬底200中设置第二导电型井区210，且第二导电型井区210环绕隔离结构206，而第二导电型掺杂区208设置于第二导电型井区210中。第二导电型井区210例如是N型井区。第二导电型井区210的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成。第二导电型掺杂区208的掺杂浓度例如是大于第二导电型井区210。
由于半导体结构中具有由第二导电型井区210所形成的保护环及由第二导电型掺杂区208所形成的保护环，因此可有效地避免集成电路区204受到噪声干扰。此外，大部分的噪声都被第二导电型掺杂区208所隔离，因此可以减少经由第一导电型衬底200中所产生的结电容耦合至集成电路区204中的噪声。
图5所绘示为本发明另一实施例的半导体结构的上视图。图6所绘示为沿图5中剖面线C-C’的剖面图。
请同时参照图5及图6，半导体结构包括第一导电型衬底300、第一导电型并区302、集成电路区304、隔离结构306、第二导电型掺杂区308、第二导电型井区310及第二导电型深井区312。
第一导电型衬底300例如是P型硅衬底。
第一导电型井区302设置于第一导电型衬底300中。第一导电型井区302例如是P型井区。第一导电型井区302的形成方法例如是以硼为掺杂剂对硅衬底进行一离子注入工艺而形成。
集成电路区304设置于第一导电型井区302上。集成电路区304为形成集成电路(未绘示)的区域。集成电路区304中的集成电路例如是由电阻、电容、电感或金属氧化物半导体等电路元件所组成。本领域技术人员可轻易得知集成电路可为存储器电路、数字/模拟转换电路或模拟/数字转换电路等，于此不再赘述。
隔离结构306设置于第一导电型衬底300中并环绕集成电路区304，可用以隔离集成电路区304与第一导电型衬底300上的其它半导体元件或是其它集成电路区。隔离结构306例如是浅沟渠隔离结构。隔离结构306的材质例如是氧化硅。
第二导电型井区310设置于第一导电型衬底300中并环绕隔离结构306。第二导电型井区310例如是N型井区。第二导电型井区310的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成。
第二导电型掺杂区308设置于第二导电型井区310中并环绕隔离结构306。第二导电型掺杂区308例如是N型掺杂区。第二导电型掺杂区308的掺杂浓度例如是大于第二导电型井区310。第二导电型掺杂区308的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成。第二导电型掺杂区308例如是电性连接至一预设电压，此预设电压例如是接地。
第二导电型深井区312设置于第一导电型井区302下方的第一导电型衬底300中并与第二导电型井区310相连接。第二导电型深井区312例如是N型深井区。第二导电型深井区312的形成方法例如是以磷为掺杂剂进行一离子注入工艺而形成。
由于半导体结构中具有由第二导电型井区310所形成的保护环、第二导电型深井区312及由第二导电型掺杂区308所形成的保护环，因此可有效地对噪声进行隔离，能抑制噪声进入集成电路区304中。此外，大部分的噪声都被第二导电型掺杂区308所隔离，因此可减少通过在第一导电型衬底300中所产生的结电容而耦合至集成电路区304中的噪声。
虽然上述各实施例中的第一导电型是以P型为例，而第二导电型是以N型为例，但是本领域技术人员藉由上述实施例的说明，可轻易将本发明应用在第一导电型为N型且第二导电型为P型的情况，于此不再赘述。
综上所述，本发明至少具有下列优点：
1.本发明的半导体结构中因为具有由第二导电型掺杂区所形成的保护环，因此可有效地避免集成电路受到噪声干扰。
2.本发明的半导体结构中因为可有效地隔离噪声，因此集成电路能稳定地进行操作。
3.在本发明的半导体结构中，第二导电型掺杂区可隔离大部分的噪声，因此能降低经由结电容而耦合至集成电路区中的噪声。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。
Claims (11)
1.一种半导体结构，包括：
一第一导电型衬底；
一第一导电型井区，设置于该第一导电型衬底中；
一集成电路区，设置于该第一导电型井区上；
一隔离结构，设置于该第一导电型衬底中并环绕该集成电路区；以及
一第二导电型掺杂区，设置于该第一导电型衬底中并环绕该隔离结构。
2.如权利要求1所述的半导体结构，还包括一第二导电型井区，设置于该第一导电型衬底中并环绕该隔离结构，且该第二导电型掺杂区设置于该第二导电型井区中。
3.如权利要求2所述的半导体结构，其中该第二导电型掺杂区的掺杂浓度大于该第二导电型井区。
4.如权利要求1所述的半导体结构，其中该第二导电型掺杂区电性连接至一预设电压。
5.如权利要求4所述的半导体结构，其中该预设电压包括接地。
6.如权利要求1所述的半导体结构，其中该隔离结构包括浅沟渠隔离结构。
7.一种半导体结构，包括：
一第一导电型衬底；
一第一导电型井区，设置于该第一导电型衬底中；
一集成电路区，设置于该第一导电型井区上；
一隔离结构，设置于该第一导电型衬底中并环绕该集成电路区；
一第二导电型井区，设置于该第一导电型衬底中并环绕该隔离结构；
一第二导电型掺杂区，设置于该第二导电型井区中并环绕该隔离结构；以及
一第二导电型深井区，设置于该第一导电型井区下方的该第一导电型衬底中并与该第二导电型井区相连接。
8.如权利要求7所述的半导体结构，其中该第二导电型掺杂区的掺杂浓度大于该第二导电型井区。
9.如权利要求7所述的半导体结构，其中该第二导电型掺杂区电性连接至一预设电压。
10.如权利要求9所述的半导体结构，其中该预设电压包括接地。
11.如权利要求7所述的半导体结构，其中该隔离结构包括浅沟渠隔离结构。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200510126898 CN1971911A (zh) | 2005-11-25 | 2005-11-25 | 半导体结构 |
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| CN 200510126898 CN1971911A (zh) | 2005-11-25 | 2005-11-25 | 半导体结构 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106876318A (zh) * | 2015-12-11 | 2017-06-20 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
| CN116259587A (zh) * | 2023-01-05 | 2023-06-13 | 中国移动通信有限公司研究院 | 一种隔离结构及芯片 |
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2005
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