JP4309090B2 - 集積回路のクロストークと渦電流の遮断回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は一種の集積回路の遮断回路（ｂａｒ ｃｉｒｃｕｉｔ）に係り、特に、チップ上のインダクタ回路の遮断回路に関する。
【０００２】
【従来の技術】
集積回路装置を寸法を縮小するように設計する時、異なる各種の機能を同じ集積回路ウエハに整合させる要求がこれに伴い増加する。例えば、携帯式無線通信製品はすでに高い普及率を有する消費性製品であるが、若干の製品は１−２ギガヘルツの周波数の範囲で操作され、結果として、ＲＦ前端回路を高生産能のシリコン集積回路工程に整合させる要求が生まれ、並びに多くのアナログ、ディジタル、ＲＦ等の機能が同一集積回路ウエハに組み合わされる。しかし、シリコン工程技術で通信上に用いられるＲＦ回路の必要とする高品質係数（ｈｉｇｈ ｑｕａｌｉｔｙ ｆａｃｔｏｒｓ，Ｑ）のインダクタを製造しようとすると、若干の実行しにくい問題を克服しなければならない。
【０００３】
人々がシリコン集積回路技術中で高品質係数インダクタを整合するために多くの努力をしてきたが、多くともただ３−８の異なる品質係数しかない。シリコン工程技術を利用する時のこのような問題の一部はシリコンウエハの電導が形成するインダクタの流失による。周波数がセルフ共振周波数に接近する時、インダクタンスは減り、これは周知のとおりである。
【０００４】
これにより、努力の方向は、シリコン工程技術中にあって、ウエハにエッチングにより凹溝を形成し、酸化物で包囲し、螺旋形式のインダクタをそのなかに堆積する。このほか、５或いは６層レベル金属ＢｉＣＭＯＳ技術を利用し、比較的高品質係数のインダクタを提供する。上述の方法の長所は、酸化物で包囲された大量の絶縁構造と金属層がインダクタとシリコン基板とを隔離する。しかしどのようであっても、ＣＭＯＳ工程技術中で２から４層レベルの構造を必要とするのは実際に過剰である。
【０００５】
図１に示されるのは全体モード（ｍｏｎｏｌｉｔｈｉｃ−ｍｏｄｅ）オンチップインダクタの一般的な回路様式である。Ｌｓはイントリンシックインダクタ（ｉｎｔｒｉｎｓｉｃ ｉｎｄｕｃｔｏｒ）、Ｒｓは寄生抵抗、Ｃｐはオンチップインダクタの寄生コンデンサ、Ｃｏｘはオンチップインダクタとウエハの間のコンデンサ、及びＲｂは模擬渦電流部分の電気抵抗である。ＣｏｘとＲｂはいずれもウエハにより流失しうる。オンチップインダクタは操作モードの時、インダクタ上の交流電流が磁通量の変化を発生することにより、ウエハに感応してウエハに渦電流を発生させる。さらにインダクタ自身もエネルギー容器とみなすことができ、ウエハ中に多くの渦電流が発生する意味はますます多くのエネルギーが流失することにあり、品質係数の低下に相当する。このほか、ウエハのインダクタのクロストークも発生する。
【０００６】
一般に、ガードリングがクロストーク効果を防止するために用いられる。しかし、渦電流は依然として存在し、並びにインダクタ品質の低下をもたらす。また一方で、金属シールドも渦電流防止に用いられるが、インダクタ機能を犠牲にした。
【０００７】
【発明が解決しようとする課題】
上述の発明の背景を鑑み、本発明は一種の集積回路中の遮断回路を提供し、この遮断回路は半導体基板の抵抗を増加することでクロストーク効果を減少すると共に、集積回路のインダクタの感応する渦電流を減少する。
【０００８】
本発明のもう一つの目的は、オンチップ回路中の遮断回路を提供することにある。半導体基板中の一般の長条ウェル下方の長条ディープウェルが半導体基板のもたらす電磁干渉効果（ＥＭＩ）を減少する。
【０００９】
【課題を解決するための手段】
請求項１の発明は、集積回路のクロストークと渦電流を減少する遮断回路において、該遮断回路は、
第１導電性を有する半導体基板と、
該半導体基板上に形成されたインダクタ素子と、
該半導体基板中において該インダクタ素子の下に設けられ第２導電性を有する複数の第１長条ウェルと、
該半導体基板中において設けられ第２導電性を有する複数の第２長条ウェルと、を具え、各該第１長条ウェルの下方に一つの該第２長条ウェルがあって該第１長条ウェルに接続され、そのうちこれら第２長条ウェルのドープ濃度は該第１長条ウェルのドープ濃度より高くこれにより該クロストークと該渦電流を遮断するのに用いられることを特徴とする、集積回路のクロストークと渦電流の遮断回路としている。
請求項２の発明は、前記第１導電性と第２導電性が相互に反対であることを特徴とする、請求項１に記載の集積回路のクロストークと渦電流の遮断回路としている。
請求項３の発明は、前記第２長条ウェルが半導体基板の表面からほぼ３ミクロンの深さに位置することを特徴とする、請求項１に記載の集積回路のクロストークと渦電流の遮断回路としている。
【００１０】
【発明の実施の形態】
本発明は、集積回路クロストーク（ｃｒｏｓｓ ｔａｌｋ）と渦電流（ｅｄｄｙ ｃｕｒｒｅｎｔ）を減少する遮断回路（ｂａｒ ｃｉｒｃｕｉｔ）を提供する。遮断回路は第１導電性の半導体基板と、半導体基板中の第２導電性の第１長条ウェルと、半導体基板中の第２導電性の第２長条ウェルとを具え、該第２長条ウェルが第１長条ウェルの下方にあり、並びに第１長条ウェル下方と隣接している。
【００１１】
【実施例】
本発明は以下の実施例により詳細に説明されるが、本発明の実施範囲はこれに限定されるわけではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。本発明に記載の構造或いは方法は特定のオンチップインダクタ回路に限定されるわけではなく、図示されるものも実施例を説明するためのもので、本発明の範囲を制限するものではない。
【００１２】
本発明の図は寸法に依り記載されていない。このほか、実施例の幅と深さは異なる段階の二次元で表示されているが、その表示する領域はオンチップインダクタ回路の一部分であり、そのうちには三次元空間中に配列された多くの素子を含みうる。実際に装置を製造する時は、図示される区域は三次元の長さ、幅及び高さを有する。
【００１３】
本発明の主要な目的は、集積回路のクロストークと渦電流を減少する遮断回路（ｂａｒ ｃｉｒｃｕｉｔ）を提供することにあり、その遮断回路は、第１導電性の半導体基板と、半導体基板中の第２導電性の第１長条ウェルと、半導体基板中の第２導電性の第２長条ウェルとを具え、該第２長条ウェルが第１長条ウェルの下方にあり、並びに第１長条ウェル下方と隣接している。
【００１４】
本発明の実施例は以下の図により説明される。図２は一つの実施例の部分正面図であり、本発明のオンチップインダクタを具えた集積回路の構造を示す。結晶１０は、半導体基板１２、例えば砒素化ガリウム、ドープ或いはノンドープシリコン、或いはゲルマニウムとされる。半導体基板１２中には複数の長条ウェル１４がある。特に強調すべきは、これらの長条ウェルの配列は図２中に示されるものに限定されるわけではなく、任意の配列形式が可能であることである。半導体基板１２上に導電層が形成され、それにパターン転移により平面螺旋型インダクタ１６が形成されている。当然インダクタの幾何形状もまた図示される形状に限定されるわけではない。
【００１５】
続いて図３は図２の２−２断面図である。説明を簡単にするため、一部の層数と素子は図示されていない。半導体基板１２上は平面螺旋型インダクタ１６とされ、第１の実施例中にあって、半導体基板１２がｐ型シリコン基板とされる。半導体基板１２中の長条ウェル１４はｎ型とされる。本発明のキーポイントは、長条ウェル１４の下方の、長条ウェル１４との隣接部分に若干の長条ディープウェル１５があることである。長条ディープウェル１５は長条ウェル１４より多いｎ型ドーパントを有し、並びに両側のｐ型半導体基板１２とｐｎｐ接合バリア（ｊｕｎｃｔｉｏｎ ｂａｒｒｉｅｒ）を形成する。長条ディープウェル１５の深さは半導体基板１２の表面下約３−５ミクロンである。さらに、長条ウェル１４が外部高電圧（Ｖｄｄ）に連接されるか或いはフローティング状態とされる。
【００１６】
螺旋型インダクタ１６は操作モード下で、磁通量の変化を発生し得て、これにより半導体基板１２中に渦電流が発生し、ｎ型長条ディープウェル１５、長条ウェル１４及び両側のｐ型半導体基板１２がｐｎｐ接合バリアを形成し、ｐｎ接合の空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）により螺旋型インダクタ１６の感応する渦電流を遮断する。このほか、長条ディープウェル１５の形成により空乏領域の厚さを増し、半導体基板１２の抵抗を増す。これにより半導体基板１２の深層領域のクロストークの発生の可能性を消去する。
【００１７】
図４に示されるのは本発明の第２実施例である。半導体基板１２にはｐ型イオンがドープされ、長条ディープウェル１５と長条ウェル１４に異なる濃度のｎ型イオンがドープされている。第２の実施例中にあって、長条ウェル１４にもう一つの長条ｐ型ウェル１７が形成され、長条ｐ型ウェル１７が外部低電圧（Ｖｓｓ）に連接されるか或いはフローティング状態とされる。
【００１８】
図５は本発明の第３実施例表示図である。半導体基板１２にはｎ型イオンがドープされ、長条ディープウェル１５と長条ウェル１４に異なる濃度のｐ型イオンがドープされている。第３の実施例中にあって形成されるｎｐｎ接合バリアもまた、螺旋型インダクタ１６の感応する渦電流を遮断し、並びにクロストーク効果を減少する。長条ウェル１４は外部低電圧（Ｖｓｓ）に連接されるか或いはフローティング状態とされる。
【００１９】
図６は本発明の第４実施例表示図である。半導体基板１２にはｎ型イオンがドープされ、長条ディープウェル１５と長条ウェル１４に異なる濃度のｐ型イオンがドープされている。長条ウェル１４には別に長条ｎ型ウェル１８が形成され、長条ｎ型ウェル１８は外部高電圧（Ｖｄｄ）に連接されるか或いはフローティング状態とされる。
【００２０】
本発明中のｐｎｐ接合バリアとｎｐｎ接合バリアはいずれも螺旋型インダクタ１６の感応する渦電流を遮断し、並びにクロストーク効果を減少する。こうして、インダクタのエネルギー量が半導体基板中で消耗されない。更に、本発明の構造は品質係数を改善し半導体基板中の雑音を減らす。特に強調すべきことは、工程の複雑性を増加しない長所を有しながら、ＲＦと混合モードの製品に対しても本発明の長条ディープウェルを利用できることである。
【００２１】
【発明の効果】
本発明はオンチップインダクタを有する集積回路中のディープウェル構造を提供する。長条ディープウェルが渦電流感応を遮断し及び半導体基板深層領域のクロストーク効果を減少することにより、集積回路の品質係数を改善する目的を達成し、こうして集積回路全体機能がこれにより増進する。
【００２２】
以上は本発明の実施例の説明にすぎず、本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】 従来の技術の実施例回路図である。
【図２】 本発明のオンチップインダクタを有する集積回路の実施例の部分正面構造図である。
【図３】 図２の２−２断面図の多種構造の断面図である。
【図４】 図２の２−２断面図の多種構造の断面図である。
【図５】 図２の２−２断面図の多種構造の断面図である。
【図６】 図２の２−２断面図の多種構造の断面図である。
【符号の説明】
１２ 半導体基板
１４ 長条ウェル
１５ 長条ディープウェル
１６ 螺旋型インダクタ
１７ 長条ｐ型ウェル
１８ 長条ｎ型ウェル

Claims (3)

1. 集積回路のクロストークと渦電流を減少する遮断回路において、該遮断回路は、
   第１導電性を有する半導体基板と、
   該半導体基板上に形成されたインダクタ素子と、
   該半導体基板中において該インダクタ素子の下に設けられ第２導電性を有する複数の第１長条ウェルと、
   該半導体基板中において設けられ第２導電性を有する複数の第２長条ウェルと、を具え、各該第１長条ウェルの下方に一つの該第２長条ウェルがあって該第１長条ウェルに接続され、そのうちこれら第２長条ウェルのドープ濃度は該第１長条ウェルのドープ濃度より高くこれにより該クロストークと該渦電流を遮断するのに用いられることを特徴とする、集積回路のクロストークと渦電流の遮断回路。
2. 前記第１導電性と第２導電性が相互に反対であることを特徴とする、請求項１に記載の集積回路のクロストークと渦電流の遮断回路。
3. 前記第２長条ウェルが半導体基板の表面からほぼ３ミクロンの深さに位置することを特徴とする、請求項１に記載の集積回路のクロストークと渦電流の遮断回路。

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