CN110349939A - 电感结构及其制作方法 - Google Patents
电感结构及其制作方法 Download PDFInfo
- Publication number
- CN110349939A CN110349939A CN201910644320.3A CN201910644320A CN110349939A CN 110349939 A CN110349939 A CN 110349939A CN 201910644320 A CN201910644320 A CN 201910644320A CN 110349939 A CN110349939 A CN 110349939A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- semiconductor substrate
- deep trench
- columnar
- induction structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及电感结构及其制作方法，涉及半导体集成电路设计，通过在集成电感的下方设计由半导体衬底与柱状半导体形成的交替排列结构，其中柱状半导体的导电类型与半导体衬底的导电类型相反，以使柱状半导体与半导体衬底形成PN节，且通过设计柱状半导体的宽度以及柱状半导体之间的间距，保证半导体衬底在零偏压下或适当反偏压下均可被导电类型相反的柱状半导体全部耗尽，如此形成的电感结构能大幅度减少电感在高频下的涡流，减小涡流损耗，且能提高电感Q值。
Description
技术领域
本发明涉及一种半导体集成电路，尤其涉及一种电感结构及其制作方法。
背景技术
高性能电感结构越来越多地应用到集成电路中，特别在射频集成电路中是非常重要的无源器件。
随着集成电路技术的发展，希望电感结构的性能好、损耗小，且能与目前的集成电路工艺兼容。然而，集成电感结构会受到很多寄生效应影响，其中涡流损耗是最重要的，会消耗磁场能量，降低电感结构的Q值(品质因子)，对于低功耗集成电路的影响更大。具体的，当电感结构线圈内有电流通过时会产生磁场，电感结构的磁场会垂直穿过半导体衬底，并在半导体衬底特别是半导体衬底表面上形成与上层电感结构的金属电流方向相反的涡流。涡流电流不仅会带来涡流损耗，涡流还会产生一感应磁场，其方向与电感结构产生的磁场的方向相反，这会降低电感结构的感值，降低电感结构的品质因子。
为了降低集成电感结构的涡流损耗，可通过把电感结构制作在轻掺杂半导体衬底上以及在半导体衬底上制作若干个沟槽隔离的方法。但因为磁场可以深入到半导体衬底中几微米，外延层和半导体衬底都必须低掺杂，才能有效减小涡流，这和目前的CMOS工艺不兼容，而且成本很高。另外CMOS工艺的浅槽隔离的深度也达不到几微米，减小涡流的效果不理想。
发明内容
本发明的目的在于提供一种电感结构，以能大幅度减少电感在高频下的涡流，减小涡流损耗，且能提高电感Q值。
本发明提供的电感结构，包括：半导体衬底，在半导体衬底的有源区内包括由半导体衬底与填充在半导体衬底上的深沟槽内的柱状半导体形成的交替排列结构的半导体交替区域，其中柱状半导体的导电类型与半导体衬底的导电类型相反；以及形成在半导体交替区域上的集成电感。
更进一步的，所述半导体衬底为N型，所述柱状半导体为P型。
更进一步的，所述半导体衬底为P型，所述柱状半导体为N型。
更进一步的，所述集成电感的下方为由所述半导体衬底与所述柱状半导体形成的交替排列结构，所述柱状半导体填充在所述半导体衬底上的至少一所述深沟槽内，所述柱状半导体的导电类型与所述半导体衬底的导电类型相反，所述柱状半导体与所述半导体衬底形成PN节，设计所述柱状半导体的宽度以及所述柱状半导体之间的间距，保证所述半导体衬底在零偏压下或适当反偏压下均被导电类型相反的所述柱状半导体全部耗尽，形成耗尽区域。
更进一步的，所述半导体衬底上所述深沟槽的深度大于20微米。
更进一步的，，每个所述深沟槽的宽度在2微米以内。
更进一步的，两所述深沟槽之间的半导体衬底宽度在2微米以内。
更进一步的，所述耗尽区域覆盖的半导体上的面积大于或等于集成电感覆盖的半导体上的面积。
更进一步的，所述半导体衬底掺杂的杂质体浓度不大于1e15cm-3。
更进一步的，所述柱状半导体的掺杂浓度与所述半导体衬底的掺杂浓度相当。
更进一步的，在所述耗尽区域两边形成有场氧隔离。
本发明还提供一种上述电感结构的制作方法，包括：S1：提供一半导体衬底，在半导体衬底上形成场氧层，由场氧层隔离出有源区，在有源区内利用光刻和刻蚀工艺形成至少一个深沟槽，且深沟槽之间间隔有半导体衬底，以形成深沟槽与半导体衬底的交替排列结构；S2：在深沟槽内采用外延填充工艺形成柱状半导体，以形成由半导体衬底与柱状半导体形成的交替排列结构的半导体交替区域，其中柱状半导体的导电类型与半导体衬底的导电类型相反；以及S3：在半导体交替区域上形成集成电感。
更进一步的，所述深沟槽的深度大于20微米。
更进一步的，每个所述深沟槽的宽度在2微米以内。
更进一步的，两所述深沟槽之间的半导体衬底宽度在2微米以内。
更进一步的，所述柱状半导体的掺杂浓度与所述半导体衬底相当
本发明提供的电感结构及其制作方法，通过在集成电感的下方设计由半导体衬底与柱状半导体形成的交替排列结构，其中柱状半导体的导电类型与半导体衬底的导电类型相反，以使柱状半导体与半导体衬底形成PN节，且通过设计柱状半导体的宽度以及柱状半导体之间的间距，保证半导体衬底在零偏压下或适当反偏压下均可被导电类型相反的柱状半导体全部耗尽，如此形成的电感结构能大幅度减少电感在高频下的涡流，减小涡流损耗，且能提高电感Q值。
附图说明
图1为本发明一实施例的电感结构的示意图。
图2a-2b为图1为所示的电感结构的制作过程示意图。
对附图中所用到的标记解释如下：
100、半导体衬底；110、深沟槽；120、柱状半导体；400、耗尽区域；200、集成电感；300、层间介质层；510、520、场氧隔离。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明一实施例中，提供一种电感结构，该电感结构能大幅度减少电感在高频下的涡流，减小涡流损耗，且能提高电感Q值。具体的，请参阅图1，图1为本发明一实施例的电感结构的示意图。如图1所示，该电感结构包括：半导体衬底100，在半导体衬底100的有源区内包括由半导体衬底与填充在半导体衬底上的深沟槽110内的柱状半导体120形成的交替排列结构的半导体交替区域，其中柱状半导体120的导电类型与半导体衬底100的导电类型相反；以及形成在半导体交替区域上的集成电感200。
在本发明一实施例中，半导体衬底100为N型，柱状半导体120为P型。在本发明一实施例中，半导体衬底100为N型，柱状半导体120为P。
也即，集成电感200的下方为由半导体衬底100与柱状半导体120形成的交替排列结构，柱状半导体120填充在半导体衬底上的至少一深沟槽110内，柱状半导体120的导电类型与半导体衬底100的导电类型相反，因此柱状半导体120与半导体衬底100形成PN节，设计柱状半导体120的宽度以及柱状半导体120之间的间距，保证半导体衬底100在零偏压下或适当反偏压下均被导电类型相反的柱状半导体120全部耗尽，形成耗尽区域400。
在本发明一实施例中，半导体衬底100上深沟槽110的深度大于20微米，并其可在工艺允许的情况下要尽可能深，以阻止深入到半导体衬底中的电感磁场。在本发明一实施例中，更进一步的，每个深沟槽110的宽度在2微米以内，也即柱状半导体120的宽度在2微米以内，以确保耗尽区域400全耗尽。或，在本发明一实施例中，更进一步的，两深沟槽110之间的半导体衬底宽度在2微米以内，以确保耗尽区域400全耗尽。
另，在本发明一实施例中，每个深沟槽110的宽度在2微米以内，也即柱状半导体120的宽度在2微米以内，以确保耗尽区域400全耗尽。或，在本发明一实施例中，更进一步的，两深沟槽110之间的半导体衬底宽度在2微米以内，以确保耗尽区域400全耗尽。
另，在本发明一实施例中，两深沟槽110之间的半导体衬底宽度在2微米以内，以确保耗尽区域400全耗尽。或，在本发明一实施例中，更进一步的，每个深沟槽110的宽度在2微米以内，也即柱状半导体120的宽度在2微米以内，以确保耗尽区域400全耗尽；半导体衬底100上深沟槽110的深度大于20微米，并其可在工艺允许的情况下要尽可能深，以阻止深入到半导体衬底中的电感磁场。
另，在本发明一实施例中，耗尽区域400覆盖的半导体上的面积大于或等于集成电感200覆盖的半导体上的面积，以使集成电感200下方均为耗尽区域，以减少涡流损耗。
在本发明一实施例中，半导体衬底100掺杂的杂质体浓度不大于1e15cm-3。更具体的，在本发明一实施例中，柱状半导体120的掺杂浓度与半导体衬底100的掺杂浓度相当。
在本发明一实施例中，在半导体交替区域与集成电感200之间还形成有层间介质层300。在本发明一实施例中，层间介质层300为氧化硅层。
在本发明一实施例中，在耗尽区域400两边形成有场氧隔离510和520，以进一步降低涡流，提高电感结构Q值。具体的，在本发明一实施例中，该场氧隔离由浅槽隔离(STI)或局部场氧隔离(LOCOS)形成。
在本发明一实施例中，半导体衬底100为高电阻率的半导体衬底，如硅半导体衬底。
在本发明一实施例中，还提供一种上述电感结构的制作方法。具体的，请参阅图2a-2b，图2a-2b为图1为所示的电感结构的制作过程示意图。该电感结构的制作方法包括：
S1：提供一半导体衬底100，在半导体衬底100上形成场氧层，由场氧层隔离出有源区，在有源区内利用光刻和刻蚀工艺形成至少一个深沟槽110，且深沟槽110之间间隔有半导体衬底，以形成深沟槽与半导体衬底的交替排列结构。具体的，可参阅图2a。
在本发明一实施例中，深沟槽110的深度大于20微米，并其可在工艺允许的情况下要尽可能深。另，在本发明一实施例中，每个深沟槽110的宽度在2微米以内。另，在本发明一实施例中，两深沟槽110之间的半导体衬底宽度在2微米以内。
S2：在深沟槽110内采用外延填充工艺形成柱状半导体120，以形成由半导体衬底100与柱状半导体120形成的交替排列结构的半导体交替区域，其中柱状半导体120的导电类型与半导体衬底100的导电类型相反。具体的，可参阅图2b。
在本发明一实施例中，半导体衬底100为N型，柱状半导体120为P型。在本发明一实施例中，半导体衬底100为P型，柱状半导体120为N型。
在本发明一实施例中，半导体衬底100掺杂的杂质体浓度不大于1e15cm-3。在本发明一实施例中，柱状半导体120的掺杂浓度与半导体衬底100相当。
S3：在半导体交替区域上形成集成电感200。具体的，可参阅图1。
如上所述，集成电感200的下方为由半导体衬底100与柱状半导体120形成的交替排列结构，柱状半导体120的导电类型与半导体衬底100的导电类型相反，因此柱状半导体120与半导体衬底100形成PN节，设计柱状半导体120的宽度以及柱状半导体120之间的间距，保证半导体衬底100在零偏压下或适当反偏压下均可被导电类型相反的柱状半导体120全部耗尽，形成耗尽区域400。如设计每个深沟槽110的宽度在2微米以内，以确保耗尽区域400全耗尽。如设计两深沟槽110之间的半导体衬底宽度在2微米以内，以确保耗尽区域400全耗尽。另，在本发明一实施例中，耗尽区域400覆盖的半导体上的面积大于或等于集成电感200覆盖的半导体上的面积，以使集成电感200下方均为耗尽区域，以减少涡流损耗。
在本发明一实施例中，在半导体交替区域与集成电感200之间形成层间介质层300。更具体的，在本发明一实施例中，层间介质层300为氧化硅层。具体的，可参阅图1。
在本发明一实施例中，在耗尽区域400两边形成场氧隔离510和520，以进一步降低涡流，提高电感结构Q值。具体的，在本发明一实施例中，该场氧隔离由浅槽隔离(STI)或局部场氧隔离(LOCOS)形成。具体的，可参阅图1。
综上所述，通过在集成电感的下方设计由半导体衬底与柱状半导体形成的交替排列结构，其中柱状半导体的导电类型与半导体衬底的导电类型相反，以使柱状半导体与半导体衬底形成PN节，且通过设计柱状半导体的宽度以及柱状半导体之间的间距，保证半导体衬底在零偏压下或适当反偏压下均可被导电类型相反的柱状半导体全部耗尽，如此形成的电感结构能大幅度减少电感在高频下的涡流，减小涡流损耗，且能提高电感Q值。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种电感结构，其特征在于，包括：半导体衬底，在半导体衬底的有源区内包括由半导体衬底与填充在半导体衬底上的深沟槽内的柱状半导体形成的交替排列结构的半导体交替区域，其中柱状半导体的导电类型与半导体衬底的导电类型相反；以及形成在半导体交替区域上的集成电感。
2.根据权利要求1所述的电感结构，其特征在于，所述半导体衬底为N型，所述柱状半导体为P型。
3.根据权利要求1所述的电感结构，其特征在于，所述半导体衬底为P型，所述柱状半导体为N型。
4.根据权利要求1所述的电感结构，其特征在于，所述集成电感的下方为由所述半导体衬底与所述柱状半导体形成的交替排列结构，所述柱状半导体填充在所述半导体衬底上的至少一所述深沟槽内，所述柱状半导体的导电类型与所述半导体衬底的导电类型相反，所述柱状半导体与所述半导体衬底形成PN节，设计所述柱状半导体的宽度以及所述柱状半导体之间的间距，保证所述半导体衬底在零偏压下或适当反偏压下均被导电类型相反的所述柱状半导体全部耗尽，形成耗尽区域。
5.根据权利要求1或4任一项所述的电感结构，其特征在于，所述半导体衬底上所述深沟槽的深度大于20微米。
6.根据权利要求1或4任一项所述的电感结构，其特征在于，每个所述深沟槽的宽度在2微米以内。
7.根据权利要求6所述的电感结构，其特征在于，两所述深沟槽之间的半导体衬底宽度在2微米以内。
8.根据权利要求1所述的电感结构，其特征在于，两所述深沟槽之间的半导体衬底宽度在2微米以内。
9.根据权利要求4所述的电感结构，其特征在于，所述耗尽区域覆盖的半导体上的面积大于或等于集成电感覆盖的半导体上的面积。
10.根据权利要求1所述的电感结构，其特征在于，所述半导体衬底掺杂的杂质体浓度不大于1e15cm-3。
11.根据权利要求1或10任一项所述的电感结构，其特征在于，所述柱状半导体的掺杂浓度与所述半导体衬底的掺杂浓度相当。
12.根据权利要求1所述的电感结构，其特征在于，在所述耗尽区域两边形成有场氧隔离。
13.权利要求1所述的电感结构的制作方法，其特征在于，包括：
S1：提供一半导体衬底，在半导体衬底上形成场氧层，由场氧层隔离出有源区，在有源区内利用光刻和刻蚀工艺形成至少一个深沟槽，且深沟槽之间间隔有半导体衬底，以形成深沟槽与半导体衬底的交替排列结构；
S2：在深沟槽内采用外延填充工艺形成柱状半导体，以形成由半导体衬底与柱状半导体形成的交替排列结构的半导体交替区域，其中柱状半导体的导电类型与半导体衬底的导电类型相反；以及
S3：在半导体交替区域上形成集成电感。
14.根据权利要求13所述的电感结构的制作方法，其特征在于，所述深沟槽的深度大于20微米。
15.根据权利要求13或14任一项所述的电感结构的制作方法，其特征在于，每个所述深沟槽的宽度在2微米以内。
16.根据权利要求15所述的电感结构的制作方法，其特征在于，两所述深沟槽之间的半导体衬底宽度在2微米以内。
17.根据权利要求13所述的电感结构的制作方法，其特征在于，两所述深沟槽之间的半导体衬底宽度在2微米以内。
18.根据权利要求13所述的电感结构的制作方法，其特征在于，所述柱状半导体的掺杂浓度与所述半导体衬底相当。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910644320.3A CN110349939A (zh) | 2019-07-17 | 2019-07-17 | 电感结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910644320.3A CN110349939A (zh) | 2019-07-17 | 2019-07-17 | 电感结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110349939A true CN110349939A (zh) | 2019-10-18 |
Family
ID=68176666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910644320.3A Pending CN110349939A (zh) | 2019-07-17 | 2019-07-17 | 电感结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110349939A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111755204A (zh) * | 2020-06-09 | 2020-10-09 | 杭州电子科技大学 | 一种两相耦合电感单元和多相耦合电感 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1281231A (zh) * | 2000-08-18 | 2001-01-24 | 中国科学院上海冶金研究所 | 衬底结隔离型硅集成电感及其制法 |
| CN1416145A (zh) * | 2002-12-03 | 2003-05-07 | 威盛电子股份有限公司 | 低衬底损耗电感 |
| CN101471343A (zh) * | 2007-12-29 | 2009-07-01 | 瑞昱半导体股份有限公司 | 集成电感结构 |
| CN101533839A (zh) * | 2009-04-21 | 2009-09-16 | 上海宏力半导体制造有限公司 | 一种电感器件及其制备方法 |
| CN101640196A (zh) * | 2009-08-25 | 2010-02-03 | 上海宏力半导体制造有限公司 | 一种集成电感 |
| CN203406279U (zh) * | 2013-07-11 | 2014-01-22 | 江苏博普电子科技有限责任公司 | 由pn结与金属条构成衬底屏蔽层的集成电路片上电感 |
| CN108336082A (zh) * | 2017-01-18 | 2018-07-27 | 中芯国际集成电路制造(上海)有限公司 | Scr静电保护器件及静电保护电路 |
-
2019
- 2019-07-17 CN CN201910644320.3A patent/CN110349939A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1281231A (zh) * | 2000-08-18 | 2001-01-24 | 中国科学院上海冶金研究所 | 衬底结隔离型硅集成电感及其制法 |
| CN1416145A (zh) * | 2002-12-03 | 2003-05-07 | 威盛电子股份有限公司 | 低衬底损耗电感 |
| CN101471343A (zh) * | 2007-12-29 | 2009-07-01 | 瑞昱半导体股份有限公司 | 集成电感结构 |
| CN101533839A (zh) * | 2009-04-21 | 2009-09-16 | 上海宏力半导体制造有限公司 | 一种电感器件及其制备方法 |
| CN101640196A (zh) * | 2009-08-25 | 2010-02-03 | 上海宏力半导体制造有限公司 | 一种集成电感 |
| CN203406279U (zh) * | 2013-07-11 | 2014-01-22 | 江苏博普电子科技有限责任公司 | 由pn结与金属条构成衬底屏蔽层的集成电路片上电感 |
| CN108336082A (zh) * | 2017-01-18 | 2018-07-27 | 中芯国际集成电路制造(上海)有限公司 | Scr静电保护器件及静电保护电路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111755204A (zh) * | 2020-06-09 | 2020-10-09 | 杭州电子科技大学 | 一种两相耦合电感单元和多相耦合电感 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI381526B (zh) | Two - way PNPN silicon - controlled rectifier | |
| TW200926395A (en) | Integrated inductor | |
| KR20010029855A (ko) | 실리콘 파워 소자용 에지 종단 | |
| TW200922067A (en) | Transient voltage suppressor manufactured in silicon on oxide (SOI) layer | |
| TWI300617B (en) | Low substrate loss inductor | |
| CN106030799B (zh) | 具有soi上横向集电极的hv互补双极型晶体管 | |
| JP2004520707A (ja) | ショットキーダイオード | |
| CN104218020A (zh) | 接地屏蔽结构及半导体器件 | |
| TW200945575A (en) | Bidirectional silicon-controlled rectifier | |
| CN110349939A (zh) | 电感结构及其制作方法 | |
| CN113257815B (zh) | 竖直相邻器件之间带隔离部的半导体装置及电子设备 | |
| CN112038284B (zh) | 射频soi结构及其制备方法 | |
| US6356183B1 (en) | Method of manufacturing an inductor | |
| CN103779429B (zh) | 高压二极管 | |
| CN210837768U (zh) | 碳化硅半导体器件 | |
| US7057241B2 (en) | Reverse-biased P/N wells isolating a CMOS inductor from the substrate | |
| CN110416295A (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN115632050A (zh) | Ggnmos结构及其制作方法 | |
| CN210467849U (zh) | 基于平面螺型结的耐高压元件 | |
| US8921973B2 (en) | Semiconductor device | |
| CN104103630B (zh) | 半导体器件 | |
| CN101859783B (zh) | 一种抗总剂量辐照的soi器件及其制造方法 | |
| JP4309090B2 (ja) | 集積回路のクロストークと渦電流の遮断回路 | |
| US6555893B1 (en) | Bar circuit for an integrated circuit | |
| CN218602432U (zh) | 一种具有scr骤回特性的超低容单向tvs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20191018 |
|
| RJ01 | Rejection of invention patent application after publication |