CN101471343A

CN101471343A - 集成电感结构

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Publication number: CN101471343A
Application number: CNA2007103052084A
Authority: CN
Inventors: 黄凯易; 叶达勋; 简育生
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2007-12-29
Filing date: 2007-12-29
Publication date: 2009-07-01
Anticipated expiration: 2027-12-29
Also published as: CN101471343B

Abstract

本发明公开了一种集成电感结构，其包括半导体基底以及设于半导体基底上方的电感金属层。半导体基底与电感金属层之间设有介电层。于电感金属层正下方的半导体基底中，设有阱防护层，包括多个小区块N型离子阱以及多个小区块P型区域，彼此相间重复排列组合，呈现棋盘状布局。在半导体基底中，设置有环绕着阱防护层的P⁺拾取环。在P⁺拾取环的正上方则设有保护环，其由多层金属层及插塞所构成。

Description

集成电感结构

技术领域

本发明涉及一种半导体无源元件结构，特别涉及一种集成电感结构。

背景技术

随着IC制造朝系统单芯片(SoC)方向发展，集成电感(integrated inductor)或集成变压器(integrated transformer)等无源元件已被广泛整合制作在高频集成电路中。由于IC制造一般采用硅基底(silicon substrate)的结构，集成电感/变压器因为基底损耗(substrate loss)而存在着低品质因数(quality factor)问题。

因此，有人提出利用多晶硅(polysilicon)或金属(metal)构成的图案式接地防护层(patterned ground shield)，来降低集成电感的电磁涡流(eddy current)，藉以提品质因数，诸如前述美国专利第6593838号、美国专利第6756656号或美国专利第US7084481号所揭示的。

然而，前述以多晶硅或金属构成的图案式接地防护层的作法同时也会增加集成电感的寄生电容，亦即，位移电流(displacement current)将增加，反而会造成集成电感的自振频率(self-resonance frequency)降低，影响其频率应用范围。

发明内容

本发明的主要目的在提供一种集成电感结构，具有创新的网状或棋盘状的阱防护层(wellshielding layer)，可同时降低电磁涡流(eddy current)与位移电流(displacement current)所造成的基底损耗。

根据本发明的优选实施例，本发明集成电感结构包括半导体基底，例如，P型硅基底，以及设于半导体基底上方的电感金属层。半导体基底与电感金属层之间设有多层介电层，用来电性隔离半导体基底与电感金属层。于电感金属层正下方的半导体基底中，设有阱防护层，包括多个小区块N型离子阱以及多个小区块P^-区域，彼此相间重复排列组合，呈现棋盘状布局。在半导体基底中，设置有环绕着阱防护层的P⁺拾取环。在P⁺拾取环的正上方则设有保护环，其由多层金属层及插塞所构成。

为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施方式，并配合附图，作详细说明如下。然而如下的较佳实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1为依据本发明优选实施例所绘示的集成电感结构俯视图。

图2为沿着图1切线I-I’所绘示的集成电感结构剖面示意图。

图3为依据本发明另一优选实施例所绘示的集成电感结构俯视图。

图4为沿着图2切线II-II’所绘示的集成电感结构剖面示意图。

图5绘示的是操作时本发明集成电感结构阱防护层的剖面示意图。

图6至图12以剖面图例示本发明集成电感结构的阱防护层的其它可能态样。

附图标记说明

1 集成电感结构 1a 集成电感结构

10 半导体基底 11 电感金属层

12～16 介电层 20 阱防护层

20a～20g 阱防护层 22a、22b 小区块N型离子阱

24 小区块P^-区域 26 P⁺拾取环

26a 缺口 28 N型深离子阱

30 保护环 40 金属拾取环

44 P/N结区 46 N⁺掺杂区

60 P型阱 62 N⁺区域

64 P⁺区域 70 N型阱

124 P型阱 200 三重阱结构

210 深N型阱 22a’、22b’ 小区块P型离子阱

26’ N⁺拾取环 46’P⁺掺杂区

124’N型阱

具体实施方式

请参阅图1及图2，其中图1为依据本发明优选实施例所绘示的集成电感结构俯视图，图2为沿着图1切线I-I’所绘示的集成电感结构剖面示意图。

如图1及图2所示，根据本发明优选实施例，集成电感结构1包括半导体基底10，例如，P型硅基底，以及设于半导体基底10上方的电感金属层(inductor metal coil layer)11。多层介电层12～15，设于半导体基底10与电感金属层11之间，用来电性隔离半导体基底10与电感金属层11。介电层12～15可以包含但不限于氮化硅、二氧化硅、硼硅玻璃、硼磷硅玻璃以及低介电常数材料。

于电感金属层11正下方的半导体基底10中，设有阱防护层20。根据本发明优选实施例，阱防护层20包括多个小区块N型离子阱22a、22b以及多个小区块P^-区域24，彼此相间重复排列组合，而呈现特殊的棋盘状布局(见图1)，其中，多个小区块N型离子阱22a、22b通过扩散而互相电性连接在一起。

根据本发明优选实施例，小区块N型离子阱22a设于阱防护层20的外围，小区块N型离子阱22b则位于阱防护层20的内侧，被外围的小区块N型离子阱22a所环绕住。小区块P^-区域24的掺杂浓度与半导体基底10的掺杂浓度相同，然而，在其它实施例中，小区块P^-区域24的掺杂浓度亦可以高于半导体基底10的掺杂浓度，意即，另外在小区块P^-区域24注入P型掺杂剂，形成浅P型阱。

本发明的第一个主要技术特征在于阱防护层20的多个小区块N型离子阱22a、22b以及多个小区块P^-区域24呈现特殊的棋盘状(chessboard-like)或网状(mesh-like)布局。呈棋盘状布局的小区块N型离子阱22a、22b以及小区块P^-区域24在电磁涡流(eddy current)可能发生的路径上能够产生有效的阻绝效果，将电磁涡流的影响减到最小。

本发明阱防护层20的多个小区块N型离子阱22a、22b以及多个小区块P^-区域24所构成的棋盘状布局，能够有效阻隔浅层的电磁涡流，若要阻隔形成在半导体基底10中的更深层电磁涡流，根据本发明优选实施例，可以另外在各个小区块N型离子阱22a以及各个小区块N型离子阱22b下方设置N型深离子阱28。

此外，在半导体基底10中，设置有环绕着阱防护层20的P⁺拾取环(pickupring)26，其中，使P⁺拾取环26接地。接地的P⁺拾取环26其功能在于吸收无源元件本身产生的高频信号噪声，同时，在操作时，可以引导出形成在半导体基底10中的电磁涡流。

在P⁺拾取环26的正上方则设有保护环(guard ring)30，其由多层金属层及插塞所构成，例如图2中的金属层M₁～M₄及插塞V₀～V₃，其中，多层金属层M₁～M₄及插塞V₀～V₃，可以包括铝、铜、钨、钛、钽、银、金等金属材料，分别形成在介电层12～16中。保护环30设有缺口26a，提供电感金属层11与外部电路相连的路径。

请参阅图3至图5，其中图3为依据本发明另一优选实施例所绘示的集成电感结构俯视图，图4为沿着图2切线II-II’所绘示的集成电感结构剖面示意图，图5绘示的是本发明集成电感结构在操作时的阱防护层的剖面示意图，其中，相同的元件及区域仍沿用相同的符号来表示。

如图3及图4所示，集成电感结构1a包括半导体基底10，例如，P型硅基底，以及设于半导体基底10上方的电感金属层11。多层介电层12～15，设于半导体基底10与电感金属层11之间，用来电性隔离半导体基底10与电感金属层11。

同样的，于电感金属层11正下方的半导体基底10中，设有阱防护层20。阱防护层20包括多个小区块N型离子阱22a、22b以及多个小区块P^-区域24，彼此相间重复排列组合，而呈现棋盘状布局。在半导体基底10中，设置有环绕着阱防护层20的P⁺拾取环26。在P⁺拾取环26的正上方则设有保护环30，其由多层金属层及插塞所构成。

图3及图4所示的集成电感结构1a与图1及图2所示的集成电感结构1之间的差异在于，将阱防护层20的外围小区块N型离子阱22a以一金属拾取环40引出，此为第二重拾取环，其中，金属拾取环接至V_DD电压。优选地，如图3所示，在小区块N型离子阱22a内另设有N⁺掺杂区46，并透过一接触插塞52，使小区块N型离子阱22a与金属拾取环40电连接。

根据本发明，金属拾取环40具有两个功能，第一，金属拾取环40可以给予小区块N型离子阱22a及22b正偏压(正偏压是指相对于半导体基底10而言)，在阱防护层20内产生P/N结区44，如图5所示，形成耗尽电容，如此可减少无源元件对半导体基底10的寄生电容，并降低位移电流；第二，金属拾取环40可以吸收无源元件本身产生的高频信号噪声，同时引出阱防护层20内部少量的电磁涡流。

根据本发明另一优选实施例，小区块N型离子阱22a设于阱防护层20的外围，小区块N型离子阱22b则位于阱防护层20的内侧，被外围的小区块N型离子阱22a所环绕住。根据本发明优选实施例，阱防护层20的小区块N型离子阱22a与金属拾取环40不会与电感金属层11互相重叠，而仅有阱防护层20的小区块N型离子阱22b与电感金属层11互相重叠。

换言之，本发明的技术特征除了阱防护层20具有特殊的棋盘状(chessboard-like)或网状(mesh-like)布局之外，另一技术特征在于，阱防护层20的小区块N型离子阱22a与金属拾取环40刻意不设置在电感金属层11的正下方，因此，外围的小区块N型离子阱22a与金属拾取环40实质上是与电感金属层11错开的。如此则可能透过金属拾取环40所造成的电磁涡流效应可降至最低。

请参阅图6至图12，其绘示的是本发明集成电感结构的阱防护层的其它可能态样。需注意的是，为简化说明，图6至图12仅绘示出阱防护层的剖面结构，集成电感结构的其它部位，例如电感金属层保护环及介电层等，则予以省略。

图6中所绘示的阱防护层20a与图5中所绘示的阱防护层20之间的差异仅在于图6中所绘示的阱防护层20a省略N型深离子阱28，其余构造则是与图5中所绘示的阱防护层20相同。阱防护层20a同样具有呈棋盘状布局的多个小区块N型离子阱22a、22b以及多个小区块P^-区域24。

图7中所绘示的阱防护层20b与图6中所绘示的阱防护层20a之间的差异在于将图6的阱防护层20的多个小区块P^-区域24以多个P型阱124取代的。P型阱124的掺杂浓度较小区块P^-区域24高。P⁺拾取环26亦形成在P型阱124中。在图7中，阱防护层20b的多个小区块N型离子阱22a、22b以及多个P型阱124呈棋盘状布局。

图8中所绘示的阱防护层20c与图7中所绘示的阱防护层20b之间的差异在于增加N型深离子阱28，使N⁺掺杂区46、小区块N型离子阱22a及N型深离子阱28以及N⁺掺杂区46、小区块N型离子阱22b及N型深离子阱28均分别构成三重阱(triple well)结构200。阱防护层20c的三重阱结构200与多个P型阱124呈棋盘状布局。

图9中所绘示的阱防护层20d与图7中所绘示的阱防护层20b之间的差异在于电性上相反，并且增加深N型阱210。在图9中，阱防护层20d由呈棋盘状布局的多个小区块P型离子阱22a’、22b’以及多个N型阱124’所构成。在每一个小区块P型离子阱22a’、22b’中形成有P⁺掺杂区46’。在半导体基底10中，设置有环绕着阱防护层20d的N⁺拾取环26’，且N⁺拾取环26’形成在N型阱中。阱防护层20d形成在深N型阱210中。

如图10所示，阱防护层20e包括多个N⁺区域62以及多个P⁺区域64，彼此相间重复排列组合，而呈现网状或棋盘状布局，其中，多个N⁺区域62以及多个P⁺区域64形成在半导体基底10，例如P型硅基底，的P型阱60中。N⁺区域62与P⁺区域64并不相连，这是为了要让PN界面在反向偏压时，能够产生比较大的耗尽电容。以图10中的结构为例，利用的PN界面是N⁺/Pwell界面，P⁺区域64是拿来当电位拾取(pickup)，可以把Pwelll电位引出来。

如图11所示，阱防护层20f包括多个N⁺区域62以及多个P⁺区域64，彼此相间重复排列组合，而呈现网状或棋盘状布局，其中，多个N⁺区域62以及多个P⁺区域64形成在半导体基底10，例如P型硅基底，的N型阱70中。同样的，N⁺区域62与P⁺区域64并不相连，让PN界面在反向偏压时，能够产生比较大的耗尽电容。

如图12所示，阱防护层20g包括多个N⁺区域62以及多个P⁺区域64，彼此相间重复排列组合，而呈现网状或棋盘状布局，其中，多个N⁺区域62以及多个P⁺区域64直接形成在半导体基底10中。

综合以上说明可知，本发明呈棋盘状布局的阱防护层20、20a～20g能够有效的降低集成电感本身的基底损耗，包括位移电流以及电磁涡流，因此相较于先前技术，本发明的集成电感结构能够具有较高的品质因数以及自振频率。

本发明提出创新的棋盘状或网状阱防护层结构并以深N型阱28来增加阱防护层的深度，以阻隔更深层的电磁涡流的形成。此外，本发明由于是采棋盘状或网状布局的阱防护层，因此能阻断所有电磁涡流可能发生的路径，阻绝效果更彻底。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种集成电感结构，包括：

半导体基底；

电感金属层，设于该半导体基底上；

至少一介电层，介于该半导体基底与该电感金属层之间；以及

阱防护层，设于该电感金属层正下方的该半导体基底中，该阱防护层包括呈棋盘状排列的多个N型掺杂区域以及多个P型掺杂区域。

2.如权利要求1所述的集成电感结构，另包含P型拾取环，设于该半导体基底中，并环绕该阱防护层。

3.如权利要求2所述的集成电感结构，其中该P型拾取环接地。

4.如权利要求1所述的集成电感结构，其中该多个外圈N型掺杂区域电连接至金属拾取环。

5.如权利要求4所述的集成电感结构，其中该金属拾取环接至V_DD电压。

6.如权利要求1所述的集成电感结构，其中该多个N型掺杂区域通过扩散而互相电性连接在一起。

7.如权利要求1所述的集成电感结构，其中该半导体基底为P型硅基底。

8.一种集成电感结构，包括：

半导体基底；

电感金属层，设于该半导体基底上；

阱防护层，设于该电感金属层正下方的该半导体基底中，该阱防护层包括多个N型阱以及多个P型阱，其中该N型阱由深N型阱以及形成在该深N型阱内的N^-阱所构成。

9.如权利要求8所述的集成电感结构，其中该多个N型阱以及该多个P型阱呈棋盘状排列。

10.如权利要求8所述的集成电感结构，其中该多个N型阱彼此互相电连接。

11.如权利要求8所述的集成电感结构，其中该多个N型阱连接至相对于该半导体基底为正的偏压。

12.如权利要求8所述的集成电感结构，其中该多个N型阱包括多个外圈N型阱，其与该电感金属层不重叠。

13.如权利要求8所述的集成电感结构，其中该多个N型阱通过扩散而互相电性连接在一起。

14.如权利要求8所述的集成电感结构，其中该N型阱另包括N⁺掺杂区，形成在该N^-阱内。