CN103779429B - 高压二极管 - Google Patents
高压二极管 Download PDFInfo
- Publication number
- CN103779429B CN103779429B CN201310470104.4A CN201310470104A CN103779429B CN 103779429 B CN103779429 B CN 103779429B CN 201310470104 A CN201310470104 A CN 201310470104A CN 103779429 B CN103779429 B CN 103779429B
- Authority
- CN
- China
- Prior art keywords
- region
- terminal
- contact area
- terminal contact
- well region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 130
- 238000002955 isolation Methods 0.000 claims abstract description 71
- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 106
- 238000000034 method Methods 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 8
- 230000002708 enhancing effect Effects 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 238000002347 injection Methods 0.000 description 64
- 239000007924 injection Substances 0.000 description 64
- 239000010410 layer Substances 0.000 description 63
- 239000012535 impurity Substances 0.000 description 21
- 230000008901 benefit Effects 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000010276 construction Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000004941 influx Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
提供了一种槽隔离的RESURF二极管结构(100),其包括衬底(150),其中在衬底中,形成了通过浅槽隔离区域(114、115)彼此分离开的阳极接触区域(130、132)和阴极接触区域(131),连同非均匀的阴极区域(104)和外围阳极区域(106、107),其定义了位于阳极接触区域(130、132)下面的垂直和水平p‑n结,包括被重掺杂阳极端子接触区域遮蔽的水平阴极/阳极结。
Description
技术领域
本发明通常涉及集成电路器件及其制造方法。在一个方面,本发明涉及采用降低表面电场(RESURF)结构的高压二极管器件的制造和使用。
背景技术
高压集成电路应用,例如高压智能功率应用,是用必须能够承受高压(例如,90伏或更高)的集成电路二极管器件构造的。不幸的是,高压二极管通常消耗了大的硅面积,在更先进的技术中这就成为重要的成本因素。此外,当在集成二极管器件时通常在这些器件的导通电阻和击穿电压参数之间作权衡,其中理想地,导通电阻被保持为低而击穿电压被保持在为高。例如,增加了器件的击穿电压的二极管器件的设计通常也不期望地增加了导通电阻。
概述
根据本公开一个方面,提供了一种半导体二极管器件,包括:半导体衬底区域;隔离结构,用于电隔离所述半导体衬底区域;重掺杂第一端子接触区域,其具有第一导电类型,形成于所述半导体衬底区域中;重掺杂第二端子接触区域,其具有第二导电类型,位于所述半导体衬底区域中,与所述重掺杂第一端子接触区域间隔开;第一端子阱区,其具有所述第一导电类型,位于所述半导体衬底区域中并且在所述重掺杂第一端子接触区域的第一部分下面;第二端子阱区,其具有所述第二导电类型,位于所述半导体衬底区域中,包括位于所述重掺杂第二端子接触区域周围的深的部分和从所述深的部分延伸到所述第一端子阱区的浅的部分,其中所述浅的部分的外围部分位于所述重掺杂第一端子接触区域的第二部分下面。
根据本公开另一方面,提供了一种制造半导体器件的方法,以任何顺序包括:在隔离结构中提供第一导电类型的半导体衬底区域,所述隔离结构包括被形成以围绕所述半导体衬底区域的深槽隔离区域、形成于所述半导体衬底区域底部的掩埋绝缘层、以及形成于所述半导体衬底区域的表面上的至少一个第一浅槽隔离区域;在所述半导体衬底区域的第一端子接触区域中形成所述第一导电类型的重掺杂第一端子接触区域;在所述半导体衬底区域的第二端子接触区域中形成与所述第一端子接触区域间隔开的第二导电类型的重掺杂第二端子接触区域;在所述半导体衬底区域中在至少所述第一端子接触区域下面形成所述第一导电类型的第一端子阱区,在最终形成时其与所述第一端子接触区域欧姆接触;以及在所述半导体衬底区域中在至少第二端子接触区域下面形成所述第二导电类型的第二端子阱区,在最终被形成时其与所述第二端子接触区域欧姆接触,其中所述第二端子阱区横向延伸到位于所述半导体衬底区域的所述第一端子接触区域下面并且在最终被形成时与所述第一端子阱区相邻的外围末端部分。
根据本公开再一方面,提供了一种形成高压二极管器件的方法,包括:提供绝缘体上半导体衬底,其包括形成于掩埋绝缘层上并且被深槽隔离区域围绕的半导体衬底层;在所述衬底层上形成浅槽隔离区域以定义通过第一浅槽隔离区域与第二端子接触开口分离开的第一端子接触开口;并且然后,以任何顺序:选择性地在所述衬底层中在所述第一端子接触开口中注入第一导电类型的重掺杂第一端子接触区域;选择性地在所述衬底层中在所述重掺杂第一端子接触区域周围注入第一导电类型的深第一端子阱区;选择性地在所述衬底层中注入第一导电类型的浅第一端子阱区,以使其横向延伸到位于所述第二端子触开口下面的外围末端部分;以及选择性地在所述衬底层中在所述第二端子接触区域下面注入第二导电类型的外围第二端子阱区,被放置为在最终被形成时与所述浅第一端子阱区的所述外围末端部分相邻;并且然后选择性地在所述衬底层中在所述第二端子接触开口中注入第二导电类型的重掺杂第二端子接触区域,以使得其通过所述第一浅槽隔离区域与所述重掺杂第一端子接触区域间隔并分离开。
附图简要描述
当结合附图考虑以下详细说明时,对本发明及其许多的目的、特征以及优点会有更好的理解,在附图中:
图1是根据本发明的选择的实施例的高压二极管器件的部分截面图,该高压二极管具有RESURF阳极结构,其被形成为围绕在阳极接触下面横向延伸的阴极结构,以形成被表面附近的阳极接触遮蔽的阳极-阴极结;
图2示出了根据本发明的选择的实施例的高压二极管器件的平面布局视图;
图3是根据本发明多种实施例的可以被用于形成高压二极管器件的多个制造工艺步骤的图解式截面描述;以及
图4是示出了根据本发明的选择的实施例的制造高压二极管器件的多种方法的简化示意流程图。
应理解,为了说明的简便以及清晰,附图中所示的元件并不必然按比例绘制。例如,一些元件的尺寸相对于其它元件被夸大以助于或改善清晰和理解。此外,当被认为适当时,参考符号在附图中被重复使用以表示相应或类似元件。
具体实施方式
槽隔离的高压二极管结构被描述以用于高压智能功率应用,其中通过周围的深槽隔离结构和掩埋绝缘层将二极管结构与其它电路隔离开,并且二极管结构包括通过浅槽隔离(STI)区域彼此分离开的阳极接触区域和阴极接触区域。阴极区域包括形成于阴极有源区域中的深阴极区域,以及延伸超出在阴极接触和阳极接触之间的STI区域之外的浅阴极区域,以在阳极接触区域下面定义上部的、垂的p-n结和横向的、水平的p-n结。连续的阳极区域围绕阴极区域,外围的p阱阳极区域在阴极区域侧面。阳极区域形成于部分的阳极有源区域中,并且在阳极接触和深槽隔离之间的STI区域下面,以充当连阱(well tie)并作为RESURF层以使阴极区域耗尽。如所形成的,该阳极-阴极结被表面附近的阳极接触遮蔽,以最小化表面电荷对器件性能的影响,并且改进鲁棒性。
在本公开中,针对高压二极管描述了改进的系统、装置及制造方法,其解决了本领域中的多种问题,在参考了在此提供的附图和详细说明书裕度本申请的其余部分之后,传统解决方案和技术的各种限制和缺点对本领域所属技术人员将变得清楚。现在将参照附图详细描述本发明的多种说明性的实施例。虽然在下面的描述中陈述了多种细节,但应理解,本发明可以践行而无需那些具体细节,并且可以对在此描述的很多针对实现方式特定的决定,以实现器件设计者的特定目标,例如符合工艺技术或与设计相关的约束,这些对于不同实现方式可以是不同的。虽然这种开发工作可能是复杂并且费时的,然而受益于本公开,对于本领域普通技术人员来说这是例行任务。例如,参照半导体装置的简化截面图描述了一些选择的方面,而不包括每一器件特征或几何尺寸,目的是为了避免限制本发明或使本发明模糊。这种描述和表示被本领域技术人员用来描述或传达他们工作的实质给其他本领域技术人员。此外,虽然在此描述了特定示例材料,但本领域技术人员将认识到,具有可以替代以相似性能的其它材料而不丧失功能。还应注意,在整个详细说明中,某些材料将被形成和去除以制造半导体结构。在下面没有详细说明用于形成或去除这些材料的具体工艺过程的情况下,应当理解为对本领域所属技术人员来说用于生长、沉积、去除或以其它方式形成适当厚度的层的传统技术。这样的细节是公知的,并且并不认为这样的细节是教导本领域技术人员如何制造或使用本发明所必须的。
图1是根据本发明的选择的实施例的高压二极管器件100的部分截面图,该高压二极管具有被形成为围绕阴极结构104的一个或多个外围阳极结构106、107,该阴极结构104有深的中央区域和在阳极接触130、132下延伸的浅的横向延伸区域,从而阴极结构104的底部和侧面被连续的阳极区域103、106、107围绕,该连续的阳极区域使得阴极结构104完全耗尽,以实现高的击穿电压。虽然用直线和弯曲或角落的区域以简化的形成示出了多个结构、阱、以及层区域,但应理解,不同结构、阱以及层区域的实际廓形并不必然遵照该简化的图示,而是反而取决于所使用的一个或多个具体制造工艺。例如,不同阱区可以具有反映出其形成过程中使用的注入和加热步骤的弯曲的结廓形。此外,所描述的二极管器件结构100由具有P型导电性和N型导电性的不同半导体材料形成。对于P型材料,掺杂浓度从最低的掺杂浓度(P-)、较高的掺杂浓度(P)、甚至更高的掺杂浓度(P+)、以及最高的掺杂浓度(P++)都有所不同。同样的,对于N型材料,掺杂浓度从最低的掺杂浓度(N)、较高的掺杂浓度(N+)、以及最高的掺杂浓度(N++)都有所不同。
所描述的二极管器件100被示出为形成于衬底150上或作为该衬底的一部分,其中该衬底可以被形成为体半导体衬底或其它衬底,其中通过使用外延半导体生长和/或选择性掺杂技术形成一个或多个附加半导体层和/或阱区,如在下面更充分描述的。例如,衬底150可以是绝缘体上半导体(SOI)型衬底,其包括半导体衬底101、掩埋绝缘层102、以及p型半导体衬底层103。衬底101可以被提供作为由具有处于预定掺杂级别(例如,大约2E15cm-3)的第一导电类型杂质的材料形成的操作晶片(handling wafer)层,例如n型衬底层101,然而也可以使用任何期望的掺杂剂类型和/或浓度。在操作晶片101上,可以形成绝缘层102和薄衬底种籽(seed)层(例如,绝缘层102顶部上的1.5μm厚的p型衬底层)以提供用于p型半导体衬底层103的厚外延生长的种籽层,从而形成了初始SOI衬底结构150。替代地,SOI衬底结构150可以通过将供体(donor)晶片接合到操作晶片来形成。利用这种技术,n型半导体衬底101和至少部分的电介质层102被提供作为操作晶片,其被接合或以其它方式附接于供体晶片,该供体晶片包括部分的电介质层102和p型半导体层103,p型半导体层103可以整体或部分地形成为p型外延层。替代地,并根据制造的晶体管的类型,半导体衬底150可以被实施为体硅衬底、单晶硅(掺杂或未掺杂的)、SOI衬底、或任何半导体材料,包括例如,Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其它III/V或II/VI化合物半导体或其任意组合。对于所选择的体硅衬底实施例,可以通过以预定能量以及在衬底150中的深度注入电介质材料(例如,氧化硅)形成掩埋绝缘层102。
在衬底150中,有源二极管区域周围的隔离结构包括图案化的浅槽隔离结构113-116和形成于掩埋绝缘层102上的深槽隔离结构105。如将理解的,可是使用任何期望的技术来蚀刻槽开口,并用一种或多种电介质(和半导体)材料填充槽开口。例如,在二极管器件100中,可以在衬底150中形成深槽隔离结构105以围绕和隔离的不同阱区和有源区域。在选择的实施例中,深槽隔离结构105通过以下形成:使用第一刻蚀掩模来蚀刻穿过下面的绝缘掩埋层102的深槽开口(例如,通过将各向异性刻蚀应用于图案化的槽蚀刻掩模层),用或多个绝缘电介质层填充外围处的深槽开口,用重掺杂的n型多晶(未示出)填充中央处的深槽开口,并然后向下抛光或平坦化填充层到衬底150的表面。以类似的方式,可使用分离的槽掩模和蚀刻工艺,来在衬底150的上部中形成浅槽隔离结构113-116。例如,可以通过将各向异性蚀刻应用于图案化的槽蚀刻掩模层来形成浅槽开口,并然后在浅槽开口中形成一个或多个绝缘电介质层以形成浅槽隔离(STI)结构113-116。STI结构113-116的位置被控制以将STI结构(例如,114和115)放置在阴极141和阳极140和142之间,以使得该STI结构是阴极接触和阳极接触之间的仅有隔离。例如,STI结构113、116可以形成为单一的连续的STI结构,该结构环绕在阳极接触130、132和深槽隔离结构105之间的高压二极管器件100的外围。以类似的方式,STI结构114、115可以形成为单一连续的STI结构,该结构环绕在阴极接触131和阳极接触130、132之间的高压二极管器件100。如下文所描述的,STI结构113-116的位置被控制以将STI结构(例如,114和115)定位为与处于阴极和阳极区域之间的上或垂直的p-n结相邻。
在二极管器件100的有源区域中,具有第一导电类型(例如,p型)的材料形成一个或多个第一半导体层103,其具有预定厚度。例如,第一半导体层(一个或多个)103可以整体或部分地由具有p型掺杂浓度(例如,大约1E14至1E16cm-3,更优选2E15cm-3)的在大约1.5-7微米范围内的厚度的外延的p型层103形成,然而也可以使用其它掺杂剂类型、厚度和/或浓度。在第一半导体层103中,分开地形成了阳极和阴极区域,以限定p型RESURF阳极层和n型浅阴极层之间的p-n结,其中p型RESURF阳极层朝着阴极接触延伸以帮助使阴极区域在反向偏压下耗尽。
在选择的实施例中,阴极区域104被形成为围绕或坐落于一个或多个阴极接触区域131之下,并包括形成于阴极有源区域中(以及附近)的深阴极区域和延伸超出STI区域114、115的浅阴极区域。在选择的注入实施例中,阴极区域104可以利用一系列的n型注入及相关的注入掩模形成,包括第一高能量n阱注入到预定的注入能量和掺杂浓度(例如,5E15至5E17cm-3),以便形成位于衬底150上部中的深阴极区域以围绕或坐落于随后形成的N+阴极接触区域(一个或多个)131之下。高能量n阱注入可以通过使用覆盖或掩蔽除了随后形成的N+阴极接触区域131的全部或一部分之外的注入掩模执行。在一些实施例中,高能量n阱注入可能延伸超过阴极有源区域而进入STI区域114、115的一部分中。通过穿过图案化的(STI)结构114-115注入n型杂质,由此产生的高能量n阱区廓形可以包括位于阴极有源区域之下的廓形隆起,其中注入的杂质有更多的沟道效应。如在此所公开的以及图1中所示出的,可以用注入掩模定位用于形成深阴极区域的高能量n阱注入,以便将深阴极区域设置在阴极接触区域中并邻接部分的STI区域114、115。然而,将理解,可以控制注入掩模和能量以使得深阴极区域只被放置在阴极接触区域的中央,而不延伸到相邻的STI区域114和115。在这些实施例中,浅阴极区域仍然围绕并接触深阴极区域。
此外,可以应用一个或多个附加n型注入以进一步限定形成阴极区域104,包括使用第二注入掩模将具有第二导电类型杂质的材料注入衬底150的预定上部区域来注入浅阴极区域(例如,具有5E16cm-3的峰值掺杂浓度的浅n型区域),以便延伸超出图案化的(STI)结构114-115到部分阳极接触区域130、132之下的区域。为了控制浅阴极区域的横向范围,第二注入掩模可以覆盖或掩蔽位于随后形成的P+阳极接触区域(一个或多个)130、132和深槽隔离结构105之间的至少部分衬底区域。替代地,在其中先前形成了具有较高掺杂浓度的p型阳极注入的实施例中,该第二注入掩模可以使该衬底区域暴露。如果需要的话,第二注入掩模可以覆盖或掩蔽执行高能量n阱注入被执行的区域。在另一个实施例中,第二注入掩模可以暴露接收高能量n阱注入的区域。如在此所公开的,用于形成浅阴极区域的低能量n阱注入可以用注入掩模定位,以便使得浅阴极区域跨除了接收高能量n阱注入的区域以外的整个区域设置。在这种情况下,用于形成阳极RESURF区域的p型阱注入必须比低能量n阱注入重。在其它实施例中,低能量n阱注入被跨整个二极管结构设置,在这种情况下,用于形成阳极RESURF区域的p型阱注入必须比低能量n阱注入重,并通过两个n阱注入,即,高能量n阱注入和低能量n阱注入,来形成深阴极区域。在其它实施例中,低能量n阱注入被设置在除了接收高能量n阱注入的区域以外的阴极区域中。在另一些实施例中,低能量n阱注入被设置在整个阴极区域中,包括深阴极区域。
虽然其如此形成,但是选择和控制这一系列的n型注入的掺杂浓度、注入能量、以及结深度,以形成阴极区域104,以使得深阴极区域包含阴极接触区域131或位于阴极接触区域131之下,并使得浅阴极区域延伸过STI区域114、115,导致在浅延伸区域104的侧面或外围处和在阳极接触区域130、132之下的横向的或水平的p-n结。使用另一注入掩模和注入工艺来在衬底150的预定上部区域中在具有第二导电类型杂质的材料的阴极区域104中形成阴极接触区域131(例如,N++源极/漏极区域)。
与每个阴极区域104相邻,形成阳极区域,以包括一个或多个阳极接触区域130、132和具有第一导电类型(例如,p型)的外围阳极区域(一个或多个)106、107。每个外围阳极区域106、107可以利用一序列的p型注入和相关的注入掩模形成,包括到预定注入能量和掺杂浓度(例如,1E16至1E19cm-3)的第一p阱注入,以便位于相邻于深槽隔离结构105的衬底150的上外围部分中,以接触随后形成的P+阳极接触区域130、132。可以通过使用覆盖或掩蔽除了随后形成的P+阳极接触区域130、132的部分和与深槽隔离结构105相邻的区域以外的衬底150的注入掩模进行P阱注入。以这种方式,p阱注入形成了p型连阱,并且起到RESURF层的作用以协助使阴极区域104完全耗尽。此外,可以应用一个或多个附加p型注入,以进一步限定每个外围阳极区域106、107,包括使用第二注入掩模来在衬底150的预定上部区域中注入具有第一导电类型杂质的材料来注入形成阳极接触区域130、132(例如,P++源/漏区域)。此外,阳极接触区域可以通过使用第二注入掩模在衬底150的预定上部区域中注入具有第一导电类型的高剂量杂质而被注入形成(例如,P++LDD区域)。虽然其如此形成,但是可以选择和控制这一系列的p型注入的掺杂浓度、注入能量、以及结深度以形成外围阳极区域106、107到预定深度和浓度(例如,2.2μm深,大约1E18cm-3的峰值浓度),以使得它们包含在浅阴极层之上延伸的阳极接触区域130、132。阳极接触130、132和深槽隔离结构105之间的掺杂的p型区域定义了阳极/阴极结,其具有上部的、垂直的p-n结和在阳极接触区域130、132之下的横向的、水平的p-n结。以这种方式,整个阴极区域104被连续的阳极区域103、106、107所围绕。
虽然可以通过使用光致抗蚀剂注入掩模来选择性地扩散或注入适当杂质而形成阳极和阴极接触区域130-132,然而应理解,也可以使用其它掩模或选择性扩散或注入技术来将这些区域都重掺杂以允许良好的欧姆接触,并因此其可以被称为欧姆区域,可以在其上形成金属接触(未示出)。在后端处理期间,分别形成一个或多个阳极金属化层140、142和阴极金属化层(一个或多个)141以连接阳极和阴极。
对于二极管器件100的配置,STI区域114、115提供了阴极接触131和阳极接触130、132之间的仅有的隔离。通过外围阳极区域106、107促进了RESURF动作,其中该外围阳极区域是通过到阳极有源区域和与深槽105相邻的区域中的一个或多个p型注入形成。以这种方式,水平的和垂直的阳极-阴极结被衬底表面附近的阳极接触130、132遮蔽,以最小化表面带电对器件性能的影响,并改善器件的鲁棒性。此外,利用到中央阴极区域中的高能量n阱注入形成深阴极区域有助于维持垂直场,而横向延伸到外围阳极区域的浅阴极区域的形成有助于维持较大的横向场。通过这样形成被连续的阳极区域103、106、107所围绕的阴极区域104来形成大的p-n结,外围阳极区域106、107使阴极区域104耗尽以帮助均匀地将电位在结上分布,从而增加了击穿电压。
如在此所描述的,所公开的二极管结构使用外围阳极区域围绕和遮蔽具有深阴极部分和浅阴极延伸部分的阴极区域,并且通过只用浅槽隔离区域分离阳极和阴极接触以高效率和紧凑的布局来实现。通过相对于彼此对称地放置阴极和阳极区域可以获得其它布局效率。为了说明具有这种对称排列的选择的实施例,现在参照图2,图2示出了根据所选择的实施例的高压二极管器件的平面布局视图200。在所描述的平面布局视图200中,图案化的STI区域的相对位置被示出为具有沿着横轴示出的STI部分213-216,以给多种器件区域的定位提供参照点,但是应理解,每个图案化的STI区域可以形成为单一的连续的STI结构,其在与STI部分213-216对应的位置中环绕高压二极管器件100。
如平面布局视图200中所示出的,高压二极管器件包括有源区域,该有源区域具有绕中央线性阴极接触区域208对称设置的阳极接触区域204。如所示出的,线性阴极接触区域208被设置在阳极接触区域204的椭圆开口中,以便通过STI区域214、215分离开,但是也可以使用其它的相对位置和形状。此外,平面布局视图200示出了形成于二极管器件外围以围绕和隔离阳极接触区域和阴极接触区域204、208的外部深槽区域202。在所描述的示例中,利用覆盖有源区域和STI区域213-216的掩模形成深槽区域202。与阳极接触区域204重叠地,对称设置p-阱区206以形成从深槽区域202向阴极接触区域208中途延伸的外围阳极区域。在所描述的示例中,p阱区206可以利用椭圆形的掩模形成,该掩模覆盖阴极接触区域208和相邻STI区域214、215,连同一部分阳极接触区域204。
平面布局视图200还示出了高能量n阱区210,其被对称设置以形成与阴极接触区域208重叠的深阴极区域。在一些实施例中,高能量n阱区210向阳极接触区域204中途地延伸。在所描述的示例中,高能量区域210可以利用具有暴露阴极接触区域208和一部分相邻STI区域214、215的椭圆形开口的掩模形成。此外,平面布局视图200示出了绕深阴极区域210对称设置的浅阴极区域212,以形成从深阴极区域210延伸到深槽区域202的阴极延伸区域。在所描述的示例中,浅阴极区域212可以利用覆盖阴极接触区域208和一部分相邻的STI区域214、215椭圆形的掩模形成,从而n型注入形成浅阴极区域212并反掺杂任何先前形成的阳极区域206,但不能充分地改变先前形成的阳极区域206的导电类型。对于这样的结构,整个阴极在底部和侧面(以及外围部分的顶部)被周围的p型阳极和衬底区域围绕,这有助于将电位均匀地跨大的距离分布,从而导致高的击穿电压(例如,50V以上)。
对于图2中所示出的布局,使用一个或多个跑道形的注入掩模来形成阳极有源区域204。此外,当形成外围阳极区域206时,可以与p阱注入一起使用第一椭圆形的注入掩模,当形成浅阴极区域212时,可以与低能量n阱注入一起使用第二椭圆形的注入掩模,以及第三椭圆形的注入掩模可以与PSD/PLDD注入一起使用以形成阳极接触区域204。然而,应理解,其它终止结构也可以实现高的击穿性能。例如,阳极有源区域可以具有与阴极有源区域平行的线性形状,然而,注入掩模仍然保持椭圆形。在其它实施例中,线性有源区域可以利用具有直角的、或圆角的、或修剃的角落的矩形或环形的注入掩模来形成。
用于制造高压二极管的制造过程可以包括在制造半导体封装的环境下常见的其它步骤。例如,图3示出了可以被用于形成高压二极管器件的多个制造工艺步骤300a-e的示意性截面图示。如截面图300a所示的,提供SOI衬底305,其包括n型衬底或操作晶片301、掩埋绝缘层或氧化物层302、以及隔离的有源p型区域303。该隔离的有源p型区域303形成于绝缘掩埋层或氧化物层302上,在侧面上被深槽隔离结构304围绕、并且被浅槽隔离结构313-316覆盖,其中该浅槽隔离结构313-316被图案化以定义阳极317和阴极318接触区域。在衬底305上,第一图案化的注入掩模310被定义以在p阱注入期间保护阴极有源区域、STI结构314和315、以及部分阳极有源区域317,其中该p阱注入穿过未被掩蔽的STI结构313、316和阳极接触区域317的其它部分,以在至少部分的阳极有源区域和与深槽隔离结构304相邻的区域中形成外围阳极区域311、312。注入的外围p型区域311、312和内部STI结构314、315之间的距离定义了用于从阴极接触到外围p型区域311、312的二极管器件距离的第一横向设计参数(DPW-STI)。
如截面图300b中所示的,第二图案化的注入掩模320被定义以在高能量n阱注入期间保护外围阳极区域311、312和阴极区域的外部部分,所述高能量n阱注入穿过未被掩蔽的STI结构314、315以在阴极有源区域中形成深阴极区域321,以便仅向外围阳极区域311、312中途地延伸(延伸一定距离)。在其它实施例中,高能量n阱注入只被设置在阴极有源区域内。在阴极区域中,注入的高能量n阱区域321延伸到p型区域303中至可控制距离,该距离有助于维持二极管器件处的垂直电场。通过穿过图案化的(STI)结构314、315注入n型杂质,所得到的深阴极区域321的廓形可以包括廓形隆起,并且在阴极接触区域318之下没有任何先前的反掺杂的情况下,注入的深阴极区域321包括在随后形成的N+阴极接触区域周围的衬底305中的上部部分。
如截面图300c所示出的,第三图案化的注入掩模330被定义为在低能量n阱注入期间至少暴露阴极区域的外部部分,所述低能量n阱注入穿过未被掩蔽的STI结构313-316以在阴极区域中形成浅阴极区域331、332。在选择的实施例中,浅n阱从深阴极区域321延伸到深槽隔离304。在其它实施例中,浅n型注入可以被设置在整个二极管区域中。在阴极区域中,注入的浅阴极区域331、332横向延伸到有助于维持二极管器件处高横向场的可控制距离。就外围阳极区域311、312先前被注入的方面,用于浅阴极区域331、332的杂质浓度和能量被控制为使得低能量n阱注入不反掺杂阳极区域311和312或对阳极区域311和312是压倒性的。形成浅阴极区域331、332的注入可以被设置在整个阴极区域(包括深阴极区域,以及整个阳极区域)中,或者,可以被设置在除了深阴极区域的整个阴极区域(以及整个阳极区域)中。在第一种情况下,用于形成浅阴极区域331、332的注入与用于形成深阴极区域321的注入重叠。在第二种情况下,用于形成浅阴极区域331、332的注入与用于形成深阴极区域321的注入相邻。如果这些注入之间的间隙过大,那么阴极区域将是不连续的。此外,通常在两个注入彼此相邻时实现最高击穿电压。因此,用于形成深阴极区域321和用于形成浅的区域331、332的注入之间不应有横向距离。然而,浅阴极区域331、332的形成被控制以帮助定义第二横向设计参数(DC-EXT),其作为阴极接触区域341和浅阴极区域331、332的内部范围之间的横向距离(DC-EXT)。如果与浅n阱注入相比,p阱注入有可比较的或者甚至更低的掺杂浓度,浅注入掩模需要覆盖p型RESURF区域以防止n型杂质到达p型RESURF区域。
如截面图300d所示,第四图案化的注入掩模340被定义用于注入n型阴极接触区域341,同时,保护或掩蔽至少阳极接触区域,如果不保护或掩蔽有源区域的其余部分的话。此外,如截面图300e所示,定义(形成)第五图案化的注入掩模350以用于注入p型阳极接触区域351、352,同时保护或掩蔽至少阴极接触区域,如果不保护或掩蔽有源区域的其余部分的话。在选择的实施例中,阳极接触区域351、352可以由一个或多个p型注入步骤形成,例如重p型源极-漏极注入(P++)和另一个重p型LDD(轻掺杂漏极)注入,该重p型LDD注入被设置在阳极接触区域中以进一步加深形成了阳极阴极结的一部分的上部的、垂直的p-n结。由于浅注入,源自PSD和PLDD注入的杂质未能穿过未图案化的STI。例如,通过使用第五注入掩模350来利用一个或多个注入步骤注入具有第一导电性类型杂质的材料(例如,P++源极/漏极和PLDD注入)到其中先前形成了相反导电类型的浅阴极区域331、332的阳极接触区域中,阳极接触区域的n型上部区域可以被转换成p型表面层。以这种方式,整个阴极区域350、321、331、332被连续的阳极区域303、311、312、351、352围绕,但是应理解,图3只示出了可以用于建造高压二极管的工艺步骤的示例工序,从而注入步骤可以以任何所需顺序执行。
如将理解的,二极管器件的第一设计参数(DPW-STI)有效地定义了阳极接触区域351、352的p型上表面部分的长度,该长度可以被控制来增加击穿电压性能,而设计参数DPW-STI的间隔距离过大(例如,大于1.5μm)或间隔距离过小(例如,小于0.1μm)将降低击穿电压。用于将击穿电压增加到大于最小阈值(例如,50V)的另一个设计参数是将深槽隔离结构304的厚度增加到大于最小厚度(例如,1.5μm)。
图4描述了示出了一种制造高压二极管器件的方法400的简化示意流程图。在描述制造方法400过程中,不同的参考符号、掺杂类型和浓度通过可以形成的不同区域的示例提供,但这仅仅旨在便于理解多种示例实施例,而不是限定。一旦制造方法开始(步骤402),在步骤404提供半导体衬底,该衬底具有被深槽隔离区域围绕并且被图案化的浅槽隔离结构(一个或多个)覆盖的第一半导体区域。该第一半导体区域可以是具有特定掺杂浓度(例如,大约2E15cm-3)的p型区域。除非另有指示出,否则后续步骤可以以任何期望的顺序提供。
在第一半导体区域中,一个或多个RESURF层和阱区可以被形成以定义阳极区域和阴极区域。从步骤406开始,可以通过注入上部p阱来形成第一外围阳极区域,以从期望的的阳极接触区域延伸到深隔离槽。在一示例实施例中,利用p型阱注入以特定掺杂浓度(例如,1E16至1E19cm-3)来形成外围阳极区域。p型阳极区域中途在阳极接触区域下面,其中注入掩模防止阳极接触区域的其它部分被注入。
在步骤408,可以注入形成第一n阱区,以形成深阴极区域,该深阴极区域围绕并且在期望的阴极接触区域之下延伸预定深度,并且其在STI区域下面延伸一定距离。在一些实施例中,深阴极区域可以仅形成于阴极有源区域中。在一示例实施例中,通过使用注入掩模以特定掺杂浓度(例如,5E15至5E17cm-3)的n型杂质的高能量注入形成深n阱阴极区域,以定义位于STI区域下面的外围沿,以及以其它方式防止n型杂质到达衬底。
在步骤410,第二n-阱区可以被注入以形成从深n阱阴极区域横向延伸到深槽隔离或p阱/阳极区域浅阴极区域,以定义上部的、垂直的p-n结和位于阳极接触区域之下的横向的、水平的p-n结。在一个示例实施例中,以特定掺杂浓度(例如,5E15至5E17cm-3)的n型杂质的低能量注入形成浅阴极区域,以便延伸超出阳极和阴极接触之间的STI区域以增加击穿电压。在选择的实施例中,n型杂质的注入被掩蔽以防止n型杂质到达n阱阴极区域。在另外的实施例中,n型杂质可以被注入到整个二极管结构或整个阴极区域中,包括深的n阱阴极区域。
在步骤412,使用注入掩模来形成与衬底上表面邻近的阴极接触区域,例如通过以预定掺杂浓度(例如,N++)注入第二导电类型(例如,N型)的杂质。如所形成的,阴极接触区域被设置为被完全包含在深的n阱阴极区域内或在其之上。在步骤414,使用注入掩模来形成邻近衬底上表面的阳极接触区域,例如通过以预定掺杂浓度(例如,P++)注入第一导电类型(例如,P型)杂质。如所形成的,阳极接触区域被设置在外围阳极区域和浅阴极区域的至少部分上,以定义上部的垂直的p-n结,其具有被阳极接触区域遮蔽的下面的浅阴极区域的外围部分。以这种方式,阳极和阴极接触被设置为使得它们彼此被STI区域间隔并分离开。如所描述的,制造方法400结束于步骤416。
至此应理解,在此提供了半导体二极管器件及其制造方法。所公开的二极管器件包括第一导电类型(例如,p型)的半导体衬底区域和用于电隔离所述半导体衬底区域的隔离结构,其中所述隔离结构包括被形成以围绕所述半导体衬底区域的深槽隔离区域、形成于所述半导体衬底区域底部处的掩埋绝缘层、以及形成于所述半导体衬底区域表面上的至少第一浅槽隔离区域。在所述半导体衬底区域中,形成了第一导电类型(例如,p型)的重掺杂第一端子接触区域和与所述重掺杂第一端子接触区域间隔开的第二导电类型(例如,n型)的重掺杂第二端子接触区域。第一导电类型的第一端子阱区形成于所述半导体衬底区域中并且位于所述重掺杂第一端子接触区域的第一部分下面。此外,第二导电类型的第二端子阱区形成于所述半导体衬底区域中,其可以包括位于所述重掺杂第二端子接触区域周围的深的部分和从所述深的部分延伸到所述第一端子阱区的浅的部分,其中所述浅的部分的外围部分形成于所述重掺杂第一端子接触区域的第二部分下面,从而所述浅的第二端子阱区延伸至位于所述重掺杂第一端子接触区域的一部分下面。在选择的实施例中,所述第一端子阱区和所述第二端子阱区的浅的部分形成位于所述重掺杂第一端子接触区域下面的横向的、水平的p-n结。此外,所述第二端子阱区的所述外围部分和所述重掺杂第一端子接触区域可以形成与所述浅槽隔离区域相邻的上部的、垂直的p-n结,其被所述重掺杂第一端子接触区域遮蔽。在选择的实施例中,第一浅槽隔离区域是所述重掺杂第一端子接触区域和第二端子接触区域之间的仅有隔离,从而使得第一端子阱区通过横向间隔尺寸与所述第一浅槽隔离区域分离开,该横向间隔尺寸被控制以最大化所述半导体二极管器件的击穿电压。此外,第一端子阱区的浅的部分可以通过被控制以最大化所述半导体二极管器件的击穿电压的横向间隔尺寸与所述重掺杂第二端子接触区域分离开。在选择的实施例中,所述重掺杂第一端子接触区域、所述第一端子阱区、以及下面的半导体衬底区域围绕所述第二端子阱区的底部和侧面。如所公开的,以所述第一导电类型材料形成的区域可以形成阳极端子(或者,替代地,阴极端子),而以所述第二导电类型材料形成的区域可以形成阴极端子(或者,替代地,阳极端子)。
在另一种形式中,提供了一种制造半导体器件的方法。在所公开的方法中,第一导电类型的半导体衬底区域形成于隔离结构内,其中该隔离结构包括被形成以围绕所述半导体衬底区域的深槽隔离区域、形成于所述半导体衬底区域底部处的掩埋绝缘层、以及形成于所述半导体衬底区域表面上的至少第一浅槽隔离区域。在所述半导体衬底区域中,所述第一导电类型的重掺杂第一端子接触区域形成于所述第一端子接触区域中。此外,所述第一导电类型的第一端子阱区形成于至少位于第一端子接触区域下面的所述半导体衬底区域中,在最终被形成时,其与所述第一端子接触区域欧姆接触。此外,在第二端子接触区域中形成第二导电类型的重掺杂第二端子接触区域,与所述重掺杂第一端子接触区域间隔开。此外,所述第二导电类型的第二端子阱区形成于至少位于第二端子接触区域下面的所述半导体衬底区域中,在最终形成时,其与所述第二端子接触区域欧姆接触,其中所述第二端子阱区横向延伸到外围末端部分,外围末端部分位于所述半导体衬底区域的所述第一端子接触区域下面并且在最终形成时与所述第一端子阱区相邻。在选择的实施例中,通过在所述半导体衬底区域中注入形成所述第二导电类型的深端子阱区和浅端子阱区形成所述第二端子阱区,其中所述浅端子阱区围绕所述重掺杂第二端子接触区域或座落于所述重掺杂第二端子接触区域下面,以及所述浅端子阱区从所述深第二端子阱区横向延伸到位于所述半导体衬底区域的第一端子接触区域下面的外围末端部分。当被注入时,所述浅端子阱区被以被控制以使所述半导体二极管器件的击穿电压最大化的第二横向间隔尺寸与所述重掺杂第二端子接触区域分离开。如所形成的,浅槽隔离区域分离所述重掺杂第二端子接触区域和第一端子接触区域,以使得当用注入掩模注入形成所述第一端子阱区时,所述第一端子阱区通过被控制以使所述半导体二极管器件的击穿电压最大化的第一横向间隔尺寸与所述浅槽隔离区域分离开。虽然不同区域可以以任何所需顺序形成,但形成于所述第一端子阱区和第二端子阱区之间的阴极-阳极结被所述重掺杂第一端子接触区域遮蔽以增强电荷免疫。此外,所述第一端子阱区、所述重掺杂第一端子接触区域、以及下面的半导体衬底区域可以被形成为完全围绕所述第二端子阱区的底部和侧面。在选择的实施例中,分别地,由所述第一导电类型材料形成的区域被形成为n型或替代地p型区域,而由所述第二导电类型材料形成的区域被形成为p型或替代地n型。
在另一种形式中,提供了一种形成高压二极管器件的方法。在所公开的方法中,提供绝缘体上半导体衬底,其包括形成于掩埋绝缘层上并且被深槽隔离区域围绕的半导体衬底层。在所述衬底层上,形成浅槽隔离区域以定义通过第一浅槽隔离区域与第二端子接触开口分离开的第一端子接触开口。下面步骤可以以任何所需顺序应用。在所述第一端子接触开口中,选择性地注入形成第一导电类型的重掺杂第一端子接触区域。此外,第一导电类型的深第一端子阱区被选择性地注入形成在所述重掺杂第一端子接触区域周围的所述衬底层中。此外,所述第一导电类型的浅第一端子阱区被选择性地注入形成在所述衬底层中,以横向延伸到位于所述第二端子触开口下面的外围末端部分。此外,第二导电类型的重掺杂第二端子接触区域被选择性地注入形成在所述第二端子触开口中的所述衬底层中,以通过所述第一浅槽隔离区域与所述第一导电类型的所述重掺杂第一端子接触区域间隔和分离开。此外,第二导电类型的外围第二端子阱区被选择性地注入在位于所述第二端子接触区域下面的所述衬底层中,以被放置为在最终形成时相邻于所述浅第一端子阱区的所述外围末端部分。如所形成的,所述第二导电类型的所述外围第二端子阱区和所述第二导电类型的重掺杂第二端子接触区域在衬底层中形成了p型RESURF层,其相邻于所述第一导电类型的形成了n型RESURF层的浅第一端子阱区。此外,所述第二导电类型的所述外围第二端子阱区和所述第二导电类型的重掺杂第二端子接触区域的选择性注入在所述第二端子接触开口下面的衬底层中形成阴极-阳极结,其被所述第二导电类型的所述重掺杂第二端子接触区域遮蔽以增强电荷免疫。在选择的实施例中,所述重掺杂第一端子接触区域、深第一端子阱区、以及浅第一端子阱区被形成为n型区域,所述外围第二端子阱区和重掺杂第二端子接触区域被被形成为p型区域。在其它实施例中,所述重掺杂第一端子接触区域、深第一端子阱区、以及浅第一端子阱区被形成为p型区域,所述外围第二端子阱区和重掺杂第二端子接触区域被被形成为n型区域。
虽然在此公开的上述示例实施例针对多种高压二极管器件及其制造方法,但是本发明并不限于这些示例性实施例,其示出说明了本发明的适用于多种多样的制造工艺和/或结构的创造性方面。因此,上述公开的具体实施例仅仅是说明性的,不应该被认为是对本发明的限制,因为本发明可以以对于受益于本发明教导的本领域技术人员来说是显而易见的不同但等效的方式被修改和实践。例如,虽然多个二极管器件被示出为形成于P型衬底层中,但这仅仅是为了便于说明,而不旨在限定,并且本领域所属技术人员将理解,本发明所教之原则适用于任何导电类型的器件。因此,将特定区域标识为N型或P型仅仅是作为举例说明,而非限定,并且相反导电类型区域可以替代以形成相反导电类型的器件。此外,所描述的层的厚度和掺杂浓度可以偏离所公开的范围或值。应理解,某些术语的使用在适当的情况下是可以互换的,从而在此所描述的实施例例如能够在与在此所示出或以其它方式说明的其它取向进行操作。如这里所使用的,术语“耦接”被定义为以电或非电方式的直接或间接连接。因此,前述的说明并不旨在将本发明限定于上面所描述的特定形式,相反,旨在涵盖可以被包含在如所述权利要求所定义的本发明的精神和范围内的替代物、修改以及等价物,从而本领域所属技术人员应该理解,可以做出多种修改、替换和改变而不脱离本发明的最宽范的程度的精神及范围。
上面已经就特定实施例描述的益处、其它优点以及问题的解决方案。然而,益处、优点、问题的解决方案、以及可以引起任何益处、优点或解决方案发生或变得更加显著的要素不应被解释为任何或所有权利要求的关键的、必需的、或实质性的特征或要素。如在此所使用的,术语“包括”或其任何其它变化形式旨在涵盖非排他性的包含,从而包括一系列要素的过程、方法、产品、或装置并不仅仅包括这些要素,而是可以包括其它没有明确列出的或是该过程、方法、产品或装置固有的其它要素。
Claims (20)
1.一种半导体二极管器件,包括:
半导体衬底区域;
隔离结构,用于电隔离所述半导体衬底区域;
重掺杂第一端子接触区域,其具有第一导电类型,形成于所述半导体衬底区域中;
重掺杂第二端子接触区域,其具有第二导电类型,位于所述半导体衬底区域中,与所述重掺杂第一端子接触区域间隔开;
第一端子阱区,其具有所述第一导电类型,位于所述半导体衬底区域中并且在所述重掺杂第一端子接触区域的第一部分下面;
第二端子阱区,其具有所述第二导电类型,位于所述半导体衬底区域中,包括位于所述重掺杂第二端子接触区域周围的深的部分和从所述深的部分延伸到所述第一端子阱区的浅的部分,其中所述浅的部分的外围部分位于所述重掺杂第一端子接触区域的第二部分下面。
2.根据权利要求1所述的半导体二极管器件,其中所述第一导电类型是p型,所述第二导电类型是n型。
3.根据权利要求1所述的半导体二极管器件,其中所述第一端子阱区以及所述第二端子阱区的浅的部分形成位于所述重掺杂第一端子接触区域之下的p-n结。
4.根据权利要求1所述的半导体二极管器件,其中所述第二端子阱区的外围部分和所述重掺杂第一端子接触区域形成被所述重掺杂第一端子接触区域遮蔽的垂直的p-n结。
5.根据权利要求1所述的半导体二极管器件,其中位于所述半导体衬底区域的表面上的浅槽隔离区域是所述重掺杂第一端子接触区域和第二端子接触区域之间的仅有的隔离。
6.根据权利要求1所述的半导体二极管器件,其中所述第一端子阱区被控制以使所述半导体二极管器件的击穿电压最大化的横向间隔尺寸与形成于所述半导体衬底区域的表面上的浅槽隔离区域分离开。
7.根据权利要求1所述的半导体二极管器件,其中所述第二端子阱区的所述浅的部分以被控制以使所述半导体二极管器件的击穿电压最大化的横向间隔尺寸与所述重掺杂第二端子接触区域分离开。
8.根据权利要求1所述的半导体二极管器件,其中所述重掺杂第一端子接触区域、第一端子阱区、以及所述重掺杂第一端子接触区域和所述第一端子阱区下面的半导体衬底区域围绕了所述第二端子阱区的底部和侧面。
9.根据权利要求1所述的半导体二极管器件,其中所述隔离结构包括:被形成为围绕所述半导体衬底区域的深槽隔离区域、形成于所述半导体衬底区域底部的掩埋绝缘层、以及形成于所述半导体衬底区域的表面上的至少第一浅槽隔离区域。
10.一种制造半导体器件的方法,以任何顺序包括:
在隔离结构中提供第一导电类型的半导体衬底区域,所述隔离结构包括被形成以围绕所述半导体衬底区域的深槽隔离区域、形成于所述半导体衬底区域底部的掩埋绝缘层、以及形成于所述半导体衬底区域的表面上的至少一个第一浅槽隔离区域;
在所述半导体衬底区域的第一端子接触区域中形成所述第一导电类型的重掺杂第一端子接触区域;
在所述半导体衬底区域的第二端子接触区域中形成与所述第一端子接触区域间隔开的第二导电类型的重掺杂第二端子接触区域;
在所述半导体衬底区域中在至少所述第一端子接触区域下面形成所述第一导电类型的第一端子阱区,在最终形成时其与所述第一端子接触区域欧姆接触;以及
在所述半导体衬底区域中在至少第二端子接触区域下面形成所述第二导电类型的第二端子阱区,在最终被形成时其与所述第二端子接触区域欧姆接触,其中所述第二端子阱区横向延伸到位于所述半导体衬底区域的所述第一端子接触区域下面并且在最终被形成时与所述第一端子阱区相邻的外围末端部分。
11.根据权利要求10所述的方法,其中形成于所述第一端子阱区和第二端子阱区之间的阴极-阳极结被所述重掺杂第一端子接触区域遮蔽以增强电荷免疫。
12.根据权利要求10所述的方法,其中所述第一端子阱区、所述重掺杂第一端子接触区域、以及所述第一端子阱区和所述重掺杂第一端子接触区域下面的半导体衬底区域完全围绕所述第二端子阱区的底部和侧面。
13.根据权利要求10所述的方法,其中形成所述第二端子阱区包括:
在所述半导体衬底区域中在所述重掺杂第二端子接触区域周围形成第二导电类型的深端子阱区;以及
在所述半导体衬底区域中形成第二导电类型的浅端子阱区,以从所述深端子阱区横向延伸到位于所述半导体衬底区域的所述第一端子接触区域下面的外围末端部分。
14.根据权利要求13所述的方法,其中形成所述浅端子阱区包括:注入所述浅端子阱区以使得所述浅端子阱区以被控制以使所述半导体二极管器件的击穿电压最大化的横向间隔尺寸与所述重掺杂第二端子接触区域分离开。
15.根据权利要求10所述的方法,其中只有浅槽隔离区域将所述第一端子接触区域和第二端子接触区域分离开。
16.根据权利要求15所述的方法,其中形成所述第一端子阱区包括:利用注入掩模对所述第一端子阱区进行注入以使得所述第一端子阱区以被控制以使所述半导体二极管器件的击穿电压最大化的横向间隔尺寸与所述浅槽隔离区域分离开。
17.根据权利要求15所述的方法,其中用第一导电类型的材料形成的区域被形成为p型区域,以及用第二导电类型的材料形成的区域被形成为n型区域。
18.一种形成高压二极管器件的方法,包括:
提供绝缘体上半导体衬底,其包括形成于掩埋绝缘层上并且被深槽隔离区域围绕的半导体衬底层;
在所述衬底层上形成浅槽隔离区域以定义通过第一浅槽隔离区域与第二端子接触开口分离开的第一端子接触开口;并且然后,以任何顺序:
在所述衬底层中在所述第一端子接触开口中注入第一导电类型的重掺杂第一端子接触区域;
在所述衬底层中在所述重掺杂第一端子接触区域周围注入第一导电类型的深第一端子阱区;
在所述衬底层中注入第一导电类型的浅第一端子阱区,以使其横向延伸到位于所述第二端子接触开口下面的外围末端部分;以及
在所述衬底层中在所述第二端子接触区域下面注入第二导电类型的外围第二端子阱区,被放置为在最终被形成时与所述浅第一端子阱区的所述外围末端部分相邻;并且然后
在所述衬底层中在所述第二端子接触开口中注入第二导电类型的重掺杂第二端子接触区域,以使得其通过所述第一浅槽隔离区域与所述重掺杂第一端子接触区域间隔并分离开。
19.根据权利要求18所述的方法,其中所述外围第二端子阱区和重掺杂第二端子接触区域在所述衬底层中形成与所述浅第一端子阱区相邻的RESURF层。
20.根据权利要求18所述的方法,其中注入所述外围第二端子阱区和重掺杂第二端子接触区域包括:在所述衬底层中在所述第二端子接触开口之下形成阴极-阳极结,其被所述重掺杂第二端子接触区域遮蔽以增强电荷免疫。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/656,122 US9040384B2 (en) | 2012-10-19 | 2012-10-19 | High voltage diode |
US13/656,122 | 2012-10-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103779429A CN103779429A (zh) | 2014-05-07 |
CN103779429B true CN103779429B (zh) | 2018-06-22 |
Family
ID=50484605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310470104.4A Active CN103779429B (zh) | 2012-10-19 | 2013-10-10 | 高压二极管 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9040384B2 (zh) |
JP (1) | JP6391136B2 (zh) |
CN (1) | CN103779429B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9093567B2 (en) * | 2013-11-05 | 2015-07-28 | Freescale Semiconductor, Inc. | Diodes with multiple junctions and fabrication methods therefor |
US9646964B2 (en) * | 2015-07-23 | 2017-05-09 | Vanguard International Semiconductor Corporation | Semiconductor device |
CN107919385B (zh) * | 2017-11-06 | 2020-08-11 | 上海华虹宏力半导体制造有限公司 | 高压隔离环及其制造方法 |
US10930747B2 (en) * | 2019-06-04 | 2021-02-23 | Nxp B.V. | Semiconductor device with an encircled electrode |
CN110211957B (zh) * | 2019-06-24 | 2024-06-11 | 南京华瑞微集成电路有限公司 | 一种双管芯器件及其制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6242787B1 (en) * | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
JP3971838B2 (ja) * | 1997-03-11 | 2007-09-05 | ハリス コーポレイション | Mosゲート半導体装置の製造方法 |
CN101911305A (zh) * | 2008-01-09 | 2010-12-08 | 飞兆半导体公司 | 集成低泄漏二极管 |
CN102299168A (zh) * | 2010-06-25 | 2011-12-28 | 三菱电机株式会社 | 功率用半导体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241210A (en) | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
US5294825A (en) | 1987-02-26 | 1994-03-15 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
JP2896141B2 (ja) * | 1987-02-26 | 1999-05-31 | 株式会社東芝 | 高耐圧半導体素子 |
US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
JPH11354631A (ja) | 1998-06-11 | 1999-12-24 | Nec Kansai Ltd | 半導体装置 |
JP2003249644A (ja) * | 2002-02-26 | 2003-09-05 | Nec Kansai Ltd | 横型パワーmos−fet |
JP4974474B2 (ja) * | 2004-06-22 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US7466006B2 (en) | 2005-05-19 | 2008-12-16 | Freescale Semiconductor, Inc. | Structure and method for RESURF diodes with a current diverter |
US7936023B1 (en) | 2006-09-26 | 2011-05-03 | Cypress Semiconductor Corporation | High voltage diode |
JP5409247B2 (ja) | 2009-10-13 | 2014-02-05 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP5460279B2 (ja) | 2009-12-11 | 2014-04-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
2012
- 2012-10-19 US US13/656,122 patent/US9040384B2/en active Active
-
2013
- 2013-09-26 JP JP2013199779A patent/JP6391136B2/ja active Active
- 2013-10-10 CN CN201310470104.4A patent/CN103779429B/zh active Active
-
2015
- 2015-04-27 US US14/697,195 patent/US9466665B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6242787B1 (en) * | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
JP3971838B2 (ja) * | 1997-03-11 | 2007-09-05 | ハリス コーポレイション | Mosゲート半導体装置の製造方法 |
CN101911305A (zh) * | 2008-01-09 | 2010-12-08 | 飞兆半导体公司 | 集成低泄漏二极管 |
CN102299168A (zh) * | 2010-06-25 | 2011-12-28 | 三菱电机株式会社 | 功率用半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20140110815A1 (en) | 2014-04-24 |
JP6391136B2 (ja) | 2018-09-19 |
US9466665B2 (en) | 2016-10-11 |
US20150228713A1 (en) | 2015-08-13 |
CN103779429A (zh) | 2014-05-07 |
JP2014086723A (ja) | 2014-05-12 |
US9040384B2 (en) | 2015-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104518031B (zh) | 具有高可靠性的可合并半导体器件 | |
US8278710B2 (en) | Guard ring integrated LDMOS | |
US6465843B1 (en) | MOS-transistor structure with a trench-gate-electrode and a limited specific turn-on resistance and method for producing an MOS-transistor structure | |
KR100859486B1 (ko) | 고전압용 정전기 방전 보호 소자 및 그 제조 방법 | |
US6211552B1 (en) | Resurf LDMOS device with deep drain region | |
CN104752511B (zh) | 场效应半导体器件及其制造 | |
CN103000665B (zh) | 超级结器件及制造方法 | |
KR100731141B1 (ko) | 반도체소자 및 그의 제조방법 | |
US20200020798A1 (en) | Power mosfet with an integrated pseudo-schottky diode in source contact trench | |
CN103779429B (zh) | 高压二极管 | |
CN102867842B (zh) | 超级结器件及制造方法 | |
US9496333B2 (en) | Resurf high voltage diode | |
CN107527944A (zh) | 沟槽栅功率mosfet及其制造方法 | |
TW201807819A (zh) | 包括設置在基板中的包括閘極電極區的電晶體的半導體結構及其形成方法 | |
CN208127215U (zh) | 包括终止结构的电子设备 | |
JP2019521529A (ja) | パワーデバイス及びその製造方法 | |
US7405128B1 (en) | Dotted channel MOSFET and method | |
CN106169503A (zh) | 具有垂直浮动环的半导体装置及其制造方法 | |
CN104282745B (zh) | 半导体器件以及改善半导体器件的击穿电压的方法 | |
CN104659090B (zh) | Ldmos器件及制造方法 | |
EP3961722A1 (en) | Apparatus for extension of operation voltage | |
KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
CN102130162B (zh) | Ldmos及其制造方法 | |
CN117199141A (zh) | 一种高压jfet器件及形成方法 | |
CN206250203U (zh) | 半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information |
Address after: Texas in the United States Applicant after: NXP America Co Ltd Address before: Texas in the United States Applicant before: Fisical Semiconductor Inc. |
|
CB02 | Change of applicant information | ||
GR01 | Patent grant | ||
GR01 | Patent grant |