CN107919385B - 高压隔离环及其制造方法 - Google Patents

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Abstract

本发明公开了一种高压隔离环，高压隔离环的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离；高压隔离环设置在高压器件之间且位于第一局部场氧化层的底部，包括：第一P型埋层；形成于第一P型埋层顶部的第一P阱，形成于第一P阱的顶部的中间区域的第一N型掺杂区；第一N型掺杂区的宽度小于第一P阱的宽度；通过高压器件的N型外延层对高压隔离环的第一P阱的耗尽实现高压隔离环的耐压，第一N型掺杂区用于增强第一P阱的耗尽，提高高压隔离环的耐压。本发明还公开了一种高压隔离环的制造方法。本发明能提高高压隔离环的耐压能力。

Description

高压隔离环及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种高压隔离环。本发明还涉及一种高压隔离环的制造方法。
背景技术
在半桥驱动电路中，高压电路和低压电路需实现在同一芯片上。通常高压电源需要承受600V以上的耐压。在高压电路和低压电路之间一般采用高压LDMOS进行隔离。在高压电路的不同高压器件之间则需要采用高压隔离环进行隔离，高压电路的不同高压器件之间主要是指高压LDMOS之间或高压LDMOS和其它高压器件之间；也即在高压电路中，高压LDMOS之间需要设置高压隔离环，在高压LDMOS和其它高压器件之间也需要设置高压隔离环。
高压隔离环作为高压电路间的隔离，需要实现耐压600V以上。如图1所示，是现有高压隔离环的剖面结构图；高压隔离环201位于高压器件202和203之间，高压隔离环201包括位于局部场氧化层105a底部的P型埋层102和P阱106。
P型埋层102形成于P型半导体衬底如硅衬底101的表面，在P型半导体衬底101的表面上形成有N型外延层104，P型埋层102还延伸到N型外延层4中，P阱106通过穿过局部场氧化层105a的离子注入形成于N型外延层4中。
图1中显示的高压器件202为高压LDMOS器件，高压LDMOS器件中需要采用到局部场氧化层105，以及需要采用由N+区107组成的源漏区。在这里就不对高压器件202进行详细的描述。
图1中显示的高压器件203则还采用到了N型埋层103以及由N+区107组成的源漏区。在这里就不对高压器件203进行详细的描述。
由图1所示可知，高压隔离环201的600V以上的耐压能力主要是通过N型外延层104对P阱106的耗尽决定的，其中P型埋层102也会耗尽从而也会对耐压产生贡献。所以高压隔离环201的P阱106的宽度和浓度决定了其耐压高低，如P型埋层102和P阱106的开口宽度越小，P型埋层102和P阱106越容易被耗尽，从而高压隔离环201的耐压能力越高；同样P型埋层102和P阱106的掺杂浓度越淡，P阱106越容易被耗尽，从而高压隔离环201的耐压能力越高。
所以，P型埋层102和P阱106的开口要小，浓度要淡，才能使整个高压隔离环201耗尽达到高耐压。
其中P型埋层102由于是在N型外延层104形成之前形成，故P型埋层102的开口和掺杂浓度的调节较容易。而P阱106则需要通过穿过局部场氧化层105a的离子注入形成，故P阱106的工艺参数受限，主要体现为：1)、P阱106开口受工艺限制，P阱106的离子注入需要采用较厚的光刻胶(PR)进行定义，厚PR的关键尺寸(CD)不能做太小，也即对应于P阱106的宽度的缩小受到光刻胶厚度的限制。2)、P阱106的掺杂浓度会影响PLDMOS电性，不能调太淡；也即P阱106通常是和PLDMOS中采用的P阱同时形成，故P阱106的掺杂浓度会受到PLDMOS的电性的限制。
发明内容
本发明所要解决的技术问题是提供一种高压隔离环，能提高耐压能力。为此，本发明还提供一种高压隔离环的制造方法。
为解决上述技术问题，本发明提供的高压隔离环的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离。
在P型半导体衬底表面形成有N型外延层，各所述高压器件形成于所述N型外延层上。
所述高压隔离环设置在所述高压器件之间；在剖面结构上，所述高压隔离环位于第一局部场氧化层的底部，所述高压隔离环包括：
第一P型埋层，形成于P型半导体衬底表面，所述第一P型埋层还延伸到所述N型外延层中。
第一P阱，形成于所述第一P型埋层顶部，所述第一P阱的底部和所述第一P型埋层接触，所述第一P阱的顶部和所述N型外延层的顶部平齐。
在所述第一P阱的顶部的中间区域形成有第一N型掺杂区；所述第一N型掺杂区的宽度小于所述第一P阱的宽度。
通过所述高压器件的所述N型外延层对所述高压隔离环的所述第一P阱的耗尽实现所述高压隔离环的耐压，所述第一N型掺杂区用于增强所述第一P阱的耗尽，提高所述高压隔离环的耐压。
进一步的改进是，所述第一P阱的宽度等于所述第一P型埋层的宽度；所述第一局部场氧层的宽度大于所述第一P阱的宽度。
进一步的改进是，所述第一P型埋层在形成所述N型外延层之前通过离子注入形成于所述P型半导体衬底表面；所述第一P阱通过穿过所述第一局部场氧化层的离子注入实现；所述第一N型掺杂区通过穿过所述第一局部场氧化层的离子注入实现。
进一步的改进是，所述第一P阱的宽度通过光刻工艺定义，通过增加所述第一P阱的宽度来保证光刻工艺的精度，通过调整所述第一N型掺杂区来补偿所述第一P阱的宽度增加带来的耗尽能力的降低。
进一步的改进是，所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区来补偿所述第一P阱的掺杂浓度增加带来的耗尽能力的降低。
进一步的改进是，在俯视面上，所述高压隔离环呈环状结构，所述第一局部场氧化层、所述第一P型埋层、所述第一P阱和所述第一N型掺杂区都呈环状结构。
进一步的改进是，各所述高压器件应用于半桥驱动电路中。
为解决上述技术问题，本发明提供的高压隔离环的制造方法中高压隔离环的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离；包括如下形成步骤：
步骤一、提供一P型半导体衬底，通过离子注入在所述P型半导体衬底的选定区域的表面形成第一P型埋层。
步骤二、在P型半导体衬底表面形成N型外延层，所述N型外延层用于形成各所述高压器件。
步骤三、在所述N型外延层的表面的选定区域中形成局部场氧化层，所述局部场氧化层包括覆盖所述高压隔离环的第一局部场氧化层。
步骤四、光刻打开位于所述第一局部场氧化层底部的第一P阱的形成区域并进行穿过所述第一局部场氧化层的离子注入形成所述第一P阱，所述第一P阱位于所述第一P型埋层顶部，所述第一P阱的底部和所述第一P型埋层接触，所述第一P阱的顶部和所述N型外延层的顶部平齐。
步骤五、光刻打开位于所述第一局部场氧化层底部的第一N型掺杂区的形成区域并进行穿过所述第一局部场氧化层的离子注入形成所述第一N型掺杂区，所述第一N型掺杂区形成于所述第一P阱的顶部的中间区域；所述第一N型掺杂区的宽度小于所述第一P阱的宽度；通过所述高压器件的所述N型外延层对所述高压隔离环的所述第一P阱的耗尽实现所述高压隔离环的耐压，所述第一N型掺杂区用于增强所述第一P阱的耗尽，提高所述高压隔离环的耐压。
进一步的改进是，所述第一P阱的宽度等于所述第一P型埋层的宽度；所述第一局部场氧层的宽度大于所述第一P阱的宽度。
进一步的改进是，步骤四中通过增加所述第一P阱的宽度来保证光刻工艺的精度，通过调整所述第一N型掺杂区来补偿所述第一P阱的宽度增加带来的耗尽能力的降低。
进一步的改进是，所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区来补偿所述第一P阱的掺杂浓度增加带来的耗尽能力的降低。
进一步的改进是，在俯视面上，所述高压隔离环呈环状结构，所述第一局部场氧化层、所述第一P型埋层、所述第一P阱和所述第一N型掺杂区都呈环状结构。
进一步的改进是，各所述高压器件应用于半桥驱动电路中。
进一步的改进是，步骤一中还包括根据所述高压器件的需要在通过离子注入在所述P型半导体衬底的选定区域的表面形成N型埋层。
进一步的改进是，步骤五之后还包括形成各所述高压器件的对应的掺杂区的步骤。
本发明通过在高压隔离环的第一P阱的顶部的中间区域形成第一N型掺杂区；第一N型掺杂区能增强对第一P阱的耗尽，从而能提高高压隔离环的耐压。
由本发明能通过设置第一N型掺杂区来提高高压隔离环的耐压，故能够放宽对第一P阱的开口宽度的要求，使第一P阱的开口宽度取较大值时也能实现很好的耗尽从而能满足耐压的要求；而第一P阱的开口宽度区较大值时能很好的满足光刻工艺的要求，降低工艺成本。以及，本发明还能够放宽对第一P阱的掺杂浓度的要求，使第一P阱的掺杂浓度较浓时也能实现很好的耗尽从而能满足耐压的要求；这样，能使第一P阱的掺杂浓度跟随PLDMOS的电性要求的P阱进行设置，从而能提高PLDMOS的电性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有高压隔离环的剖面结构图；
图2是本发明实施例高压隔离环的剖面结构图；
图3A-图3E是本发明实施例高压隔离环的制造方法各步骤中器件的剖面结构图。
具体实施方式
如图2所示，是本发明实施例高压隔离环301的剖面结构图；本发明实施例高压隔离环301的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离。
在P型半导体衬底如硅衬底1表面形成有N型外延层4，各所述高压器件形成于所述N型外延层4上。
所述高压隔离环301设置在所述高压器件之间，图2中用标记302和303显示了位于高压隔离环301两侧的高压器件。
在剖面结构上，所述高压隔离环301位于第一局部场氧化层5a的底部，所述高压隔离环301包括：
第一P型埋层2，形成于P型半导体衬底1表面，所述第一P型埋层2还延伸到所述N型外延层4中。较佳为，所述第一P型埋层2在形成所述N型外延层4之前通过离子注入形成于所述P型半导体衬底1表面。
第一P阱6，形成于所述第一P型埋层2顶部，所述第一P阱6的底部和所述第一P型埋层2接触，所述第一P阱6的顶部和所述N型外延层4的顶部平齐。本发明实施例器件中，所述第一P阱6的宽度等于所述第一P型埋层2的宽度；所述第一局部场氧层的宽度大于所述第一P阱6的宽度。
较佳为，所述第一P阱6通过穿过所述第一局部场氧化层5a的离子注入实现。
在所述第一P阱6的顶部的中间区域形成有第一N型掺杂区8；所述第一N型掺杂区8的宽度小于所述第一P阱6的宽度。
较佳为，所述第一N型掺杂区8通过穿过所述第一局部场氧化层5a的离子注入实现。
通过所述高压器件的所述N型外延层4对所述高压隔离环301的所述第一P阱6的耗尽实现所述高压隔离环301的耐压，所述第一N型掺杂区8用于增强所述第一P阱6的耗尽，提高所述高压隔离环301的耐压。
本发明实施例器件中，所述第一P阱6的宽度通过光刻工艺定义，通过增加所述第一P阱6的宽度来保证光刻工艺的精度，通过调整所述第一N型掺杂区8来补偿所述第一P阱6的宽度增加带来的耗尽能力的降低。
本发明实施例器件中，所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱6和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱6的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区8来补偿所述第一P阱6的掺杂浓度增加带来的耗尽能力的降低。
在俯视面上，所述高压隔离环301呈环状结构，所述第一局部场氧化层5a、所述第一P型埋层2、所述第一P阱6和所述第一N型掺杂区8都呈环状结构。
各所述高压器件应用于半桥驱动电路中。图2中显示的高压器件302为高压LDMOS器件，高压LDMOS器件中需要采用到局部场氧化层5，以及需要采用由N+区7组成的源漏区。在这里就不对高压器件302进行详细的描述。
图2中显示的高压器件303则还采用到了N型埋层3以及由N+区7组成的源漏区。在这里就不对高压器件303进行详细的描述。
本发明实施例通过在高压隔离环301的第一P阱6的顶部的中间区域形成第一N型掺杂区8；第一N型掺杂区8能增强对第一P阱6的耗尽，从而能提高高压隔离环301的耐压。
由本发明实施例能通过设置第一N型掺杂区8来提高高压隔离环301的耐压，故能够放宽对第一P阱6的开口宽度的要求，使第一P阱6的开口宽度取较大值时也能实现很好的耗尽从而能满足耐压的要求；而第一P阱6的开口宽度区较大值时能很好的满足光刻工艺的要求，降低工艺成本。以及，本发明实施例还能够放宽对第一P阱6的掺杂浓度的要求，使第一P阱6的掺杂浓度较浓时也能实现很好的耗尽从而能满足耐压的要求；这样，能使第一P阱6的掺杂浓度跟随PLDMOS的电性要求的P阱进行设置，从而能提高PLDMOS的电性能。
如图3A至图3E所示，是本发明实施例高压隔离环的制造方法各步骤中器件的剖面结构图，本发明实施例高压隔离环的制造方法中高压隔离环301的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离；各所述高压器件应用于半桥驱动电路中。
包括如下形成步骤：
步骤一、如图3A所示，提供一P型半导体衬底如硅衬底1，通过离子注入在所述P型半导体衬底1的选定区域的表面形成第一P型埋层2。
较佳为，步骤一中还包括根据所述高压器件的需要在通过离子注入在所述P型半导体衬底1的选定区域的表面形成N型埋层3。
步骤二、如图3B所示，在P型半导体衬底1表面形成N型外延层4，所述N型外延层4用于形成各所述高压器件。
步骤三、如图3C所示，在所述N型外延层4的表面的选定区域中形成局部场氧化层5，所述局部场氧化层5包括覆盖所述高压隔离环301的第一局部场氧化层5a。
步骤四、如图3D所示，光刻打开位于所述第一局部场氧化层5a底部的第一P阱6的形成区域并进行穿过所述第一局部场氧化层5a的离子注入形成所述第一P阱6，所述第一P阱6位于所述第一P型埋层2顶部，所述第一P阱6的底部和所述第一P型埋层2接触，所述第一P阱6的顶部和所述N型外延层4的顶部平齐。
本发明实施例方法中，所述第一P阱6的宽度等于所述第一P型埋层2的宽度；所述第一局部场氧层的宽度大于所述第一P阱6的宽度。
步骤五、如图3D所示，光刻打开位于所述第一局部场氧化层5a底部的第一N型掺杂区8的形成区域并进行穿过所述第一局部场氧化层5a的离子注入形成所述第一N型掺杂区8，所述第一N型掺杂区8形成于所述第一P阱6的顶部的中间区域；所述第一N型掺杂区8的宽度小于所述第一P阱6的宽度；通过所述高压器件的所述N型外延层4对所述高压隔离环301的所述第一P阱6的耗尽实现所述高压隔离环301的耐压，所述第一N型掺杂区8用于增强所述第一P阱6的耗尽，提高所述高压隔离环301的耐压。
较佳为，步骤四中通过增加所述第一P阱6的宽度来保证光刻工艺的精度，通过调整所述第一N型掺杂区8来补偿所述第一P阱6的宽度增加带来的耗尽能力的降低。
所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱6和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱6的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区8来补偿所述第一P阱6的掺杂浓度增加带来的耗尽能力的降低。
在俯视面上，所述高压隔离环301呈环状结构，所述第一局部场氧化层5a、所述第一P型埋层2、所述第一P阱6和所述第一N型掺杂区8都呈环状结构。
步骤五之后还包括形成各所述高压器件的对应的掺杂区的步骤。如图3E所示，进行N+注入形成N+区7。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (11)

1.一种高压隔离环，其特征在于：高压隔离环的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离；
在P型半导体衬底表面形成有N型外延层，各所述高压器件形成于所述N型外延层上；
所述高压隔离环设置在所述高压器件之间；在剖面结构上，所述高压隔离环位于第一局部场氧化层的底部，所述高压隔离环包括：
第一P型埋层，形成于P型半导体衬底表面，所述第一P型埋层还延伸到所述N型外延层中；
第一P阱，形成于所述第一P型埋层顶部，所述第一P阱的底部和所述第一P型埋层接触，所述第一P阱的顶部和所述N型外延层的顶部平齐；
在所述第一P阱的顶部的中间区域形成有第一N型掺杂区；所述第一N型掺杂区的宽度小于所述第一P阱的宽度；
通过所述高压器件的所述N型外延层对所述高压隔离环的所述第一P阱的耗尽实现所述高压隔离环的耐压，所述第一N型掺杂区用于增强所述第一P阱的耗尽，提高所述高压隔离环的耐压；
所述第一P阱的宽度通过光刻工艺定义，通过增加所述第一P阱的宽度来保证光刻工艺的精度，所述第一P阱通过穿过所述第一局部场氧化层的离子注入掺杂，光刻胶的厚度满足不被所述第一P阱的离子注入穿过，所述光刻胶的厚度限定光刻定义的光刻胶开口的宽度最小值，所述第一P阱的宽度增加到大于所述光刻胶开口的宽度最小值，通过调整所述第一N型掺杂区来补偿所述第一P阱的宽度增加带来的耗尽能力的降低；
所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区来补偿所述第一P阱的掺杂浓度增加带来的耗尽能力的降低。
2.如权利要求1所述的高压隔离环，其特征在于：所述第一P阱的宽度等于所述第一P型埋层的宽度；所述第一局部场氧层的宽度大于所述第一P阱的宽度。
3.如权利要求1所述的高压隔离环，其特征在于：所述第一P型埋层在形成所述N型外延层之前通过离子注入形成于所述P型半导体衬底表面；所述第一P阱通过穿过所述第一局部场氧化层的离子注入实现；所述第一N型掺杂区通过穿过所述第一局部场氧化层的离子注入实现。
4.如权利要求1所述的高压隔离环，其特征在于：在俯视面上，所述高压隔离环呈环状结构，所述第一局部场氧化层、所述第一P型埋层、所述第一P阱和所述第一N型掺杂区都呈环状结构。
5.如权利要求1所述的高压隔离环，其特征在于：各所述高压器件应用于半桥驱动电路中。
6.一种高压隔离环的制造方法，其特征在于：高压隔离环的耐压为600V以上并用于实现耐压为600V以上的高压器件之间的隔离；包括如下形成步骤：
步骤一、提供一P型半导体衬底，通过离子注入在所述P型半导体衬底的选定区域的表面形成第一P型埋层；
步骤二、在P型半导体衬底表面形成N型外延层，所述N型外延层用于形成各所述高压器件；
步骤三、在所述N型外延层的表面的选定区域中形成局部场氧化层，所述局部场氧化层包括覆盖所述高压隔离环的第一局部场氧化层；
步骤四、光刻打开位于所述第一局部场氧化层底部的第一P阱的形成区域并进行穿过所述第一局部场氧化层的离子注入形成所述第一P阱，所述第一P阱位于所述第一P型埋层顶部，所述第一P阱的底部和所述第一P型埋层接触，所述第一P阱的顶部和所述N型外延层的顶部平齐；
步骤五、光刻打开位于所述第一局部场氧化层底部的第一N型掺杂区的形成区域并进行穿过所述第一局部场氧化层的离子注入形成所述第一N型掺杂区，所述第一N型掺杂区形成于所述第一P阱的顶部的中间区域；所述第一N型掺杂区的宽度小于所述第一P阱的宽度；通过所述高压器件的所述N型外延层对所述高压隔离环的所述第一P阱的耗尽实现所述高压隔离环的耐压，所述第一N型掺杂区用于增强所述第一P阱的耗尽，提高所述高压隔离环的耐压；
步骤四中通过增加所述第一P阱的宽度来保证光刻工艺的精度，所述第一P阱通过穿过所述第一局部场氧化层的离子注入掺杂，光刻胶的厚度满足不被所述第一P阱的离子注入穿过，所述光刻胶的厚度限定光刻定义的光刻胶开口的宽度最小值，所述第一P阱的宽度增加到大于所述光刻胶开口的宽度最小值，通过调整所述第一N型掺杂区来补偿所述第一P阱的宽度增加带来的耗尽能力的降低；
所述高压器件包括PLDMOS，NLDMOS；所述PLDMOS的漂移区采用第二P阱实现，所述第一P阱和所述第二P阱采用相同的工艺同时形成，根据所述PLDMOS的电性的需要设置所述第二P阱的掺杂浓度，所述第一P阱的掺杂浓度跟随所述第二P阱的掺杂浓度变化，通过调整所述第一N型掺杂区来补偿所述第一P阱的掺杂浓度增加带来的耗尽能力的降低。
7.如权利要求6所述的高压隔离环的制造方法，其特征在于：所述第一P阱的宽度等于所述第一P型埋层的宽度；所述第一局部场氧层的宽度大于所述第一P阱的宽度。
8.如权利要求6所述的高压隔离环的制造方法，其特征在于：在俯视面上，所述高压隔离环呈环状结构，所述第一局部场氧化层、所述第一P型埋层、所述第一P阱和所述第一N型掺杂区都呈环状结构。
9.如权利要求6所述的高压隔离环的制造方法，其特征在于：各所述高压器件应用于半桥驱动电路中。
10.如权利要求6所述的高压隔离环的制造方法，其特征在于：步骤一中还包括根据所述高压器件的需要在通过离子注入在所述P型半导体衬底的选定区域的表面形成N型埋层。
11.如权利要求6所述的高压隔离环的制造方法，其特征在于：步骤五之后还包括形成各所述高压器件的对应的掺杂区的步骤。
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TWI680579B (zh) * 2019-01-18 2019-12-21 新唐科技股份有限公司 電晶體元件
CN110190055A (zh) * 2019-04-09 2019-08-30 上海华虹宏力半导体制造有限公司 一种栅驱动工艺的高压自屏蔽结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2842736Y (zh) * 2005-04-30 2006-11-29 崇贸科技股份有限公司 具有隔离结构的金属氧化物半导体场效应晶体管
CN102306656B (zh) * 2011-08-23 2013-03-20 东南大学 一种高压驱动电路的隔离结构
US9040384B2 (en) * 2012-10-19 2015-05-26 Freescale Semiconductor, Inc. High voltage diode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681621A (zh) * 2015-02-15 2015-06-03 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法

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