CN110190055A - 一种栅驱动工艺的高压自屏蔽结构 - Google Patents
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Abstract
本发明提供一种栅驱动工艺的高压自屏蔽结构，高耐压场效应管、高耐压隔离环、连接于所述高耐压场效应管与所述高耐压隔离环之间的高压互连区；所述高耐压场效应管、高压互连区、高耐压隔离环三者构成封闭环式的高压自屏蔽结构；所述高压互连区的横截面结构为狭长弧度结构，用于产生可调的寄生N‑EPI电阻。本发明利用N‑EPI本身的电阻特性及版图布局优化，针对版图高压互连区域进行特殊的弧度处理，利用弧度的大小，实现可调的N‑EPI电阻。这种高压互连结构，省去了PTOP注入，在保证电路高集成化的前提下，简化了生产工艺流程，节省了工艺流片成本。
Description
技术领域
本发明涉及集成电路制造领域，特别是涉及一种栅驱动工艺的高压自屏蔽结构。
背景技术
在高压集成电路设计中，一种需要高端电压电路和低端电压电路同时兼容在同一芯片电路上的半桥驱动电路应用中，具有高端电压区域High-side和低端电压区域Low-side。参考图1，图1显示为现有技术中的高压自屏蔽横截面结构示意图。高压自屏蔽结构由三种耐压结构组成：高耐压场效应管，作为电压平移level shift，高耐压隔离环(HVIR)及两者之间的高压互连区，彼此相互连接形成闭环结构，闭环内部为高端电压区域，闭环外侧为低端电压区域。高耐压场效应管由IC内部电路逻辑控制信号来控制开启和关断，以实现低端到高端的电压平移作用。高耐压隔离环环绕整个高端电压电路部分，实现对低端的耐压。高耐压场效应管和高耐压隔离环HVIR两者之间的高压过渡区，实现由高耐压场效应管到高耐压隔离环结构的耐压过渡。
图2是图1在AA处剖面图。由图2可知，利用HVLDMOS来同时满足隔离环及电路电压平移level shift的功能，从现有技术来看，高端电压区域high-side，电源VB与LDMOS的漏极VD之间有电阻及Zener嵌位保护，利用high-side工作时的高压自耗尽效应，形成VB与VD之间的寄生电阻。现有技术中的高压自屏蔽结构中，注入PTOP层以实现寄生电阻，可见，现有的高压自屏蔽结构工艺复杂，工艺成本高昂。
因此，需要提出一种新的栅驱动工艺的高压自屏蔽结构来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种栅驱动工艺的高压自屏蔽结构，用于解决现有技术中由于高压自屏蔽结构中串联由电阻以实现电源与场效应管漏极之间的寄生电阻而导致工艺复杂和生产成本高昂的问题。
为实现上述目的及其他相关目的，本发明提供一种栅驱动工艺的高压自屏蔽结构，至少包括：高耐压场效应管、高耐压隔离环、连接于所述高耐压场效应管与所述高耐压隔离环之间的高压互连区；所述高耐压场效应管、高压互连区、高耐压隔离环三者构成封闭环式的高压自屏蔽结构；所述高压互连区的横截面结构为狭长弧度结构，用于产生可调的寄生N-EPI电阻。
优选地，位于所述高压自屏蔽结构内部的区域为高端电压区域，位于所述高压自屏蔽结构外部的区域为低端电压区域。
优选地，所述高压自屏蔽结构的横截面内部区域为方形区域；所述高耐压场效应管为LDMOS，并且构成所述高压自屏蔽结构的所述LDMOS部分位于所述封闭环的两端。
优选地，所述高压自屏蔽结构两端的LDMOS部分，其横截面为圆弧形，所述圆弧形的LDMOS部分连接于横截面为狭长弧形结构的高压互连区。
优选地，所述横截面为圆弧形的LDMOS部分，其漏极VD位于所述圆弧形的内部。
优选地，所述LDMOS部分包括：P型基底、位于所述P型基底上的外延层，靠近所述低端电压区域的所述LDMOS的源极，靠近所述高压互连区的所述LDMOS的漏极，位于所述源极和漏极之间的栅极。
优选地，在所述LDMOS的源极下方的所述外延区中设有P阱，所述P阱中具有P型重掺杂区和N型重掺杂区；在所述LDMOS源极和漏极之间的外延区表面具有场氧化区，分别连接于栅极和漏极的场板覆盖所述场氧化区的两端，所述LDMOS部分的漏极下方的所述外延区中设有N型重掺杂区。
优选地，所述LDMOS部分和所述低端电压区域的交界处设有高压P阱和位于所述高压P阱上的P型埋层，所述高压P阱位于所述外延层中，所述P型埋层位于所述P型基底和所述外延层的交界处。
优选地，所述高压互连区包括：P型基底、位于所述P型基底上的外延区以及位于所述外延区上的场氧化区；其中，所述高压互连区中的所述外延区构成所述高压自屏蔽结构的所述寄生N-EPI电阻，该寄生N-EPI电阻的横截面结构位于所述高压互连区的所述狭长弧度结构中。
优选地，所述高端电压区域包括：P型基底、位于所述P型基底上的外延层、位于所述P型基底与所述外延层交界处的N型埋层；位于所述外延层表面处的N型重掺杂区，位于所述N型重掺杂区上方的电源VB。
如上所述，本发明的栅驱动工艺的高压自屏蔽结构，具有以下有益效果：本发明利用N-EPI本身的电阻特性及版图布局优化，针对版图高压互连区域进行特殊的弧度处理，利用弧度的大小，实现可调的N-EPI电阻。这种高压互连结构，省去了PTOP注入，在保证电路高集成化的前提下，简化了生产工艺流程，节省了工艺流片成本。
附图说明
图1显示为现有技术中的高压自屏蔽结构的横截面结构示意图；
图2是图1在AA处剖面图；
图3显示为本发明的高压自屏蔽结构的横截面结构示意图；
图4显示为本发明的高压自屏蔽结构的纵截面结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3所示，图3显示为本发明的高压自屏蔽结构的横截面结构示意图，本发明的所述栅驱动工艺的高压自屏蔽结构在本实施例中至少包括：高耐压场效应管01、高耐压隔离环03、连接于所述高耐压场效应管01与所述高耐压隔离环03之间的高压互连区02；所述高耐压场效应管01、高压互连区02、高耐压隔离环03三者构成封闭环式的高压自屏蔽结构；如图3所示，所述高压互连区02的横截面结构为狭长弧度结构，用于产生可调的寄生N-EPI电阻04。也就是说，高耐压场效应管01与所述高压互连区02连接，所述高压互连区02与所述高耐压隔离环03连接，三者连接构成如图3所示的封闭环结构。
本实施例进一步地，如图3所示，所述高压自屏蔽结构的横截面结构图亦为所述高压自屏蔽结构俯视图，也可以是平面的版图。位于所述高压自屏蔽结构内部的区域为高端电压区域，位于所述高压自屏蔽结构外部的区域为低端电压区域。本实施例更进一步地，如图3所示，所述高压自屏蔽结构的横截面内部区域为方形区域；所述高耐压场效应管为LDMOS，并且构成所述高压自屏蔽结构的所述LDMOS部分位于所述封闭环的两端。所述高压自屏蔽结构的横截面中，封闭环的内部边缘部分所述高端电压区域的电源VB。所述电源VB的外侧、所述封闭环的内部为漂移区。本实施例中，所述场效应管为LDMOS。如图3所示，所述场效应管LDMOS部分位于所述封闭环的两端，横截面结构为两个突出的圆弧形结构。
本发明进一步地，所述高压自屏蔽结构两端的LDMOS部分，其横截面为圆弧形，所述圆弧形的LDMOS部分连接于横截面为狭长弧形结构的高压互连区。如图3所示，从俯视图看所述高压自屏蔽结构，所述高压自屏蔽结构两端的LDMOS部分为圆弧形，该圆弧形结构连接于所述高压互连区，而本发明的所述高压互连区其横截面为狭长弧形结构，所述圆弧形结构的LDMOS连接在所述狭长弧形的高压互连区上，所述狭长弧形的高压互连区与所述高耐压隔离环03相连接。
本实施例进一步地，所述横截面为圆弧形的LDMOS部分，其漏极VD位于所述圆弧形的内部。从图3可知，该漏极VD在本实施例的所述高压自屏蔽结构中其横截面的形状为圆形。
如图4所示，图4显示为本发明的高压自屏蔽结构的纵截面结构示意图，也就是剖面示意图。从所述高压自屏蔽结构的纵截面结构可以看出，所述高压自屏蔽结构包括：位于最左侧的低端电压区域(Low voltage Control part)、与所述低端电压区域相邻的场效应管LDMOS部分、与所述LDMOS衔接的高压互连区(HV Interconnection)以及位于最右端的高端电压区域(High side Control part)。
如图4所示，本实施例优选地，所述LDMOS部分包括：P型基底(P-Sub)、位于所述P型基底上的外延层(N-Epi)，靠近所述低端电压区域的所述LDMOS的源极S，靠近所述高压互连区的所述LDMOS的漏极D，位于所述源极和漏极之间的栅极G。本实施例进一步地，在所述LDMOS的源极S下方的所述外延区N-Epi中设有P阱(+PW)，所述P阱中具有P型重掺杂区(P+)和N型重掺杂区(N+)；在所述LDMOS源极S和漏极D之间的外延区N-Epi表面具有场氧化区LOCOS，分别连接于栅极和漏极的场板覆盖所述场氧化区LOCOS的两端，所述LDMOS部分的漏极下方的所述外延区中设有N型重掺杂区N+。
本发明的所述高压自屏蔽结构中的LDMOS在形成过程中，并没有如现有技术中的高压隔离环中的场效应管中注入PTOP层，如图2所示，现有技术中的场效应管中在其实现过程中，在形成外延区N-EPI后，在所述外延区中又形成一层PTOP层，以实现所述高压隔离环中寄生电阻。而本发明的所述场效应管LDMOS在其形成过程中并没有注入PTOP层，而是在形成外延区N-EPI后，在所述外延区的表面形成以局部场氧化区LOCOS。
本实施例进一步地，如图4所示，所述LDMOS部分和所述低端电压区域(Lowvoltage Control part)的交界处设有高压P阱HVPW和位于所述高压P阱上的P型埋层PBL，该P型埋层为缓冲层，所述高压P阱位于所述外延区N-EPI中，如图4所示，所述P型埋层PBL位于所述P型基底和所述外延层的交界处。
本发明的所述高压互连区包括：P型基底P-Sub、位于所述P型基底上的外延区N-EPI以及位于所述外延区N-EPI上的场氧化区LOCOS；其中，所述高压互连区中的所述外延区N-EPI构成所述高压自屏蔽结构的所述寄生N-EPI RS电阻，该寄生N-EPI电阻的横截面结构位于所述高压互连区的所述狭长弧度结构中。也就是说，如图3所示的高压自屏蔽结构的横截面结构中可以看出，所述寄生N-EPI电阻04位于所述高压互连区的狭长弧形部分之间，用以实现寄生电阻的功能，本发明的所述高压互连区域(High side Control part)，做弧度狭长处理，形成寄生的N-EPI电阻。不同的弧度处理，产生寄生可调的N-EPI电阻，也就是说，本发明的所述高压互连区的弧度狭长部分中，该弧度可以根据所需电阻的大小而调节弧度狭长部分尺寸及弧度的大小，省去了PTOP层注入，节省了工艺成本。
本实施例的所述高端电压区域(High side Control part)包括：P型基底P-Sub、位于所述P型基底P-Sub上的外延区、位于所述P型基底与所述外延层交界处的N型埋层NBL；位于所述外延区表面处的N型重掺杂区N+，位于所述N型重掺杂区N+上方的电源VB。
本发明的所述LDMOS、高压互连区、高端电压区域的相同层在形成过程中经过的是同一工艺。比如形成所述LDMOS的P型基底与形成所述高压互连区的P型基底以及形成所述高端电压区域的P型基底都是经过一个工艺步骤而实现；同样形成所述LDMOS、高压互连区、高端电压区域的外延区也是经过同一个工艺步骤。以及形成所述LDMOS、高压互连区、高端电压区域的LOCOS等也是经过同一工艺步骤。
综上所述，本发明利用N-EPI本身的电阻特性及版图布局优化，针对版图高压互连区域进行特殊的弧度处理，利用弧度的大小，实现可调的N-EPI电阻。这种高压互连结构，省去了PTOP注入，在保证电路高集成化的前提下，简化了生产工艺流程，节省了工艺流片成本。，。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种栅驱动工艺的高压自屏蔽结构，其特征在于，至少包括：
高耐压场效应管、高耐压隔离环、连接于所述高耐压场效应管与所述高耐压隔离环之间的高压互连区；所述高耐压场效应管、高压互连区、高耐压隔离环三者构成封闭环式的高压自屏蔽结构；
所述高压互连区的横截面结构为狭长弧度结构，用于产生可调的寄生N-EPI电阻。
2.根据权利要求1所述的栅驱动工艺的高压自屏蔽结构，其特征在于：位于所述高压自屏蔽结构内部的区域为高端电压区域，位于所述高压自屏蔽结构外部的区域为低端电压区域。
3.根据权利要求1所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述高压自屏蔽结构的横截面内部区域为方形区域；所述高耐压场效应管为LDMOS，并且构成所述高压自屏蔽结构的所述LDMOS部分位于所述封闭环的两端。
4.根据权利要求3所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述高压自屏蔽结构两端的LDMOS部分，其横截面为圆弧形，所述圆弧形的LDMOS部分连接于横截面为狭长弧形结构的高压互连区。
5.根据权利要求4所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述横截面为圆弧形的LDMOS部分，其漏极VD位于所述圆弧形的内部。
6.根据权利要求5所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述LDMOS部分包括：P型基底、位于所述P型基底上的外延层，靠近所述低端电压区域的所述LDMOS的源极，靠近所述高压互连区的所述LDMOS的漏极，位于所述源极和漏极之间的栅极。
7.根据权利要求6所述的栅驱动工艺的高压自屏蔽结构，其特征在于：在所述LDMOS的源极下方的所述外延区中设有P阱，所述P阱中具有P型重掺杂区和N型重掺杂区；在所述LDMOS源极和漏极之间的外延区表面具有场氧化区，分别连接于栅极和漏极的场板覆盖所述场氧化区的两端，所述LDMOS部分的漏极下方的所述外延区中设有N型重掺杂区。
8.根据权利要求7所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述LDMOS部分和所述低端电压区域的交界处设有高压P阱和位于所述高压P阱上的P型埋层，所述高压P阱位于所述外延层中，所述P型埋层位于所述P型基底和所述外延层的交界处。
9.根据权利要求5或8所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述高压互连区包括：P型基底、位于所述P型基底上的外延区以及位于所述外延区上的场氧化区；其中，所述高压互连区中的所述外延区构成所述高压自屏蔽结构的所述寄生N-EPI电阻，该寄生N-EPI电阻的横截面结构位于所述高压互连区的所述狭长弧度结构中。
10.根据权利要求9所述的栅驱动工艺的高压自屏蔽结构，其特征在于：所述高端电压区域包括：P型基底、位于所述P型基底上的外延层、位于所述P型基底与所述外延层交界处的N型埋层；位于所述外延层表面处的N型重掺杂区，位于所述N型重掺杂区上方的电源VB。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190830 |
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| RJ01 | Rejection of invention patent application after publication |