CN104701357B - 金属带保护环沟槽短接本体区以缩小端接区的结构 - Google Patents

金属带保护环沟槽短接本体区以缩小端接区的结构 Download PDF

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Abstract

本发明提出一种金属带保护环沟槽短接本体区以缩小端接区的结构，其中形成在第一导电类型的半导体衬底中的半导体功率器件，包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区。端接区包括多个用导电材料填充的沟槽，构成一个屏蔽电极，沿沟槽侧壁和沟槽底面通过电介质层绝缘，其中沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸到第一导电类型的表面屏蔽区。设置在表面屏蔽区下方的第二导电类型的掺杂区，穿过沟槽的底部延伸，并包围着沟槽底部。在半导体衬底的顶面上方设置至少一个金属接头，电连接到至少两个沟槽的屏蔽电极，并且短接至本体区。本发明在降低导通电阻的同时，能够提高功率器件可承受的击穿电压。

Description

金属带保护环沟槽短接本体区以缩小端接区的结构
技术领域
本发明主要关于半导体功率器件。更确切的说，本发明是关于为场平衡金属氧化物场效应晶体管（FBMS）制备增强型功率器件结构的新配置和新方法。
背景技术
配置和制备高压半导体功率器件的传统技术，由于存在各种取舍，进一步提高器件性能的话，仍然面临许多困难和局限。在垂直半导体功率器件中，性能属性之一的漏源电阻（即导通状态电阻，常用RdsA表示，即Rds×有源区面积）与功率器件可承受的击穿电压之间存在取舍关系。击穿电压（BV）和RdsA之间普遍认可的关系为：RdsA正比于（BV）2.5。为了降低RdsA，需要制备一个较高掺杂浓度的外延层。然而，重掺杂的外延层也会降低半导体功率器件可承受的击穿电压。
为解决这些性能取舍所带来的困难与局限，我们已研究了多种器件结构。图1A表示传统浮岛的和厚底部沟槽氧化物金属氧化物半导体（FITMOS）剖面图，场效应晶体管（FET）在沟槽栅极中配有厚底部氧化物，在沟槽栅极下方配有浮动P-掺杂岛，以改善电场形状。浮岛中的P-掺杂物的电荷浓度，可以使N-外延掺杂浓度增大，从而降低RdsA。另外，沟槽栅极中的厚底部氧化物降低了栅漏耦合，从而降低了栅漏电荷Qgd。该器件的顶部外延层和浮岛附近底层上还可以承载较高的击穿电压。然而，开关时，浮动P区的存在会产生较高的动态导通电阻。
在美国专利US 5,673,898中，Baliga提出了一种功率晶体管，专用于提供高击穿电压和低导通状态电阻。如图1B所示的功率晶体管为在半导体衬底中的垂直场效应晶体管，包括沟槽，其底部在漂流区中作为绝缘栅电极，用于根据导通栅极偏压，调制通道和漂流区的导电性。绝缘栅电极包括沟槽中的导电栅极以及绝缘区，绝缘区内衬通道和漂流区附近的沟槽侧壁。绝缘区在沟槽侧壁和栅极之间具有不均匀的横截面，通过抑制沟槽底部高电场拥挤的发生，增强了晶体管的正向电压闭锁能力。绝缘区的厚度沿漂流区附近的部分侧壁较大，沿通道区附近的部分侧壁较小。漂流区也是非均匀掺杂，具有线性分级的掺杂结构，从漏极区到通道区的方向减小，以提供低导通状态电阻。在该器件中的电荷补偿通过栅极电极获得。然而，大型栅极电极的存在会使该结构的栅漏电容显著增大，导致较高的开关损耗。另外，在漂流区中形成线性分级掺杂，也增加了额外的制备复杂性。
在美国专利US 7,335,944中，Banerjee等人提出了如图1C所示的晶体管，包括在半导体衬底中限定台面结构的第一和第二沟槽。第一和第二场板构件分别设置在第一和第二沟槽中，每个第一和第二侧壁构件都通过一个电介质层，与台面结构隔开。台面结构包括多个部分，每个部分都有基本恒定的掺杂浓度梯度，一个部分的梯度至少比另一部分的梯度高10%，也就是说漂流区中掺杂结构梯度作为漂流区垂直深度的函数变化。每个场板都电连接到源极电极。在该器件中，通过漏极端源极的场板获得电荷补偿。然而，这种结构的制备非常复杂，需要很深的沟槽和很厚的衬里氧化物。
发明内容
本发明的目的在于提出一种半导体功率器件的新型器件结构和制备方法，在降低导通电阻的同时，提高功率器件可承受的击穿电压，从而解决现有技术的上述困难与局限。
因此，本发明的一个方面在于，提出了一种新型、改良的器件结构和制备方法，用于提供具有低RdsA的同时保持较高的击穿电压的半导体功率器件，尤其是在端接区中提供高击穿电压的同时，减小端接区的尺寸。
本发明的另一方面在于，提出了一种新型、改良的器件结构和制备方法，用于提供在端接区的第一端接区中配有金属带结构的半导体功率器件，通过捆扎和短接两个或两个以上的邻近沟槽到P-本体区创建电场死区，增大了第一端接区中电压降低的速度，从而在不牺牲击穿电压值的情况下，减小端接区。
本发明的较佳实施例主要提出了一种形成在第一导电类型的半导体衬底上的半导体功率器件，包括一个有源区和一个端接区，端接区包围着有源区并且设置在半导体衬底的边缘附近。端接区包括多个沟槽，用导电材料填充，并通过沿沟槽侧壁和沟槽底面延伸的电介质层绝缘，其中沟槽垂直延伸穿过半导体衬底顶面附近的第二导电类型的本体区，并延伸穿过第一导电类型的表面屏蔽区。第二导电类型的掺杂区设置在表面屏蔽区的底部，穿过并包围着沟槽底部延伸。至少两个金属接头设置在半导体衬底的顶面上方，其中每个金属接头都将至少两个邻近沟槽短接至本体区，形成一个死区。
本发明还提供一种半导体功率器件，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中：所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，形成屏蔽电极，并通过沿沟槽侧壁和沟槽底面的电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区；第二导电类型的第一端接区掩埋掺杂区设置在多个沟槽底部；以及设置在半导体衬底的顶面上方的金属接头，其中至少两个邻近沟槽的屏蔽电极通过金属接头电连接在一起，并且短接至两个连接的邻近沟槽之间的本体区，从而在邻近的短接沟槽之间的表面屏蔽区中形成电场死区；其中，第一导电类型的表面屏蔽区为N型掺杂区，用砷掺杂物掺杂，所述表面屏蔽区下方的第一导电类型的电压闭锁层用磷掺杂物掺杂。
本发明又提供一种半导体功率器件，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中：所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，形成屏蔽电极，并通过沿沟槽侧壁和沟槽底面的电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区；第二导电类型的第一端接区掩埋掺杂区设置在多个沟槽底部；以及设置在半导体衬底的顶面上方的金属接头，其中至少两个邻近沟槽的屏蔽电极通过金属接头电连接在一起，并且短接至两个连接的邻近沟槽之间的本体区，从而在邻近的短接沟槽之间的表面屏蔽区中形成电场死区；其中，多个沟槽的深度为6微米，垫有厚度为5500埃的氧化层，并用多晶硅填充，作为导电沟槽填充材料。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1A至1C所示的剖面图，表示传统半导体功率器件的三种不同结构。
图1D表示场平衡MOSFET （FBM）器件的示意图。
图2A表示一种原有技术的掩埋保护环端接结构的示意图。
图2B表示一种原有技术的结型端接延伸端接结构的示意图。
图3A表示依据本发明的第一实施例，带有有源区和端接区的器件晶片的俯视图。
图3B所示端接区的剖面图，表示本发明的第一实施例的电势轮廓。
图4A-4C表示依据本发明的第一实施例，端接区内三种不同的端接区剖面图。
图5A表示依据本发明的第二实施例，带有有源区和端接区的器件晶片俯视图。
图5B所示端接区的剖面图，表示本发明的第二实施例的电势轮廓。
图6A-6B表示依据本发明的第二实施例，端接区内两种不同端接区的剖面图。
图7A表示端接区的带有金属条结构的可选择的实施例的剖面图
图7B表示比较第一端接区中电压降低速率的示意图。
图8A表示依据本发明的一个可选实施例，端接结构的剖面图。
图8B所示剖面图表示带有沟槽结构的独立沟槽。
具体实施方式
如同本申请案中所引用的美国专利申请案US 13/561,300的记载，图1D表示场平衡金属氧化物场效应晶体管（FBM）100的增强型器件结构，其中只有当导通状态电阻RdsA增加最少时，FBM器件100的击穿电压BV才能显著增大。确切地说，在FBM器件100中，BV在表面屏蔽区104和电压闭锁区103之间分裂。在一个实施例中，FBM器件的BV为660V，其中表面屏蔽区104承载140V，电压闭锁区103承载电压520V。电压闭锁区103作为传统的外延层（epi-），遵守RdsA正比于（BV）2.5的函数关系，因此电压闭锁区103承载的电压从660V降至520V的比例为（660/520）2.5=1.81，器件的RdsA也会成比例地降低。例如，如果对于必须承载整个660V电压的外延层来说，器件的RdsA最初为82mΩcm2，那么对于需承载520V电压的电压闭锁区103来说，降低后的RdsA只需45.2mΩcm2。
虽然配置表面屏蔽区104有利于承载剩余电压，同时只增加一小部分可忽略的电阻，但是为了完成这种配置，必须将表面屏蔽区104作为重掺杂区，以维持很低的RdsA。掺杂浓度很高时，仅靠外延层无法承载足够的电压。因此，表面屏蔽区104必须电荷补偿。两个独立的部分提供电荷补偿：（1）氧化物107包围着屏蔽电极111，构成MOS电容器；以及（2）掩埋P-区109。这两部分都可以配置，每个部分都承载所需的电压。在一个实施例中，表面屏蔽区104承载的电压一半由掩埋P-区109承载，另一半由氧化物107承载。更多详情请参阅共同受让的美国专利申请案US 13/561,523，特此引用，以作参考。
与传统的MOSFET器件相比，虽然上述FBM器件可以承载比传统的MOSFET器件更高的击穿电压BV，而且不会显著增大RdsA，但是由于FBM结构无法防止局部地点的BV降低，因此仍然面临技术难题。尤其是器件晶片边缘处的BV通常远低于漂流层可承载的BV。在另一个共同受让的美国专利申请案中，提出了一种配有新型刀架结构，降低器件边缘处的峰值电场，减小局域击穿的效应。
配置端接结构的传统方式如图2A所示，为P-N结器件200配置一个掩埋场环。通过制备与P-掺杂区206相接触的N-掺杂半导体衬底202，形成结。P-掺杂区206连接到源极电极214上，半导体衬底202与漏极电极205电接触。增加P-掺杂保护环210减轻了标记为A区的P-N结处的电场拥挤。
保护环结构有利于减少主P-N结处的电场拥挤量，经过连续较高的电势浮动结（环），扩散耗尽层。当扩散耗尽层贯穿至浮动结时，每个保护环210都偏置。为了保持平衡，环的电势将遵循周围材料的电势，达到结的内置电势以内。
为获得所需的电场降，必须进行细致地分隔。如果保护环210太靠近P-N结，那么大部分电势会转移至环，在保护环210的衬底中的结处将发生击穿。与之相反，当保护环210距离P-N结太远时，没有足够的电势转移至环上，则会在P-N结处发生击穿。保护环210掩埋在衬底中，确保击穿BV中的改进不受多余表面电荷的表面限制。然而，为了制备掩埋保护环结构，需要额外的掩膜以及生长外延层。
图2B表示结端接延伸（JTE），作为另一种传统方式，以削弱标记为A区中P-N结的电场拥挤。在JTE中，通过选择性地增加结处的电荷，更改器件边缘处的表面电场。图2B表示利用原有技术的JTE的器件201的基本结构。N-掺杂半导体衬底202与P-掺杂区206相接触，构成P-N结。在JTE区209中增加额外的电荷。JTE区209的效率由增加的电荷量（即掺杂浓度）决定。如果浓度过高，那么JTE将只能延伸P-N结，击穿将发生在JTE区209的远处的右侧末端，而不会增加BV。还可选择，如果JTE区209的浓度过低，那么将产生不良效果，击穿将发生在P-掺杂区206的末端，而不会增加BV。为了降低初始P-N结处的电场，必须设计JTE区209使电荷在偏压下全部耗尽。在图2B中，耗尽区用点划线213表示。当JTE区209完全耗尽时，电场将在JTE区209的整个长度上扩散，而不是拥挤在初始的P-N结处。然而，JTE结构易受表面移动离子电荷的影响。这会降低端接结构的效率，影响获得良好的可重复性。
为了克服传统的端接结构所遇到的上述技术难题，特此引用共同拥有的美国专利申请案中提出的图3A至图6B，作为下文简介及背景信息。
第一实施例主要涉及半导体晶体管器件的端接结构，其中端接结构包括掩埋P-区，每个掩埋P-区都连接到P-本体区。掩埋P-区和P-本体区之间的连接，形成一个含有三个区域的端接结构。
图3A表示器件晶片的俯视图，其中栅极垫322和端接区321设置在器件晶片包围着有源区320的外围区域周围，有源区320带有多个有源晶体管。在一个实施例中，半导体功率器件为如图1所示的FBM器件。如图所示，端接区321在虚线框围起来的区域中包括三个区域。放大端接区321，可以看到这三个区域321a、321b和321c。器件晶片边缘上的窄带表示器件晶片的外部周长。第一区321a靠近有源区320，包围着有源区320的整个周长。第二区321b形成在第一区外部，包围着第一区321a的整个外围周长。第三区321c形成在第二区外部，包围着第二区321b的整个外围周长。第三区321c延伸到器件晶片的边缘。每个区域的宽度都作为一种可能的配置。要注意的是，设计者可自由变换每个区域各自的宽度，使器件的属性最大化。
如上所述，为像图1所示的FBM器件那样承载高电压所设计的半导体功率器件，受到器件边缘处较低BV的限制。基于上述原因，合理设计端接区321，对提高整个器件的BV非常关键。三个端接区321a、321b和321c在最大化器件边缘处BV方面都具有特殊的作用。
图3B表示端接区321的三个区域的剖面图，用线表示三个区域中每个区域的电势轮廓330的变化。在第一端接区321a中，电势轮廓大多被阻止到达表面。掩埋P-区309耗尽并防止电势轮廓向上趋近器件表面。电场在整个耗尽区上扩散，因此形成第一端接区321a，以实现扩散电场的功能。这三个区域的其他详细功能请参见图4A和4B。
图4A表示端接结构400的剖面图，以表示第一端接区321a的结构细节。第一端接区321a参见在有源区的边缘附近，以便快速扩散电场。如图所示的第一端接区321a的端接器件结构400，形成在适当掺杂的（例如N-型）半导体衬底（没有具体表示出）上，支撑衬底上方的电压闭锁区403。图4A只表示了电压闭锁区403的顶部。表面屏蔽区404形成在电压闭锁区403上方。两个层都适当掺杂（例如N-型）。表面屏蔽层404的掺杂浓度比闭锁区403的掺杂浓度高5至100个数量级。在一个实施例中，电压闭锁区403的掺杂浓度约为1e14cm3至5e15cm3，表面屏蔽区404的掺杂浓度约为1e15cm3至5e16cm3。在有源区中制备相应层的同时，制备这些层，因此无需额外的处理步骤。
端接器件结构400还包括向下到表面屏蔽区404的沟槽425。然而，要注意的是，屏蔽沟槽的深度可变，在某些实施例中，还可以延伸到电压闭锁区403中。沟槽内衬合适的电介质材料407。作为示例，但不作为局限，电介质材料可以是热氧化物或设置的氧化物。用导电材料填充沟槽425，形成屏蔽电极411。作为示例，但不作为局限，屏蔽电极可以由多晶硅构成。可以在制备有源器件屏蔽沟槽和屏蔽电极的制备工艺中，同时制备端接器件结构的屏蔽沟槽和电极，因此无需额外的处理步骤。在靠近表面屏蔽区404顶面处的屏蔽电极411处，形成一个适当掺杂（例如P-掺杂）的本体层406。本体层406从屏蔽电极411开始延伸，直到触及下一个沟槽为止。
为了快速扩散电场，电连接414将屏蔽电极411连接到其左侧的那部分本体层406。如图4A所示，屏蔽电极411左侧的本体层406靠近有源区。通过使用掩埋P-掺杂区409，实现电场的扩散。掩埋P-区409形成在每个屏蔽电极411下方。作为示例，但不作为局限，沟槽425以及掩埋P-区409的总深度可以延伸到表面屏蔽区404大致相同的深度或更深。
文中所用的“大致相同的深度”是指表面屏蔽区404的深度在沟槽425和掩埋P-区409总深度的10%之内。
在器件400的表面下方制备耗尽区409，具有由于传统的JTE型端接结构的优势。由于BV将不会受到器件表面上外部导致的变化影响，因此利用掩埋的P-区409将产生较高的全面BV。作为示例，但不作为局限，掩埋P-区409可以通过离子注入形成。在沟槽中形成电介质材料408和屏蔽电极411之前，将P-型掺杂物注入到沟槽底部。每个沟槽下方的掩埋P-区409都连接到邻近的掩埋P-区409。另外，最靠近有源区320的掩埋P-区409，连接到有源器件结构的掩埋P-区109。
在有源区320中，当掩埋P-区109没有连接到本体层106时，形成一个P-N结电容器。由于浮动P-区109的存在使得开关时产生较大的动态导通电阻，造成了开关问题。因此，可以在掩埋P-区109和顶部本体区106之间形成P-连接119，为掩埋P-区109形成放电通路。依据一个实施例，可以通过全面倾斜注入创建P-连接119，使掩膜步骤最小化。全面注入还可以在端接区中的掩埋区409和本体层406之间创建P-连接419。
一旦电场扩散，必须快速以一致的方式回到表面。图3B表示在第二端接区321b中，电场可以回到表面，使电势轮廓330形成在屏蔽电极311的垂直壁之间。
图4B表示第二端接区321b中的端接结构401。第二区域401中的这些端接结构的制备方式与端接区一中的制备方式类似。在本实施例中，只有两处不同。其一，电接头414将屏蔽电极411连接到紧挨着屏蔽电极411的本体层406上。如图4B所示，紧挨着屏蔽电极411的本体层406靠近沟槽右侧，距离有源区较远。其二，沟槽W之间的间距随结构401与有源区之间的间距增大而增大。在第二端接区中，掩埋P-区409通过它们与本体层406的连接，电连接到第一端接区的掩埋P-区409。
一旦电场到达表面，为了防止器件边缘短路，就需要第三端接区321c。如图3B所示，表面多晶硅区326作为场板，中断本体区306，从而防止本体层和器件边缘之间形成短路。表面多晶硅区326浮动，因此没有连接到栅极电势。如图所示，本体层306不再连接到第三端接区321c中的邻近导电区。
图4C表示第三端接区321c的结构，并介绍第三端接区321c如何作为通道终点。第三端接区321c中的端接结构402的制备方式与之前的端接区的制备方式类似。在本实施例中，第三端接区321c的不同之处在于，浮动表面多晶硅区426形成在表面屏蔽区404上方。因此，可防止本体区406形成在表面多晶硅区426下方，从而避免在掩埋P-区409和本体区406之前形成P-连接419。另外，反转区域A、B和C很难，因此表面电荷难以形成P-通道。两个区域之间的切断，也中断了短路，否则器件晶片的边缘将会短路。要注意的是，图4C表示的是三个独立的表面多晶硅区426，但是要切断短路只需要一个场板。
图5A-5B表示第二个实施例，其中只需要两个端接区。减少一个端接区，可以将器件晶片上宝贵的空间用于额外的有源器件结构。由于掩埋P-区509和本体区506之间的电路切断，造成端接区521中没有P-连接119，因此使得区域数量的减少成为可能。当掩埋P-区509通过P-连接119连接到本体层506时，形成一条连续的电路。然而，没有P-连接119将掩埋P-区509连接到本体区506时，由于屏蔽电极511中断了本体层，使得本体层506就不再连续。因此，依据本实施例，本体层506无法形成到器件边缘的短路，无需浮动场板或第三端接区。本示例中，第二和第三区域的功能结合在一个单独区域的结构中。
第二个实施例包括半导体晶体管器件的端接结构，其中并不是每个掩埋P-区109都通过P-连接119连接到本体区106上。要在所需位置处制备带有P-连接119的半导体晶体管器件，需要一个额外的掩膜层。利用额外的掩埋层代替全面注入，制备P-连接119。这种类型的半导体晶体管器件的制备方法在共同拥有的美国专利申请案US 13/561,523中做了详细介绍，特此引用，以作参考。利用该额外的掩膜步骤，遮住有源区520中没有P-连接119的位置，整个端接区521都可以遮住，防止P-连接119在掩埋P-区509和本体区506之间形成连接。
图5A表示依据第二个实施例，器件晶片的俯视图。表示的是形成在有源区520周围的栅极垫522和端接区521。有源区520含有多个有源FBM器件。端接区521由两个独特的区域构成。将虚线框包围的区域放大，更加清晰地展示端接区521。小分段表示器件晶片的整个外部周长。第一区域521a靠近有源区520，包围着有源区520的这个周长。第二区域521b形成在第一区521a外部，包围着第一区521a的整个外部周长。第二区域521b延伸到器件晶片的边缘。图5A中所示的每个区域的宽度都具有一种可能的结构。要注意的是，设计者可以自由变换每个区域各自的宽度，使器件的性能达到最优。
图5B表示每个区域如何改变电势轮廓530。在第一端接区521a中，电势轮廓大多被阻止到达表面。掩埋P-区509阻止绝大部分的电势轮廓趋近器件表面。如上所述，电场在掩埋P-区509形成的整个耗尽区上方扩散，因此第一端接区521a可以扩散电场。要注意的是，掩埋P-区509通过整个端接区521断开与本体区的连接。
图6A表示第一端接区521a中端接结构600的剖面图。设计第一端接区521a使有源区520边缘附近的电场快速扩散。与有源器件类似，第一端接区521a中的端接器件结构600形成在适当掺杂的（例如N-型）半导体衬底（图中没有表示出）上。在衬底上方，形成一个电压闭锁区603。要注意的是，图6A仅表示出了电压闭锁区603的顶部。在电压闭锁区603上方的是表面屏蔽区604。这两个层都适当掺杂（例如N-型），但是表面屏蔽区604的掺杂密度比电压闭锁区大5至100个数量级。作为示例，但不作为局限，电压闭锁区603的掺杂浓度约为1e14cm3至5e15cm3，表面屏蔽区604的掺杂浓度约为1e15cm3至5e16cm3。这些层与有源区中相应的层同时制备，因此无需额外的处理步骤。
端接器件结构600还包括向下延伸到屏蔽区604的沟槽625。然而，要注意的是，屏蔽沟槽的深度可变，在某些实施例中还可以延伸到电压闭锁区603中。沟槽内衬合适的电介质材料607。作为示例，但不作为局限，电介质材料可以是热氧化物（thermal oxide）或沉积氧化物（deposited oxide）。沟槽625内衬导电材料，构成屏蔽电极611。作为示例，但不作为局限，屏蔽电极可以由多晶硅构成。屏蔽沟槽和电极器件结构的电极可以在与有源器件屏蔽沟槽和屏蔽电极相同的制备步骤中形成，无需额外的处理步骤。在屏蔽电极611周围，表面屏蔽区604的顶面上，形成一个适当掺杂（例如P-掺杂）的本体层606。本体区606从屏蔽电极611开始延伸，直到触及下一个沟槽。
为了快速扩散电场，电连接614将屏蔽电极611连接到左侧的那部分本体区606。如图6A所示，屏蔽电极611左侧的本体区606靠近有源区。作为示例，但不作为局限，屏蔽电极611和本体区606之间的连接是通过铝等导电材料构成的。电场的扩散还可以通过使用掩埋P-掺杂区609获得。掩埋P-区609形成在每个屏蔽电极611下方。作为示例，但不作为局限，沟槽625和掩埋P-区609的总深度，可以延伸到与表面屏蔽区604大致相同的深度或更深的地方。文中图6A-6B所示类型的器件，“大致相同的深度”一词包括表面屏蔽区厚度的±10%以内的深度。在器件的表面下方制备掩埋P-区609，为器件提供了传统的JTE类型的端接结构所不具备的优势。没有了表面互连，掩埋P-区609将产生较高的整体BV，器件上表面电荷的变化将不会使BV减小。
在一个典型实施例中，掩埋P-区609可以通过离子注入形成。在沟槽中制备电介质材料607和屏蔽电极611之前，先在屏蔽沟槽底部注入P-型掺杂物。每个沟槽下方的掩埋P-区609都连接到邻近的掩埋P-区609。另外，最靠近有源区520的本体区606连接到有源区520中的本体区606上。
在一个典型实施例中，可以按照以下方式制备具有有源区和端接区的半导体器件。在第一导电类型的半导体衬底的顶面上制备一个第一导电类型的外延层。外延层包括一个重掺杂的表面屏蔽区，位于轻掺杂的电压闭锁区上方。在外延层中形成多个沟槽。多个沟槽包括沟槽的第一子集对应有源区中的多个有源器件，沟槽的第二子集对应有源区周围的端接区中的多个端接结构。与第一导电类型相反的第二导电类型的掺杂物注入到沟槽的第二子集底部，形成掩埋掺杂区。每个掩埋掺杂区都位于多个沟槽的其中一个沟槽下方，并且延伸到与表面屏蔽区的底面相同的深度。沟槽的侧壁内衬氧化物等绝缘物。沟槽的剩余部分内衬导电材料，构成沟槽屏蔽电极。第二导电类型的掺杂物注入到外延层中，形成靠近沟槽的本体区。第一导电类型的掺杂物注入到本体区中，形成靠近沟槽的源极区，对应有源区中的有源器件。在该过程中，对端接区掩膜，防止在端接结构中形成源极区。
栅极电极形成在邻近的沟槽之间的有源区中，邻近沟槽设置在表面屏蔽区的顶面附近。形成到端接结构的屏蔽电极的电连接。第二区域中的每个端接结构都包括一个电连接，在其沟槽屏蔽电极和离有源区较远的那部分本体层之间。如上所述，第二区域中每个端接结构之间的间距，随着与有源区之间距离的增大而增大。
电场扩散之后，必须以均匀的方式快速回到表面。图5B表示通过使电势轮廓530形成在屏蔽电极511的垂直壁之间，使电场回到表面。
图6B表示第二端接区521b中的端接结构601。第二区域601中的端接结构的制备方式与第一端接区521a中的制备方式类似。在本实施例中，只有两处不同。其一，屏蔽电极611电连接到紧靠屏蔽电极611的本体层606。如图6B所示，紧靠屏蔽电极611的本体层606位于沟槽右侧，距离有源区较远。其二，沟槽之间的间距W随着沟槽601和有源区之间距离的增大而增大。
依据这些不同实施例的上述说明，端接结构包括三个不同的区域。第一区域用于扩散器件中的电场。第二区域用于将电场平滑地拉回器件顶面。第三区域用于防止本体层短接至器件晶片的边缘。要注意的是，在某些实施例中，这些区域的两个或两个以上区域的功能可以结合成一个结构上的特征，配置在一个单独区域中。
每个区域都包括一个第一半导体层，例如第一导电类型的半导体衬底。第二半导体层（例如第一导电类型的外延层）位于衬底上方。外延层分为表面屏蔽区和电压闭锁区。表面屏蔽区为重掺杂，电压闭锁区相对于表面屏蔽区来说，为轻掺杂。每个区域都包括一个或多个结构，每个结构都由内衬氧化物的深沟槽构成，用在底部带有第二导电类型的掩埋掺杂区的导电材料填充沟槽。在一个实施例中，每个掩埋掺杂区都连接到本体区。本发明中所述的第一导电类型为N-型，第二导电类型为P-型。本领域的技术人员应明确，可以反转掺杂类型，而不背离本发明实施例的范围。
在第一端接区中，绝缘屏蔽电极填充每个沟槽，并且电连接到靠近有源区的那部分本体层。在第二区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到距离有源区较远的本发明本体层。第二区域的沟槽之间的间距随着与有源区之间距离的增大而增大，从而可以将电场平滑地拉回器件顶面。在第三区域中，器件结构具有切断了本体区的浮动场板，形成一个通道终点。
另一个实施例是关于一种用于只需要两个区域的FBM器件的端接结构。第一区域用于扩散器件中的电场。第二区域用于将电场平滑地拉回器件顶面。依据本实施例，由于在制备FBM器件时，在一个制备过程中引入了掩埋P-区和本体区之间的开路，因此无需第三区域。
另外，依据本实施例，这两个区域都包括一个第一导电类型的第一半导体层（例如半导体衬底）。第一导电类型的第二半导体层（例如外延层）位于衬底上方。外延层分为表面屏蔽区和电压闭锁区。表面屏蔽区为重掺杂，电压闭锁区相对于表面屏蔽区来说，为轻掺杂。每个区域都包括一个或多个结构，每个结构都由内衬氧化物的深沟槽构成，用在底部带有第二导电类型的掩埋掺杂区的导电材料填充沟槽。依据本实施例，掩埋掺杂区没有连接到本体区上。
在第一区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到靠近有源区的那部分本体层。在第二区域中，绝缘屏蔽电极填充每个沟槽，并且电连接到距离有源区较远的本发明本体层。第二区域的沟槽之间的间距随着与有源区之间距离的增大而增大，从而可以将电场平滑地拉回器件顶面。为了防止在本体层和器件晶片的边缘之间形成短路，要在制备FBM器件的过程中进行一个额外的掩膜工艺。利用掩膜，在掩埋P-区和本体区之间形成一个开路，防止器件短接至器件晶片的边缘，因此无需第三区域（通道终点）。虽然增加了一个额外的处理工艺，但是其优势在于，删除第三区域后节省的空间可用于更多的有源区。
早期的端接设计中的一个限制因素是对原始的JTE区采取保守方式，如图6A所示的第一区域。原始沟槽紧密布局，合并掩埋P-区。使得远离有源区的电场充分扩散，从而将电场有效传输到表面。与传统的JTE不同，由于有源区中电荷平衡，P-区不是重掺杂。因此，P-区部分耗尽。紧密布局沟槽的原始数量略高。图7A表示本发明的一个实施例，包括通过一种缩小端接区尺寸的更加积极的方式高效实现相同面板的结构。
由图7A可见，一个实施例中，两个临界的沟槽与之间的本体区自举。该配置主要创建了一个电场死区。由于短路，P-区没有耗尽，使电场扩散出来。为了将电场平滑地移至表面，靠近短接沟槽的本体区保持浮动，使部分电场在表面端接。该浮动本体区应选择足够的间距。如果间距过宽，电场的收敛会大幅增加，在该区域形成一个热点，从而导致击穿。如果间距过密，则表面的电场过少。这会有损浮动本体区的效果，需要更多的沟槽消耗电场。
这种自举结构背后的基本概念是，将两个邻近沟槽短接，形成一个宽沟槽。端接设计背后的一个通用原则是宽度/高度（W/H）比，如图8A所示。对于有效端接来说，保护环通常具有W/H>1，有助于稍稍向外推动电场，避免在表面形成热点。如果W/H<1，则在表面聚集的场线密度会很高。在本文所述的MOSFET结构中，沟槽及其下方的P-注入物的存在会产生一个极低的W/H比。因此很难有效地扩散电场。增加保护环专用于端接，增加了掩膜数量，增大了晶圆成本。
在表面增加金属场板，将沟槽短接至邻近的本体区，实现了两部分电势的高效结合。表面上连接到每个沟槽的金属场板防止电场在该处收敛，并进行扩散。如同本文中所述，短接两个沟槽实际上增大了W/H比，使短接沟槽靠近一个单独的较宽的保护环。这会使得电场更加扩散，从而减少了结构中电场造成的第一区域的额外应力。
在端接的初始部分，以一定间隔规律地重复自举结构。短接沟槽与浮动本体区交替出现，使每个死区都能充分地扩散电场，浮动区充分地释放电场。要注意的是，本方法只需要初始的一半端接区。一段时间之后，电场充分扩散，电场的水平和垂直部分的平衡变得更加容易。因此，如图6B的区域601所示，本结果依据之前的实施例中所用的方向配置。
与之前的相关申请案中所述的集中方式相比，本方法使电场以一种更加分散的方式扩散。按照这种方式，电场还可选择与短接沟槽一起扩散，利用浮动本体区将部分电场转移到表面。因此，创建一个金属带结构，控制沟槽上电压降的速度。有助于在所需的最小区域中降低漏极电压。本方法无需限制是否仅短接两个沟槽。只要邻近的浮动本体区的间距实现最优，就可以短接两个以上的沟槽，创建死区，形成电场形状。
图7A表示本发明进一步改善端接结构的一个较佳实施例。确切地说，如图3A至6B所示的端接结构受到第一端接区上电压降低的缓慢速度的限制。如图7A所示，端接器件结构形成在适当掺杂的（例如N-型）半导体衬底（没有明确表示出）上，以承载衬底上方的电压闭锁区703，表面屏蔽区704形成在电压闭锁区703上方。端接器件结构还包括向下延伸到表面屏蔽区704的沟槽725。然而，要注意的是，屏蔽沟槽的深度可变，在某些实施例中，还可以延伸到电压闭锁区703中。沟槽内衬合适的电介质材料707。用导电材料填充沟槽725，形成屏蔽电极711。作为示例，但不作为局限，屏蔽电极可以由多晶硅形成。与图5B类似，在第一区域721a中，屏蔽电极711通过电连接连接到左侧的那部分本体层706，掩埋P-区709没有通过P-连接（例如P-连接119）连接到本体区。另外，在本实施例中，在第一端接区721a中，配置金属带结构，其中金属带714作为电接头，在两个或多个邻近沟槽725中短接多晶硅电极711。因此，在第一端接区721a中，在两个邻近的短接沟槽之间的区域中形成多个电路死区，P-区706形成在中间，以便更好地控制电压降低的速度。图7A表示在第一端接区721a中，通过使电势轮廓730形成在非死区中的屏蔽电极711的垂直壁之间，使电场回到表面，从而更好地控制电压降低的速度。第二区域721b延伸到器件晶片的边缘，与图5B所示的第二区域521b类似。
图7B表示第一端接区721a（新端接线）和第一端接区521a（原端接线）从端接区起始处的有源区的边缘开始沿端接区，静电电势降低的速度对比图。改进后的端接结构实现较大的电压降低速度，可以更加积极地控制第一端接区的电压，同时维持对表面电场的良好控制，以避免提前击穿。较好地控制第一端接区上的电压降，可以使用较小的端接区。如图7B所示，无需牺牲击穿电压，就可以使端接区缩小25%至40%。
图7A表示形成在第一导电类型的半导体衬底中的半导体功率器件，包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区。端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，通过沿沟槽侧壁的电介质层绝缘，覆盖着沟槽底面，每个沟槽都组成一个屏蔽电极，其中沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸到第一导电类型的表面屏蔽区。依据图7A所示的结构，至少第一对邻近沟槽之间的距离小于第二对邻近沟槽之间的距离。其中第一对邻近沟槽相互短接，并且连接到第一对邻近沟槽之间的本体区，第二对邻近沟槽仅短接至离有源区较近的沟槽附近的第二导电类型的本体区。
上述体系的另一种变形还可以通过配置增大和减小间距来代替短接。沟槽之间的小间距可以模拟自举，防止掩埋P-环耗尽，使电场扩散。如图8A所示，D1<D2基本可以重现短路的效果。
本发明中所述的另一种结构是在器件的有源区中和端接区中具有不同的沟槽临界尺寸。MOSFET的顶部由于是电荷平衡部分，因此具有较低的电阻率。因此，器件的顶部对Rds通常具有较少的副作用。相反地，大多数的MOSFET Rds来自于MOSFET的漂流区。为了维持高击穿电压，漂流区的电阻率必须很高。有时会导致高于需要的Rds。通常深入处理周期，不可能改变漂流区的属性。因此，如果需要在不影响击穿电压的前提下，进一步降低Rds，必须在器件中引入额外的N-注入，以获得降低Rds的目的。然而，进行N-注入的额外的处理工艺会对端接区中的电荷平衡造成负面影响，从而导致不必要的提前击穿。
如图8B所示，沟槽尺寸用宽度W和深度H表示。一种平衡击穿带来的负面效果额外N-注入的方式是使沟槽变宽。这样可以有效减小沟槽之间的台面结构区域，阻止多余的N-注入，维持电荷平衡和击穿电压。但是加宽晶片有源区中的沟槽，会消除N-注入带来的Rds优势，再次导致Rds增大。因此，如图8B所示，改变有源区中的沟槽纵横比（W/H）不可行。对有源区和端接区要配置不同的沟槽纵横比。在有源区中，维持规律的沟槽纵横比，使Rds最优。在端接区中，增大纵横比，获得电荷平衡，防止器件的提前击穿。器件的端接区由于旨在维持击穿电压，因此不会影响器件的Rds。可以完美接收这种配置。另外，有源区和端接中沟槽纵横比的变化可用于图3A、5B、7A和8A所示的全部端接结构。
图8B所示的上述沟槽W/H纵横比的范围通常是0.2至0.5。根据N-注入的剂量和能量的要求，改变比例，高度H可以保持不变，而沟槽宽度W变化。
本方法不仅局限于端接区中一致的沟槽临界尺寸。端接区中沟槽的宽度还可以在合理的范围内良好调整。端接区中具有不同的沟槽纵横比带来的优势是，在不同的循环中，可以使用不变的端接体系。如果制备工艺要在端接中维持与增加N-注入的有源区中的沟槽纵横比相同的沟槽纵横比，必须改变沟槽之间的间距，以保持电荷平衡。与传统方式不同，本发明提出了改变沟槽纵横比的配置。因此，本发明所述的器件无需减小沟槽之间的间距，就能保持电荷平衡。从而降低了成本，减小了制备过程中的复杂性，使得一个标准的端接体系可以适合不同的MOSFET重复设计以及各种功率器件。还要注意的是，本发明所述的实施例更加关键，考虑到朝向的超级结型器件结构漂移，超级结型器件结构旨在降低Rds同时通过电荷平衡保持击穿电压。
尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。例如，虽然上述示例中的导电类型表示为n-通道器件，但是通过反转导电类型的极性，本发明也可用于p-通道器件。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。因此，应认为所附的权利要求书涵盖本发明的真实意图和范围内的全部变化和修正。

Claims (20)

1.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中：
所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，形成屏蔽电极，并通过沿沟槽侧壁和沟槽底面的电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区；
第二导电类型的第一端接区掩埋掺杂区设置在多个沟槽底部；以及
设置在半导体衬底的顶面上方的金属接头，其中至少两个邻近沟槽的屏蔽电极通过金属接头电连接在一起，并且短接至两个连接的邻近沟槽之间的本体区，从而在邻近的短接沟槽之间的表面屏蔽区中形成电场死区。
2.如权利要求1所述的半导体功率器件，其特征在于：
所述端接区还包括一个包围着第一端接区的第二端接区，包括多个沟槽，其中每个沟槽具有第二导电类型的独立的掩埋掺杂区，设置在每个沟槽底部；以及
设置在半导体衬底的顶面上方的金属接头，将每个沟槽中的屏蔽电极都电连接到与远离有源区的每个沟槽邻近的本体区上。
3.如权利要求2所述的半导体功率器件，其特征在于：
所述第二端接区中的多个沟槽的间距大于第一端接区中设置的多个沟槽的间距。
4.如权利要求1所述的半导体功率器件，其特征在于：
设置在第一端接区中的半导体衬底的顶面上方且电连接到靠近有源区的至少两个沟槽上的金属接头，短接至离有源区最近的本体区上。
5.如权利要求1所述的半导体功率器件，其特征在于：
设置在第二端接区中的半导体衬底的顶面上方的金属接头，将每个沟槽中的屏蔽电极都电连接到设置在远离有源区的每个沟槽邻近的本体区上。
6.如权利要求1所述的半导体功率器件，其特征在于：
第一导电类型的表面屏蔽区的掺杂浓度比设置在第一导电类型的表面屏蔽区下方的第一导电类型的电压闭锁层的掺杂浓度高10至15倍。
7.如权利要求1所述的半导体功率器件，其特征在于：
第一导电类型的表面屏蔽区为N型掺杂区，设置在多个沟槽下方的掩埋掺杂区用P型掺杂物掺杂。
8.如权利要求1所述的半导体功率器件，其特征在于：
半导体衬底还包括一个重掺杂N底层，作为半导体衬底的漏极端。
9.如权利要求7所述的半导体功率器件，其特征在于：
第一导电类型的表面屏蔽区的掺杂浓度为1e15cm-3至5e16cm-3，第一导电类型的电压闭锁区设置在第一导电类型的表面屏蔽区下方，掺杂浓度为1e14cm-3至5e15cm-3。
10.如权利要求1所述的半导体功率器件，其特征在于：
所述半导体衬底还包括一个重掺杂N底层，其掺杂浓度为1e19cm-3至1e21cm-3。
11.如权利要求1所述的半导体功率器件，其特征在于：
第一导电类型的表面屏蔽区为N型掺杂区，用砷掺杂物掺杂，所述表面屏蔽区下方的第一导电类型的电压闭锁层用磷掺杂物掺杂。
12.如权利要求1所述的半导体功率器件，其特征在于：
多个沟槽垫有氧化层，并用多晶硅填充，作为导电沟槽填充材料。
13.如权利要求1所述的半导体功率器件，其特征在于：
多个沟槽的深度为6微米，垫有厚度为5500埃的氧化层，并用多晶硅填充，作为导电沟槽填充材料。
14.如权利要求1所述的半导体功率器件，其特征在于：
所述沟槽下方的第二导电类型的掩埋掺杂区为P型掺杂区，掺杂浓度为1e12cm-3至1e13cm-3。
15.如权利要求1所述的半导体功率器件，其特征在于：
所述有源区具有多个沟槽，并且所述端接区中沟槽的纵横比大于有源区中沟槽的纵横比，所述沟槽的纵横比由沟槽宽度和沟槽深度之比来表示。
16.如权利要求15所述的半导体功率器件，其特征在于：
所述沟槽的纵横比为0.2至0.5，其中沟槽深度在有源区和端接区中保持一致，沟槽宽度可调节，配置端接区中沟槽的纵横比大于有源区中沟槽的纵横比。
17.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中：
所述端接区包括靠近有源区的第一端接区，具有多个用导电材料填充的沟槽，并沿沟槽侧壁通过电介质层绝缘，且覆盖着沟槽底面，每个沟槽都构成一个屏蔽电极，其中所述沟槽穿过半导体衬底顶面附近的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区；以及
其中至少第一对邻近沟槽之间的间距小于第二对邻近沟槽之间的间距，其中所述的第一对邻近沟槽中的屏蔽电极相互短接，并且连接短接到第一对邻近沟槽之间的本体区，所述的第二对邻近沟槽的每个沟槽中的屏蔽电极仅仅短接至与靠近有源区的每个沟槽邻近的第二导电类型的本体区。
18.如权利要求17所述的半导体功率器件，其特征在于：
所述端接区还包括一个包围着第一端接区的第二端接区，包括多个沟槽，其中每个沟槽都有第二导电类型的独立的掩埋掺杂区，设置在表面屏蔽区下方；以及
设置在半导体衬底的顶面上方的金属接头，将每个沟槽的屏蔽电极都电连接到与远离有源区的每个沟槽邻近的本体区上。
19.一种半导体功率器件，其特征在于，所述半导体功率器件形成在第一导电类型的半导体衬底中，该半导体功率器件包括一个有源区和一个包围着有源区并且设置在半导体衬底边缘附近的端接区，其中：
所述有源区和端接区具有多个用导电材料填充来构成屏蔽电极的沟槽，沿沟槽侧壁和沟槽底面通过电介质层绝缘，其中所述沟槽穿过在半导体衬底的顶面附近与第一导电类型相反的第二导电类型的本体区垂直延伸至少到第一导电类型的表面屏蔽区，其中端接区中沟槽的纵横比大于有源区中沟槽的纵横比，所述沟槽的纵横比由沟槽宽度和沟槽深度之比来表示。
20.如权利要求19所述的半导体功率器件，其特征在于：
所述端接区中沟槽的纵横比为0.2至0.5，其中沟槽深度在有源区和端接区中保持一致，沟槽宽度可调节，配置端接区中沟槽的纵横比大于有源区中沟槽的纵横比。
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