JP6602700B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、たとえば、パワーＭＯＳトランジスタを備えた半導体装置に好適に利用できるものである。
自動車に搭載されたライト、パワーステアリング、パワーウィンドウ等の電装品を動作させるために、パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ等を備えた半導体装置が使用されている。
半導体装置の半導体基板に規定された素子形成領域には、スイッチング素子として、たとえば、ｎチャネル型のパワーＭＯＳトランジスタが形成されている。素子形成領域では、チャネルが形成されるｐ型ベース領域が形成されている。素子形成領域を取り囲む終端領域には、ｐ−型ガードリング領域が形成されている。半導体基板の表面側にはソース電極が形成され、半導体基板の裏面側にはドレイン電極が形成されている。
半導体基板には、ドレイン領域となるｎ型ドリフト領域が形成されている。ｐ型ベース領域の底からｎ型ドリフト領域へ向かって突出するように、ｐ型コラム領域が形成されている。ｐ型コラム領域とｎ型ドリフト領域とは、たとえば、一方向に交互に配置されるように形成されている。この構造はスーパージャンクション構造と称されている。このような半導体装置を開示した特許文献の例として、特許文献１および特許文献２がある。
特開２００９−１４１１８５号公報 特開２００７−２２１０２４号公報
Ｐ型コラム領域とｐ−型ガードリング領域とが重なっている領域では、チャージバランスが不均一になることが想定される。このため、終端領域における耐圧が、素子形成領域における耐圧よりも下がることがある。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、素子形成領域が規定された半導体基板と、ベース領域と、ゲート電極と、ソース領域と複数のコラム領域と、ガードリング領域と、ゲート引き出し電極とを備えている。半導体基板はドレイン領域となる。ベース領域は、半導体基板の表面から第１深さにわたり形成されている。ゲート電極は、ベース領域に形成され、ベース領域の表面から第１深さよりも深い第２深さに達する第１トレンチ内に第１絶縁膜を介在させて形成されている。ソース領域は、ベース領域の表面から第１深さよりも浅い第３深さにわたり形成されている。複数のコラム領域は、ベース領域の底から、第１深さよりも深い第４深さにわたり形成され、互いに間隔を隔てて配置されている。ガードリング領域は、ベース領域の外周部を、外周部の下方と外周部よりもさらに外側とから取り囲む態様で、半導体基板の表面から、第１深さよりも深い第５深さにわたり形成されている。ゲート引き出し電極は、ベース領域とガードリング領域とが重なっている領域の表面か
ら第５深さよりも浅い第６深さに達する第２トレンチ内に第２絶縁膜を介在させて形成され、ゲート電極と電気的に接続されている。複数のコラム領域のうち、最外周に配置されたコラム領域と、ガードリング領域とは第１距離をもって隔てられている。第２導電型のベース領域には、ベース領域の表面から第１深さにわたり半導体基板の第１導電型領域が位置する部分が設けられている。
一実施の形態に係る半導体装置によれば、耐圧を向上させることができる。
実施の形態１に係る半導体装置の平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面斜視図である。 同実施の形態において、半導体装置のオン動作を説明するための断面図である。 比較例に係る半導体装置のオン動作を説明するための断面図である。 比較例に係る半導体装置のオフ動作と問題点とを説明するための断面図である。 同実施の形態において、半導体装置のオフ動作と効果とを説明するための断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。 実施の形態２に係る半導体装置の平面図である。 同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面斜視図である。 同実施の形態において、半導体装置のオン動作を説明するための断面図である。 同実施の形態において、半導体装置のオフ動作と効果とを説明するための断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、変形例に係る半導体装置の平面図である。
実施の形態１
ここでは、スーパージャンクション構造のパワーＭＯＳトランジスタを備えた半導体装置の第１例について説明する。
（断面構造）
図１および図２に示すように、半導体基板ＳＵＢの表面側では表面から所定の深さにわたり、ｎ型ドリフト領域ＤＦＲが形成されている。ｎ型ドリフト領域ＤＦＲに、素子形成領域ＥＦＲが規定されている。その素子形成領域ＥＦＲには、ｎチャネル型のパワーＭＯＳトランジスタＮＴＲが形成されている。素子形成領域ＥＦＲには、たとえば、ボロンを含んだｐ型ベース領域ＢＳＲが形成されている。ｐ型ベース領域ＢＳＲは、ｎ型ドリフト領域ＤＦＲ（半導体基板ＳＵＢ）の表面から所定の深さにわたり形成されている。素子形成領域ＥＦＲを取り囲む終端領域ＴＥＲ（ｐ型ベース領域ＢＳＲの外周部分）には、たとえば、ボロンを含んだｐ−型ガードリング領域ＧＲＲが形成されている。
ｐ型ベース領域ＢＳＲを貫通してｎ型ドリフト領域ＤＦＲに達するトレンチＴＲＣ１（図１０参照）が形成されている。そのトレンチＴＲＣ１内にゲート絶縁膜ＧＩＦを介在させてゲート電極ＧＥＬが形成されている。ｐ型ベース領域ＢＳＲには、パワーＭＯＳトランジスタＮＴＲのソース領域として、たとえば、ヒ素を含んだｎ型のソース領域ＳＣＲが形成されている。ソース領域ＳＣＲは、ｐ型ベース領域ＢＳＲの表面から所定の深さにわたり形成されている。ソース領域ＳＣＲの側方には、ｐ＋型領域が形成されている。
ｐ型ベース領域ＢＳＲの底から所定の深さにわたり、たとえば、ボロンを含んだｐ型コラム領域ＣＯＲが複数形成されている。ここでは、一例として、ｐ型コラム領域ＣＯＲは、略矩形状の平面パターンをもって形成されている。素子形成領域（ｐ型ベース領域ＢＳＲ）では、ｐ型コラム領域ＣＯＲとｎ型ドリフト領域ＤＦＲとが交互に配置されることで、スーパージャンクション構造が形成されている。複数のｐ型コラム領域ＣＯＲのうち、最外周に位置するｐ型コラム領域ＣＯＲとｐ−型ガードリングＧＲＲとは、距離Ｓ１をもって隔てられている。隣り合うｐ型コラム領域ＣＯＲとｐ型コラム領域ＣＯＲとは、少なくとも距離Ｓ２をもって隔てられている。
ｐ−型ガードリング領域ＧＲＲでは、トレンチＴＲＣ２（図１０参照）が形成されている。このトレンチＴＲＣ２の幅は、ゲート電極ＧＥＬが形成されているトレンチＴＲＣ１（図１０参照）の幅よりも広く設定されている。そのトレンチＴＲＣ２内に絶縁膜ＩＦを介在させて、ゲート電極引き出し部ＧＥＥが形成されている。ゲート電極引き出し部ＧＥＥは、ゲート電極ＧＥＬと電気的に接続されている。
ゲート電極ＧＥＬおよびゲート電極引き出し部ＧＥＥ等を覆うように、層間絶縁膜ＩＬＦが形成されている。層間絶縁膜ＩＬＦは、たとえば、ＢＰＳＧ（Boro Phospho Silicate Glass）膜等から形成されている。層間絶縁膜ＩＬＦを貫通するように、ゲート電極プラグＧＥＰおよびソース電極プラグＳＥＰが形成されている。ゲート電極プラグＧＥＰは、ゲート電極引き出し部ＧＥＥと電気的に接続されている。ソース電極プラグＳＥＰは、ソース領域ＳＣＲと電気的に接続されている。
層間絶縁膜ＩＬＦの表面に、ゲート電極金属膜ＧＥＭおよびソース電極金属膜ＳＥＭが形成されている。ゲート電極金属膜ＧＥＭは、ゲート電極プラグＧＥＰと電気的に接続されている。ゲート電極金属膜ＧＥＭは、ゲート電極プラグＧＥＰおよびゲート電極引き出し部ＧＥＥを介して、ゲート電極ＧＥＬと電気的に接続されている。ソース電極金属膜ＳＥＭは、ソース電極プラグＳＥＰと電気的に接続されている。ソース電極金属膜ＳＥＭは、ソース電極プラグＳＥＰを介してソース領域ＳＣＲと電気的に接続されている。
半導体基板ＳＵＢの裏面側には、ｎ＋型領域ＮＣＲが形成されている。ｎ＋型領域ＮＣＲおよびｎ型ドリフト領域ＤＦＲが、パワーＭＯＳトランジスタＮＴＲのドレイン領域となる。ｎ＋型領域に接するように、ドレイン電極金属膜ＤＥＭが形成されている。なお、この実施の形態では、ｎ＋型基板ＳＢＢ（図７参照）をｎ＋型領域ＮＣＲとし、そのｎ＋型領域ＮＣＲにエピタキシャル成長によってｎ型ドリフト領域ＤＦＲが形成されているが、この明細書では、ｎ＋型領域ＮＣＲとｎ型ドリフト領域ＤＦＲとを半導体基板ＳＵＢとしている。
（平面構造）
図１および図２に示すように、ｐ−型ガードリング領域ＧＲＲは、終端領域ＴＥＲに配置され、ｐ型ベース領域ＢＳＲを取り囲むように全周にわたって形成されている。ゲート電極引き出し部ＧＥＥは、ｐ型ベース領域ＢＳＲを取り囲むように環状に形成されている。
ゲート電極ＧＥＬは、一方向（Ｘ方向）に互いに間隔を隔てて複数配置されている。複数のゲート電極ＧＥＬのそれぞれは、一方向と交差する方向（Ｙ方向）に延在する。複数のゲート電極ＧＥＬは、環状のゲート電極引き出し部ＧＥＥの内側に配置されている。複数のゲート電極ＧＥＬのそれぞれの一方の端部と他方の端部とは、環状のゲート電極引き出し部ＧＥＥに繋がって、電気的に接続されている。
ｐ型コラム領域ＣＯＲは、たとえば、Ｘ方向とＹ方向とに互いに間隔を隔てて複数配置されている。なお、図１では、図面の簡略化のために、Ｙ方向に間隔を隔てて配置されているｐ型コラム領域ＣＯＲの一部だけを示す。
ソース電極金属膜ＳＥＭは、パワーＭＯＳトランジスタＮＴＲを覆うように形成されている。ゲート電極金属膜ＧＥＭは、ソース電極金属膜ＳＥＭを取り囲むように環状に形成されている。実施の形態１に係る半導体装置は、上記のように構成される。
（動作）
次に、上述した半導体装置の動作について説明する。まず、オン動作について説明する。オン動作させる際に、ゲート電極ＧＥＬには、パワーＭＯＳトランジスタＮＴＲのしきい値電圧以上の電圧が印加される。ここでは、ゲート電極ＧＥＬには、ゲート電極金属膜ＧＥＭ、ゲート電極プラグＧＥＰおよびゲート電極引き出し部ＧＥＥを介して、たとえば、約１２Ｖ程度の電圧が印加される。ソース領域ＳＣＲには、ソース電極金属膜ＳＥＭおよびソース電極プラグＳＥＰを介して、たとえば、０Ｖの電圧が印加される。ｎ＋型領域ＮＣＲ等（ドレイン領域）には、ドレイン電極金属膜ＤＥＭを介して、たとえば、約１２Ｖ程度の電圧が印加される。
これにより、ゲート電極ＧＥＬに対してゲート絶縁膜ＧＩＦを介在させて位置するｐ型ベース領域ＢＳＲの部分にｎ型のチャネルが形成される。図３に示すように、チャネルが形成されることで、電荷が移動し、矢印に示すように、ドレイン電極金属膜ＤＥＭからソース電極金属膜ＳＥＭへ向かって電流が流れるオン状態になる。
次に、オフ動作させる際には、ゲート電極ＧＥＬに、パワーＭＯＳトランジスタＮＴＲのしきい値電圧よりも低い電圧が印加される。このとき、ソース領域ＳＣＲとｎ型ドリフト領域ＤＦＲとの間に電位差が生じる。また、ゲート電極ＧＥＬの電圧とソース領域ＳＣＲの電圧は低い。
このため、ｎ型ドリフト領域ＤＦＲとｐ型ベース領域ＢＳＲとのｐｎ接合部分から縦方向に空乏層が拡がる。また、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲとのｐｎ接合部分からも、主として横方向に空乏層が拡がる。
これにより、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲは、空乏層によって満たされることになる。このような空乏層が形成されることで、ソース領域ＳＣＲとｎ型ドリフト領域ＤＦＲとの間の電荷の移動が遮られる。電荷の移動が遮られることで、電流の流れが阻止されて、オフ状態になる。
スーパージャンクション構造が形成されている素子形成領域では、ｐ型の不純物濃度とｎ型の不純物濃度とのチャージバランスが保持されており、均一な空乏層が発生する。一方、ｐ型ベース領域ＢＳＲの外周部（終端領域ＴＥＲ）とゲート電極引き出し部ＧＥＥの下端に形成される空乏層には、曲率が大きくなる箇所が生じる。空乏層における曲率の大きな箇所では、電界が集中しやすく、終端領域の耐圧が低下する要因となる。
このような電界集中を軽減するとともに、素子形成領域よりも終端領域の耐圧を確保するために、ｐ−型ガードリング領域ＧＲＲが形成されている。ｐ−型ガードリング領域ＧＲＲは、ｐ型ベース領域ＢＳＲの外周部とゲート電極引き出し部ＧＥＥとを下方から取り囲むように形成されている。
上述した半導体装置では、そのｐ−型ガードリングＧＲＲと最外周に位置するｐ型コラム領域ＣＯＲととは、距離Ｓ１を隔てられている。これにより、半導体装置に対して、通常使用される電圧よりも高い電圧、たとえば、サージ電圧が印加されるような場合でも、耐圧を確保することができる。このことについて、比較例に係る半導体装置と比べて説明する。
（比較例）
図４に示すように、比較例に係る半導体装置ＳＥＤでは、複数のｐ型コラム領域ＣＯＲのうち、外周部分に位置するｐ型コラム領域ＣＯＲが、ｐ−型ガードリング領域ＧＲＲに形成されている。なお、これ以外の実質的な構成については、図２に示す構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、半導体装置の動作について説明する。まず、オン動作について説明する。ゲート電極ＧＥＬにしきい値電圧以上の電圧が印加される。これにより、ゲート電極ＧＥＬに対してゲート絶縁膜ＧＩＦを介在させて位置するｐ型ベース領域ＢＳＲの部分にｎ型のチャネルが形成される。チャネルが形成されることで、ドレイン電極金属膜ＤＥＭからソース電極金属膜ＳＥＭへ向かって電流が流れるオン状態になる。
次に、オフ動作について説明する。ゲート電極ＧＥＬに、パワーＭＯＳトランジスタＮＴＲのしきい値電圧よりも低い電圧が印加される。これにより、ｐ型ベース領域ＢＳＲの部分に形成されていたチャネルが消滅する。ｎ型ドリフト領域ＤＦＲとｐ型ベース領域ＢＳＲとのｐｎ接合部分から空乏層が拡がる。また、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲとのｐｎ接合部分から空乏層が拡がる。
これにより、図５に示すように、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲは、空乏層ＤＰＬによって満たされる。このような空乏層ＤＰＬが形成されることで、ソース領域ＳＣＲとｎ型ドリフト領域ＤＦＲとの間の電荷の移動が遮られる。電荷の移動が遮られることで、電流の流れが阻止されて、オフ状態になる。
比較例に係る半導体装置ＳＥＤでは、外周部分に位置するｐ型コラム領域ＣＯＲが、ｐ−型ガードリング領域ＧＲＲに形成されている。このため、ｐ型コラム領域ＣＯＲとｐ−型ガードリング領域ＧＲＲとが重なっている領域では、ｐ型の不純物濃度が高くなり、不純物濃度のチャージバランスが不均一になる。
このことで、図５に示すように、ｐ型コラム領域ＣＯＲとｐ−型ガードリング領域ＧＲＲとが重なっている領域では、空乏層ＤＰＬの上端ＵＥが上方へ向かって伸びず、上端ＵＥと下端ＬＥと距離ＬＤが他の部分の距離に比べて短くなる。このため、空乏層ＤＰＬが薄くなった部分において耐圧が低下し、半導体装置ＳＥＤ（パワーＭＯＳトランジスタＮＲＴ）がブレークダウンを起こしてしまうことが想定される。特に、サージ電圧等が印加された場合には、ブレークダウンを起こしてしまう可能性が高くなる。
比較例に係る半導体装置ＳＥＤに対して実施の形態に係る半導体装置ＳＥＤでは、図２に示すように、ｐ型コラム領域ＣＯＲは、ｐ−型ガードリング領域ＧＲＲとは重ならないように形成されており、最外周に位置するｐ型コラム領域ＣＯＲは、ｐ−型ガードリング領域ＧＲＲとは距離Ｓ１を隔てて形成されている。この距離Ｓ１は、隣り合うｐ型コラム領域ＣＯＲとｐ型コラム領域ＣＯＲとの距離Ｓ２よりも短く、そして、ｐ型コラム領域ＣＯＲとｐ−型ガードリング領域ＧＲＲとの間において、空乏層が薄く形成されない距離に設定されている。ここでは、たとえば、約１〜２．５μｍ程度の距離とされる。
これにより、図６に示すように、ｐ型不純物濃度のチャージバランスが不均一になることが抑制されて、空乏層ＤＰＬがほぼ均一に形成される。その結果、通常使用される電圧よりも高い、サージ電圧等が印加されるような場合でも、終端領域ＴＥＲにおける耐圧が確保されて、半導体装置ＳＥＤ（パワーＭＯＳトランジスタＮＲＴ）としての耐圧を高めることができる。
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。まず、図７に示すように、ｎ＋型基板ＳＢＢが用意される。このｎ＋型基板ＳＢＢはｎ＋型領域ＮＣＲになる。次に、図８に示すように、ｎ＋型基板ＳＢＢの表面に、エピタキシャル成長法によって、ｎ型のエピタキシャル層が形成される。このエピタキシャル層が、ｎ型ドリフト領域ＤＦＲになる。ｎ＋型基板ＳＢＢとｎ型ドリフト領域ＤＦＲ（エピタキシャル層）によって、半導体基板ＳＵＢが構成される。
次に、所定の写真製版処理を行うことにより、ｐ−型ガードリング領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、たとえば、ボロン等のｐ型の不純物が注入される。その後、レジストパターンが除去される。これにより、図９に示すように、半導体基板ＳＵＢの表面から所定の深さにわたりｐ−型ガードリング領域ＧＲＲが形成される。
次に、所定の写真製版処理を行うことにより、トレンチを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをエッチングマスクとして露出している半導体基板ＳＵＢにエッチング処理が行われる。その後、レジストパターンが除去される。これにより、図１０に示すように、素子形成領域ＥＦＲ（図２参照）では、一方向に延在するトレンチＴＲＣ１が形成される。ｐ−型ガードリング領域ＧＲＲでは、環状のトレンチＴＲＣ２が形成される。トレンチＴＲＣ１とトレンチＴＲＣ２とは、同じ深さをもって形成される。トレンチＴＲＣ２は、トレンチＴＲＣ１の幅よりも広い幅をもって形成される。
次に、熱酸処理を行うことにより、トレンチＴＲＣ１、ＴＲＣ２の側壁面と半導体基板ＳＵＢの表面等にシリコン酸化膜（図示せず）が形成される。次に、そのシリコン酸化膜を覆うように、たとえば、ポリシリコン膜（図示せず）が形成される。次に、ドライエッチング処理を行うことにより、トレンチＴＲＣ１、ＴＲＣ２内に位置するシリコン酸化膜の部分とポリシリコン膜の部分とを残して、半導体基板ＳＵＢの上面上に位置するポリシリコン膜の部分とシリコン酸化膜の部分とが除去される。
これにより、図１１に示すように、トレンチＴＲＣ１内にゲート絶縁膜ＧＩＦを介在させてゲート電極ＧＥＬが形成される。トレンチＴＲＣ２内に絶縁膜ＩＦを介在させてゲート電極引き出し部ＧＥＥが形成される。
次に、所定の写真製版処理を行うことにより、ｐ型ベース領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、たとえば、ボロン等のｐ型の不純物が注入される。その後、レジストパターンが除去される。
これにより、図１２に示すように、半導体基板ＳＵＢの表面から所定の深さにわたりｐ型ベース領域ＢＳＲが形成される。ｐ型ベース領域ＢＳＲの深さは、ｐ−型ガードリング領域ＧＲＲの深さよりも浅い。ｐ型ベース領域ＢＳＲの終端領域は、ｐ−型ガードリング領域ＧＲＲと重なっている。
次に、所定の写真製版処理を行うことにより、ソース領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、たとえば、ヒ素等のｎ型の不純物が注入される。その後、レジストパターンが除去される。次に、ｐ＋型領域を形成するためのレジストパターン（図示せず）が形成される。
次に、そのレジストパターンを注入マスクとして、たとえば、ボロン等のｐ型の不純物が注入される。その後、レジストパターンが除去される。これにより、図１３に示すように、ｐ型ベース領域ＢＳＲにソース領域ＳＣＲとｐ＋型領域とが形成される。
次に、半導体基板ＳＵＢを覆うように、ハードマスクとなるシリコン酸化膜（図示せず）が形成される。次に、図１４に示すように、所定の写真製版処理を行うことにより、ｐ型コラム領域を形成するためのレジストパターンＰＲが形成される。次に、そのレジストパターンＰＲをエッチングマスクとして、シリコン酸化膜にエッチング処理を行うことにより、ハードマスクＨＭが形成される。
次に、そのレジストパターンＰＲおよびハードマスクＨＭを注入マスクとして、たとえば、ボロン等のｐ型の不純物が注入される。その後、レジストパターンＰＲおよびハードマスクＨＭが除去される。これにより、図１５に示すように、複数のｐ型コラム領域ＣＯＲが形成される。複数のｐ型コラム領域ＣＯＲのうち、最外周に位置するｐ型コラム領域ＣＯＲは、ｐ−型ガードリング領域ＧＲＲとは距離を隔てて形成されている。
次に、図１６に示すように、半導体基板ＳＵＢを覆うように、たとえば、ＢＰＳＧ膜等の層間絶縁膜ＩＬＦが形成される。次に、所定の写真製版処理とエッチング処理を行うことにより、層間絶縁膜ＩＬＦにソースコンタクトホールＳＣＨとゲートコンタクトホールＧＣＨが形成される。次に、タングステン膜またはチタン膜等を形成し、所定のエッチング処理を行うことによって、ソースコンタクトホールＳＣＨ内にソース電極プラグＳＥＰが形成され、ゲートコンタクトホールＧＣＨ内にゲート電極プラグＧＥＰが形成される。
次に、層間絶縁膜ＩＬＦを覆うように、たとえば、アルミニウム膜等の導電性膜（図示せず）が形成される。次に、図１６に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ソース電極金属膜ＳＥＭおよびゲート電極金属膜ＧＥＭが形成される。
次に、図１７に示すように、半導体基板ＳＵＢの裏面に、たとえば、アルミニウム膜を形成することにより、ドレイン電極金属膜ＤＥＭが形成される。こうして、半導体装置の主要部分が完成する。
上述した半導体装置の製造方法では、終端領域ＴＥＲの耐圧が向上する半導体装置を得ることができる。また、上述した製造方法では、トレンチＴＲＣ２の幅がトレンチＴＲＣ１の幅より広く形成される。これにより、トレンチＴＲＣ２内に形成されるゲート電極引き出し部ＧＥＥに対するゲート電極プラグＧＥＰ（ゲートコンタクトホールＧＣＨ）のアライメントのずれに対するマージンを大きくすることができる。
さらに、上述した製造方法では、トレンチＴＲＣ１内に形成されるゲート電極ＧＥＬに対する絶縁耐圧と、トレンチＴＲＣ２内に形成されるゲート電極引き出し部ＧＥＥに対する絶縁耐性とが下がってしまうのを抑制することができる。たとえば、ある長さを有して延在するトレンチでは、延在する方向の先に端部が存在することになる。そのような端部では、トレンチの角が丸まってしまう等が起因して、トレンチ内に形成されるゲート電極に対する絶縁耐圧が下がってしまうことが想定される。
上述した製造方法では、トレンチＴＲＣ２は環状に形成され、トレンチＴＲＣ１はその環状のトレンチＴＲＣ２の内側に配置されてトレンチＴＲＣ２に繋がるように形成される。このため、トレンチＴＲＣ１およびＴＲＣ２は繋がっており、トレンチが延在する方向の先に端部は形成されないことになる。これにより、上述した端部が形成されることによる絶縁耐性の低下が抑制されて、絶縁耐性を確保することができる。
実施の形態２
ここでは、スーパージャンクション構造のパワーＭＯＳトランジスタを備えた半導体装置の第２例について説明する。
（断面構造および平面構造）
図１８および図１９に示すように、半導体装置ＳＥＤでは、ｐ型ベース領域ＢＳＲが、ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とに二分されている。ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とは、距離Ｓ３をもって隔てられている。そのｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２との間には、ｎ型ドリフト領域ＤＦＲが位置している。ｐ型ベース領域ＢＳＲ２は、終端領域ＴＥＲに環状に配置されている。ｐ型ベース領域ＢＳＲ１は、環状のｐ型ベース領域ＢＳＲ２の内側に配置されている。
なお、これ以外の構成については、図１および図２に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
（動作）
次に、上述した半導体装置の動作について説明する。動作は、前述した半導体装置と同様である。
まず、オン動作させる際には、ゲート電極ＧＥＬに、たとえば、約１２Ｖ程度の電圧が印加される。ソース領域ＳＣＲに、たとえば、０Ｖの電圧が印加される。ｎ＋型領域ＮＣＲ等（ドレイン領域）に、たとえば、約１２Ｖ程度の電圧が印加される。これにより、図２０に示すように、ｐ型ベース領域ＢＳＲの部分にｎ型のチャネルが形成されて、矢印に示すように、ドレイン電極金属膜ＤＥＭからソース電極金属膜ＳＥＭへ向かって電流が流れるオン状態になる。
次に、オフ動作させる際には、ゲート電極ＧＥＬに、パワーＭＯＳトランジスタＮＴＲのしきい値電圧よりも低い電圧が印加される。
これにより、ｎ型ドリフト領域ＤＦＲとｐ型ベース領域ＢＳＲとのｐｎ接合部分から空乏層が拡がるとともに、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲとのｐｎ接合部分からも空乏層が拡がる。このとき、ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２との距離Ｓ３は、ｎ型ドリフト領域ＤＦＲとｐ型ベース領域ＢＳＲ１とのｐｎ接合部分から伸びる空乏層と、ｎ型ドリフト領域ＤＦＲとｐ型ベース領域ＢＳＲ２とのｐｎ接合部分から伸びる空乏層とが繋がる長さに設定されている。これにより、図２１に示すように、ｎ型ドリフト領域ＤＦＲとｐ型コラム領域ＣＯＲとが、空乏層ＤＰＬによって満たされることになり、ソース領域ＳＣＲとｎ型ドリフト領域ＤＦＲとの間の電流の流れが阻止されて、オフ状態になる。
上述した半導体装置では、複数のｐ型コラム領域ＣＯＲのうち、最外周に位置するｐ型コラム領域ＣＯＲが、ｐ−型ガードリング領域ＧＲＲから距離を隔てて配置されている。これにより、実施の形態１において説明したのと同様に、ｐ型不純物濃度のチャージバランスが不均一になることが抑制されて、空乏層ＤＰＬがほぼ均一に形成される。その結果、サージ電圧等が印加されるような場合でも、終端領域ＴＥＲ（ｐ型ベース領域ＢＳＲの外周部）における耐圧が確保されて、半導体装置ＳＥＤ（パワーＭＯＳトランジスタＮＲＴ）としての耐圧を向上させることができる。
さらに、上述した半導体装置では、ｐ型ベース領域ＢＳＲが、ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とに二分されていることで、終端領域ＴＥＲにおける電界を確実に緩和することができ、終端領域ＴＥＲの耐圧をさらに向上させることができる。
このことについて説明する。発明者らは、シミュレーションによる評価を行ったところ、ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とに二分した場合には、ｐ型ベース領域ＢＳＲを二分させない場合と比べて、ｐ型ベース領域ＢＳＲ２の端部の等電位線の間隔が拡がっていることわかり、ｐ型ベース領域ＢＳＲ２の端部の電界がさらに緩和されることがわかった。すなわち、二分されたｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とのうち、外側に位置するｐ型ベース領域ＢＳＲ２とｐ−型ガードリング領域ＧＲＲとが、フィールドリミッティングとして機能していることが確認された。
（製造方法）
次に、上述した半導体装置の製造方法の一例について説明する。まず、図７〜図１１に示す工程と同様の工程を経て、図２２に示すように、ゲート電極ＧＥＬおよびゲート電極引き出し部ＧＥＥが形成される。
次に、所定の写真製版処理を行うことにより、ｐ型ベース領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとしてｐ型の不純物が注入される。その後、レジストパターンが除去される。
これにより、図２３に示すように、ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２が形成される。ｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２との間に領域には、ｐ型の不純物が注入されなかったｎ型ドリフト領域ＤＦＲの部分が位置する。ｎ型ドリフト領域ＤＦＲの部分は、ｐ−型ガードリング領域ＧＲＲの内側において、環状に位置する。
その後、図１３〜図１７に示す工程と同様の工程を経て、図２４に示すように、半導体装置ＳＥＤの主要部分が完成する。
上述した半導体装置では、製造工程を追加することなく、ｐ型ベース領域ＢＳＲを形成するためのマスクのパターンを変更するだけで、終端領域ＴＥＲの耐圧をさらに向上させることができる半導体装置を製造することができる。
また、実施の形態１において説明したのと同様に、トレンチＴＲＣ２の幅がトレンチＴＲＣ１の幅より広く形成される。これにより、トレンチＴＲＣ２内に形成されるゲート電極引き出し部ＧＥＥに対するゲート電極プラグＧＥＰ（ゲートコンタクトホールＧＣＨ）のアライメントのずれに対するマージンを大きくすることができる。
さらに、実施の形態１において説明したのと同様に、トレンチＴＲＣ１内に形成されるゲート電極ＧＥＬに対する絶縁耐圧と、トレンチＴＲＣ２内に形成されるゲート電極引き出し部ＧＥＥに対する絶縁耐性とを確保することができる。
（変形例）
上述した半導体装置では、ｐ型ベース領域ＢＳＲをｐ型ベース領域ＢＳＲ１とｐ型ベース領域ＢＳＲ２とに二分する態様で、環状のｎ型ドリフト領域ＤＦＲが位置する場合を例に挙げて説明した。終端領域ＴＥＲにおける電界を緩和させるには、たとえば、図２５に示すように、電界が集中しやすいコーナーにだけｎ型ドリフト領域ＤＦＲの部分を配置させてもよい。
なお、上述した各実施の形態に係る半導体装置ＳＥＤでは、矩形状の平面パターンを有するｐ型コラム領域ＣＯＲを例に挙げた。ｐ型コラム領域の平面パターンとしては、矩形状のものに限られるものではなく、たとえば、ストライプ状の平面パターンであってもよく、オフ時の空乏層の幅にばらつきが生じない形状であればよい。また、パワーＭＯＳトランジスタとして、ｎチャネル型のパワーＭＯＳトランジスタを例に挙げて説明したが、ｐチャネル型のパワーＭＯＳトランジスタについても適用することができる。さらに、動作の説明において挙げた電圧値も一例であり、これらの電圧値に限られるものではない。
なお、各実施の形態において説明した半導体装置の構造については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＥＤ 半導体装置、ＳＢＢ ｎ＋型基板、ＳＵＢ 半導体基板、ＥＦＲ 素子形成領域、ＴＥＲ 終端領域、ＤＦＲ ｎ型ドリフト領域、ＢＳＲ、ＢＳＲ１、ＢＳＲ２ ｐ型ベース領域、ＣＯＲ ｐ型コラム領域、ＳＣＲ ソース領域、ＧＲＲ ｐ−型ガードリング領域、ＴＲＣ、ＴＲＣ１、ＴＲＣ２ トレンチ、ＧＩＦ ゲート絶縁膜、ＩＦ 絶縁膜、ＧＥＬ ゲート電極、ＧＥＥ ゲート電極引き出し部、ＩＬＦ 層間絶縁膜、ＧＣＨ ゲートコンタクトホール、ＳＣＨ ソースコンタクトホール、ＧＥＰ ゲート電極プラグ、ＧＥＭ ゲート電極金属膜、ＳＥＰ ソース電極プラグ、ＳＥＭ ソース電極金属膜、ＮＣＲ ｎ＋型領域、ＤＥＭ ドレイン電極金属膜、ＮＴＲ パワーＭＯＳトランジスタ、Ｓ１、Ｓ２、Ｓ３ 距離、ＤＰＬ 空乏層、ＵＥ 上端、ＬＥ 下端、ＨＭ ハードマスク、ＰＲ レジストパターン。

Claims (8)

  1. ドレイン領域となる第１導電型の半導体基板と、
    前記半導体基板に規定された素子形成領域と、
    前記素子形成領域に位置する前記半導体基板の表面から第１深さにわたり形成された第２導電型のベース領域と、
    前記ベース領域に形成され、前記ベース領域の表面から前記第１深さよりも深い第２深さに達する第１トレンチ内に第１絶縁膜を介在させて形成されたゲート電極と、
    前記ベース領域の表面から前記第１深さよりも浅い第３深さにわたり形成された第１導電型のソース領域と、
    前記ベース領域の底から、前記第１深さよりも深い第４深さにわたり形成され、互いに間隔を隔てて配置された第２導電型の複数のコラム領域と、
    前記ベース領域の外周部を、前記外周部の下方と前記外周部よりもさらに外側とから取り囲む態様で、前記半導体基板の前記表面から、前記第１深さよりも深い第５深さにわたり形成された第２導電型のガードリング領域と、
    前記ベース領域と前記ガードリング領域とが重なっている領域の表面から前記第５深さよりも浅い第６深さに達する第２トレンチ内に第２絶縁膜を介在させて形成され、前記ゲート電極と電気的に接続されたゲート電極引き出し部と、
    を備え、
    前記複数のコラム領域のうち、最外周に配置されたコラム領域と、前記ガードリング領域とは第１距離をもって隔てられ、
    第２導電型の前記ベース領域には、前記ベース領域の表面から前記第１深さにわたり前記半導体基板の第１導電型領域が位置する部分が設けられた、半導体装置。
  2. 前記第１導電型領域は、前記ベース領域を二分する態様で環状に配置された、請求項１記載の半導体装置。
  3. 環状の前記第１導電型領域の幅は、オフ状態の際に、二分された前記ベース領域の一方と他方とにおいて、前記一方のベース領域から伸びる第１空乏層と、前記他方のベース領域から伸びる第２空乏層とが繋がる長さに設定された、請求項２記載の半導体装置。
  4. 前記複数のコラム領域は互いに少なくとも第２距離をもって隔てられ、
    前記第１距離は前記第２距離よりも短い、請求項１記載の半導体装置。
  5. 前記第１導電型領域は、前記ベース領域のコーナーに島状に配置された、請求項１記載の半導体装置。
  6. 前記第２トレンチの幅は、前記第１トレンチの幅よりも広い、請求項１記載の半導体装置。
  7. 前記第１トレンチの前記第２深さと前記第２トレンチの前記第６深さとは、同じ深さである、請求項１記載の半導体装置。
  8. 前記ゲート電極引き出し部は、前記ガードリング領域に沿って環状に形成された、請求項１記載の半導体装置。
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