JP6531837B2 - 半導体装置および製造方法 - Google Patents

半導体装置および製造方法 Download PDF

Info

Publication number
JP6531837B2
JP6531837B2 JP2017555085A JP2017555085A JP6531837B2 JP 6531837 B2 JP6531837 B2 JP 6531837B2 JP 2017555085 A JP2017555085 A JP 2017555085A JP 2017555085 A JP2017555085 A JP 2017555085A JP 6531837 B2 JP6531837 B2 JP 6531837B2
Authority
JP
Japan
Prior art keywords
region
contact
emitter
semiconductor substrate
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017555085A
Other languages
English (en)
Other versions
JPWO2017099095A1 (ja
Inventor
内藤　達也
達也 内藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2017099095A1 publication Critical patent/JPWO2017099095A1/ja
Application granted granted Critical
Publication of JP6531837B2 publication Critical patent/JP6531837B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置および製造方法に関する。
従来、半導体基板のおもて面において、２つのゲートトレンチの間にＮ＋型のエミッタ領域と、Ｐ＋型のコンタクト領域とが交互に形成された半導体装置が知られている（例えば、特許文献１参照）。
関連する先行技術文献として下記の文献がある。
特許文献１ 特開２００９−２６７９７号公報
特許文献２ 特開２０００−１０６４３４号公報
特許文献３ 特開２００８−３４７９４号公報
ゲートトレンチとエミッタ領域とが接触する領域がチャネルとして機能する。このため、チャネル形成領域を確保する観点では、エミッタ領域の幅を増大させることが好ましい。一方で、エミッタ領域の幅を増大させると、ターンオフ時にエミッタ領域の直下のベース領域を正孔が水平方向に移動する距離が増大する。このため、ベース領域において大きな電圧降下が生じて、ラッチアップが生じやすくなる。
 一般的開示
本発明の第１の態様においては、半導体基板と、複数のトレンチ部と、第１導電型のエミッタ領域と、第２導電型のコンタクト領域とを備える半導体装置を提供する。複数のトレンチ部は、半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有してよい。エミッタ領域およびコンタクト領域は、隣接する２つのトレンチ部の間に設けられ、トレンチ部の延伸方向において交互に半導体基板のおもて面に露出してよい。半導体基板のおもて面において、２つのトレンチ部の間の中央位置におけるエミッタ領域の長さは、トレンチ部に接する部分におけるエミッタ領域の長さよりも短くてよい。半導体基板のおもて面において、エミッタ領域の境界の少なくとも一部が曲線形状であってよい。
中央位置におけるエミッタ領域の長さは、中央位置におけるエミッタ領域の深さと、コンタクト領域の深さとの差よりも大きくてよい。中央位置におけるエミッタ領域の長さは、トレンチ部に接する部分のエミッタ領域の長さの１／３より大きくてよい。
中央位置におけるエミッタ領域の長さは、２つのトレンチ部の距離の半分よりも大きくてよい。コンタクト領域の少なくとも一部の領域が、トレンチ部に近づくほど徐々に浅く形成されていてよい。
コンタクト領域は、半導体基板のおもて面において、トレンチ部の側壁とエミッタ領域の境界とが接する点とは離れて形成されてよい。延伸方向におけるコンタクト領域の中央部分は、半導体基板のおもて面においてトレンチ部の側壁と接して形成されてよい。
半導体基板のおもて面において１つのエミッタ領域を挟んで設けた２つのコンタクト領域は、半導体基板の内部においても分離していてよい。半導体基板のおもて面において１つのエミッタ領域を挟んで設けた２つのコンタクト領域は、エミッタ領域の下側で接続されていてもよい。
トレンチ部の幅は、２つのトレンチ部の距離よりも大きくてよい。半導体装置は、半導体基板のおもて面に形成され、コンタクト領域に対向する領域とエミッタ領域に対向する領域とにコンタクトホールが形成された層間絶縁膜を更に備えてよい。コンタクトホールは、中央位置に対向する領域に形成され、且つ、トレンチ部と接する領域には形成されなくてよい。
コンタクトホールは、エミッタ領域の長さが略一定となる領域に対向して形成されてよい。エミッタ領域に対向して形成されたコンタクトホールのうち、少なくとも一部の領域の幅は、コンタクト領域に対向して形成されたコンタクトホールの幅よりも大きくてよい。ベース領域の下方に設けられ、エミッタ領域よりも不純物濃度の低いドリフト領域と、ドリフト領域とベース領域との間に設けられ、ドリフト領域よりも不純物濃度の高い蓄積領域とを更に備えてよい。半導体基板の上方に形成されたエミッタ電極と、半導体基板と前記エミッタ電極との間に形成された層間絶縁膜とを更に備え、層間絶縁膜には、エミッタ電極をコンタクト領域に接続するためのコンタクトホールが形成され、コンタクト領域においてエミッタ電極と接する領域には、コンタクト領域の他の部分よりも高濃度のプラグインプラ領域が形成されていてもよい。半導体装置は、トレンチ部に挟まれ、トレンチ部に接する箇所でトレンチの深さよりも浅く、コンタクト領域の深さよりも深く、コンタクト領域よりも不純物濃度の低い第２導電型のベース領域を備えてよい。ベース領域が半導体基板のおもて面に露出してよい。コンタクト領域のトレンチ部と接する部分の端が、半導体基板のおもて面に露出したベース領域と接していてよい。
本発明の第２の形態においては、半導体基板と、半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、隣接する２つのトレンチ部の間に設けられ、延伸方向において交互に半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域とを備える半導体装置を製造する製造方法を提供する。製造方法においては、エミッタ領域を、２つのトレンチ部の間隔よりも開口幅の大きいエミッタマスクを用いて、半導体基板のおもて面に第１導電型の不純物を注入して形成してよい。また、コンタクト領域を、２つのトレンチ部の間隔よりも開口幅の小さいコンタクトマスクを用いて、半導体基板のおもて面に第２導電型の不純物を注入して形成してよい。第２導電型の不純物を注入する領域の一部が、第１導電型の不純物を注入する領域と重複していてよい。
第２導電型の不純物を注入する注入領域は、それぞれのコンタクト領域毎に分離していてよい。それぞれの注入領域の間隔は、２つのトレンチ部の間の中央位置におけるエミッタ領域の深さとコンタクト領域の深さとの差よりも大きくてよい。
２つのトレンチ部の間の中央位置におけるエミッタ領域の長さは、トレンチ部と、第２導電型の不純物を注入する注入領域との距離よりも大きくてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す平面図である。 エミッタ領域１２およびコンタクト領域１５の形状例を示す図である。 図１におけるａ−ａ'断面を示す図である。 図１におけるｂ−ｂ'断面の一例を示す図である。 図１におけるｃ−ｃ'断面の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 図６に示したエミッタマスク１１０およびコンタクトマスク１２０と、エミッタ領域１２およびコンタクト領域１５との位置関係を示す図である。 比較例に係る製造方法の一例を示す図である。 図８に示したマスクを用いて形成したエミッタ領域１２およびコンタクト領域１５を示す断面図である。 図２に示したｄ−ｄ'断面を示す図である。 図２のｆ−ｆ'の中心におけるトレンチ側壁の濃度分布である。 図２におけるｅ−ｅ'断面の一例を示す図である。 図２に示したｄ−ｄ'断面の他の例を示す図である。 トレンチ部に挟まれた領域の一例を示す図である。 エミッタ領域１２とコンタクトホール５４の一例を示す図である。 コンタクトホール５４の形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 コンタクトマスク１２０の開口形状の他の例を示す図である。 半導体装置１００の他の例を示す平面図である。 図１９におけるａ−ａ'断面の一例を示す。 図１９におけるｂ−ｂ'断面を示す。 図１９におけるｃ−ｃ'断面を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板のおもて面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、チップのおもて面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、ポリシリコン層２１、ポリシリコン層２５、ポリシリコン層４８、コンタクトホール２７、コンタクトホール２８、コンタクトホール４９およびコンタクトホール５４を有する。
ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５は、半導体基板のおもて面側の内部に形成され、ポリシリコン層２１、ポリシリコン層２５、ポリシリコン層４８、エミッタ電極５２およびゲート電極５０は、半導体基板のおもて面の上方に設けられる。
エミッタ電極５２およびゲート電極５０と、半導体基板のおもて面、ポリシリコン層２１、ポリシリコン層２５およびポリシリコン層４８との間には層間絶縁膜が形成されるが、図１では省略している。コンタクトホール２７、コンタクトホール２８、コンタクトホール４９およびコンタクトホール５４は、当該層間絶縁膜を貫通して形成される。
エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミで形成される。各電極は、タングステンを含む材料で形成される領域を有してもよい。
１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。ダミートレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。本例におけるダミートレンチ部３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。
ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。
エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。ただし、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。
ポリシリコン層４８は、突出部４３の一部を覆って形成される。ポリシリコン層４８は、突出部４３の内部に形成された導電部と接続される。ポリシリコン層４８は、突出部４３から、半導体基板の端部側に延伸して形成される。ゲート電極５０は、半導体基板の端部側において、ポリシリコン層４８を覆って形成される。ゲート電極５０およびポリシリコン層４８は、コンタクトホール４９を介して接続される。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。エミッタ電極５２は、ゲート電極５０と分離して形成される。
ウェル領域１７は、ゲート電極５０が設けられる側の半導体基板の端部から、所定の範囲で形成される。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５０側の一部の領域はウェル領域１７に形成される。突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ−型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１および第２導電型は逆の導電型であってもよい。
各トレンチ部に挟まれる領域には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。
ベース領域１４のおもて面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５のおもて面の一部に、半導体基板よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。本例のコンタクトホール５４は、隣接する２つのトレンチ部の間の中央位置において、トレンチ部の延伸方向に沿って形成される。コンタクトホール５４の幅は、隣接する２つのトレンチ部の距離よりも小さい。また、コンタクトホール５４は、ゲートトレンチ部４０から離れて形成される。また、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。エミッタ電極５２は、コンタクトホール５４を介して、エミッタ領域１２およびコンタクト領域１５に接続される。
ポリシリコン層２１は、ダミートレンチ部３０の一部の領域上に形成される。本例のポリシリコン層２１は、ウェル領域１７に形成されたダミートレンチ部３０の端部上に設けられる。ポリシリコン層２１は、ダミートレンチ部３０の内部に形成される導電部と接続されている。ポリシリコン層２１は、コンタクトホール２８を介してエミッタ電極５２に接続される。
ポリシリコン層２５は、エミッタトレンチ部６０の一部の領域上に形成される。本例のポリシリコン層２５は、ウェル領域１７に形成されたエミッタトレンチ部６０の端部上に設けられる。ポリシリコン層２５は、エミッタトレンチ部６０の内部に形成される導電部と接続されている。ポリシリコン層２５は、コンタクトホール２７を介してエミッタ電極５２に接続される。
図２は、エミッタ領域１２およびコンタクト領域１５の形状例を示す図である。半導体基板のおもて面における２つのトレンチ部の距離（メサ幅）をＷ１とする。半導体基板のおもて面において、２つのトレンチ部の間の中央位置におけるエミッタ領域１２の長さＬ１は、トレンチ部に接する部分におけるエミッタ領域１２の長さＬ２よりも短い。なお、２つのトレンチ部の間の中央位置とは、それぞれのトレンチ部の端部からＷ１／２離れた位置を指す。
トレンチ部に接する部分におけるエミッタ領域１２の長さＬ２を長くすることで、チャネルが形成される領域を大きくすることができる。また、中央位置におけるエミッタ領域１２の長さＬ１を短くすることで、半導体基板のうら面側から流れる正孔が、半導体基板のおもて面側において、コンタクト領域１５よりも高抵抗のベース領域１４を移動する距離を小さくできる。この結果、ラッチアップを抑制することができる。
半導体基板のおもて面において、エミッタ領域１２の境界９０の少なくとも一部は曲線形状である。境界９０は、エミッタ領域１２と他の領域との境界を示しており、本例ではエミッタ領域１２とコンタクト領域１５との境界である。また、エミッタ領域１２の境界９０は、全体が曲線形状であってもよい。また、エミッタ領域１２の境界９０は、総長さの半分以上が曲線形状であってもよい。エミッタ領域１２の境界９０は、半導体基板のおもて面において、トレンチ部の側壁と接点９４で接触する。
本例においてエミッタ領域１２の境界９０は、エミッタ領域１２の内側に凸の曲線形状を有する。また、本例のエミッタ領域１２の境界９０は、隣接する２つのトレンチ部の間の中央位置を通る直線に対して対称な形状を有する。ただし、例えば走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ、ＳＣＭ）で表面を観察した場合、試料の設置角度等で若干非対称になる場合もある。隣接する２つのトレンチ部の間の中央位置を通る直線に対して、観察視野にある全エミッタ領域が６０°以上１２０°以下で一様に傾いている程度であれば、エミッタ領域１２の境界９０は、隣接する２つのトレンチ部の間の中央位置を通る直線に対して対称な形状を有する、としてよい。
エミッタ領域１２の境界９０が上述したような曲線形状を有することで、ターンオフ時に流れる正孔が、エミッタ領域１２の境界９０における特定の場所に集中することを防ぐことができる。また、エミッタ領域１２の長さＬ１およびＬ２に差を設けつつ、コンタクトホール５４の位置がばらついた場合であっても、コンタクトホール５４により露出されるエミッタ領域１２の面積のばらつきを低減することができる。
また、エミッタ領域１２は、後述するように２つのトレンチ部の間の中央位置にＰ型不純物を注入して拡散させることで形成できる。このため、Ｐ型不純物の注入に複雑な形状のマスクを用いなくともよく、形成が容易である。
図３は、図１におけるａ−ａ'断面を示す図である。ａ−ａ'断面は、トレンチ部の延伸方向と垂直な面であって、且つ、当該延伸方向におけるエミッタ領域１２の中央を通る面である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０のおもて面に形成される。
エミッタ電極５２および半導体基板１０の間には、層間絶縁膜２６が形成される。エミッタ電極５２は、層間絶縁膜２６に設けられたコンタクトホール５４を通ってエミッタ領域１２に接続する。またエミッタ電極５２は、エミッタ端子５３と電気的に接続される。
コレクタ電極２４は、半導体基板１０のうら面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面を表面、コレクタ電極２４側の面をうら面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０のおもて面側には、Ｐ−型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４のおもて面側における一部の領域に選択的に形成される。
また、半導体基板１０は、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。また、ベース領域１４のうら面側には、ドリフト領域１８よりも不純物濃度の高いＮ＋型の蓄積領域が形成されてもよい。蓄積領域は、隣接するトレンチ間に形成される。蓄積領域を設けることで、ＩＥ効果を高めて、オン電圧を低減することができる。
ドリフト領域１８は、ベース領域１４のうら面側に形成される。バッファ領域２０は、ドリフト領域１８のうら面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４のうら面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０のうら面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０のうら面側に形成される。また、コレクタ領域２２およびカソード領域８２のうら面にはコレクタ電極２４が設けられる。
半導体基板１０のおもて面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０のおもて面から、エミッタ領域１２およびベース領域１４を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０のおもて面から、ベース領域１４を貫通してドリフト領域１８に到達する。
ゲートトレンチ部４０は、半導体基板１０のおもて面側に形成されたゲートトレンチ、絶縁膜４２およびゲート導電部４４を有する。絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部において絶縁膜４２よりも内側に形成される。つまり絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように、突出部４３においてゲート導電部４４がポリシリコン層４８と電気的に接続する。また、ポリシリコン層４８がゲート電極５０に接続し、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層にチャネルが形成される。
ダミートレンチ部３０は、半導体基板１０のおもて面側に形成されたダミートレンチ、絶縁膜３２およびダミー導電部３４を有する。絶縁膜３２は、ダミートレンチの内壁を覆って形成される。絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。
ダミー導電部３４は、ダミートレンチの内部において絶縁膜３２よりも内側に形成される。つまり絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ポリシリコン等の導電材料で形成される。本例の半導体装置１００によれば、ダミートレンチ部３０を設けることで、ドリフト領域へのキャリア注入促進効果（ＩＥ効果）を高めてオン電圧を低減することができる。
本例においてゲートトレンチ部４０およびダミートレンチ部３０は、図３に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。ダミートレンチ部３０およびゲートトレンチ部４０の深さ方向における長さは同一であってよい。
ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０のうら面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。
エミッタトレンチ部６０は、ベース領域１４のおもて面側からベース領域１４を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、ダミートレンチ部３０と同様に、絶縁膜６２およびエミッタ導電部６４を有する。エミッタトレンチ部６０は、ダミートレンチ部３０と同一の構造を有してよい。
また、本例におけるトランジスタ部７０におけるトレンチ部の間隔と、ダイオード部８０におけるエミッタトレンチ部６０の間隔とは同一である。図３に示すように、トランジスタ部７０においてゲートトレンチ部４０とダミートレンチ部３０とが交互に配置されている場合、ゲートトレンチ部４０とダミートレンチ部３０との間隔と、エミッタトレンチ部６０どうしの間隔とが同一であってよい。
図４は、図１におけるｂ−ｂ'断面の一例を示す図である。ｂ−ｂ'断面は、半導体基板のおもて面と垂直、且つ、トレンチ部の延伸方向と平行な面であって、コンタクトホール５４とトレンチ部との間を通る面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、ポリシリコン層２１、ポリシリコン層４８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜２６は、ゲート電極５０およびエミッタ電極５２と、ポリシリコン層２１、ポリシリコン層４８および半導体基板１０との間に形成される。層間絶縁膜２６には、コンタクトホール４９が形成される。図４では図示を省略しているが、ポリシリコン層２１と半導体基板１０との間には、絶縁膜４２と同程度の厚さの絶縁膜が形成される。同様にポリシリコン層４８と半導体基板１０との間には、絶縁膜４２と同程度の厚さの絶縁膜が形成される。
コンタクトホール４９は、半導体基板１０のおもて面において、ポリシリコン層４８の一部を露出させる。ゲート電極５０は、コンタクトホール４９を通過して、ポリシリコン層４８と接触する。
また、ベース領域１４には、コンタクト領域１５およびエミッタ領域１２が交互に形成される。コンタクト領域１５は、エミッタ領域１２よりも深い位置まで形成されてよく、浅い位置まで形成されてもよい。
図５は、図１におけるｃ−ｃ'断面の一例を示す図である。ｃ−ｃ'断面は、トレンチ部の延伸方向と垂直な面であって、且つ、当該延伸方向におけるコンタクト領域１５の中央部分を通る面である。当該断面においてコンタクト領域１５は、半導体基板１０のおもて面において、トレンチ部の側壁と接する位置まで形成される。
また当該断面におけるコンタクト領域１５は、少なくとも一部の領域が、ゲートトレンチ部４０またはダミートレンチ部３０に近づくほど徐々に浅く形成されている。コンタクト領域１５は、全体が、ゲートトレンチ部４０またはダミートレンチ部３０に近づくほど徐々に浅くなるように形成されてよい。また、コンタクト領域１５は、トレンチ部の間の中央位置近傍においては、ほぼ一定の深さで形成されてもよい。
コンタクト領域１５の深さがトレンチ部に近づくほど浅くなることで、トレンチ部と接する領域において、エミッタ領域１２が形成されるべき領域がＰ型になってしまうことを抑制できる。これにより、チャネルが形成される領域が狭くなり、閾値電圧が上昇してしまうことを抑制できる。
図６は、半導体装置１００の製造方法の一例を示す図である。まず、半導体基板１０のおもて面側に、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ベース領域１４およびウェル領域１７を形成する。
次に、エミッタマスク１１０およびコンタクトマスク１２０を用いて、Ｎ型不純物およびＰ型不純物を半導体基板１０のおもて面に注入する。図６においては、エミッタマスク１１０およびコンタクトマスク１２０の開口領域を点線で囲んで示している。なお、ダイオード部８０に対するマスクは省略している。
トレンチ部の配列方向において、エミッタマスク１１０の開口の幅は、２つのトレンチ部の間隔よりも大きい。エミッタマスク１１０の開口は、トレンチ部の配列方向において、各トレンチ部から、隣接するトレンチ部まで達するように形成される。本例のエミッタマスク１１０の開口は、トレンチ部の配列方向において、複数のトレンチ部と交差する帯状に形成される。また、エミッタマスク１１０の開口は、エミッタ領域１２を形成すべき領域に対応して、平行な複数の帯状に形成される。本例のエミッタマスク１１０を用いてＮ型不純物を注入して拡散することで、トレンチ部の配列方向において概ね一様な深さのエミッタ領域１２が形成される。
コンタクトマスク１２０の開口は、隣接する２つのトレンチ部の間において、各トレンチ部と接しない範囲で形成される。本例のコンタクトマスク１２０の開口は、２つのトレンチ部の間隔よりも細く、且つ、トレンチ部と平行な方向に延伸する帯状に形成される。コンタクトマスク１２０の幅は、図２に示した２つのトレンチ部の距離Ｗ１の半分以下であってよく、１／４以下であってもよい。コンタクトマスク１２０の開口は、両側のトレンチ部からの距離が等しくなるように、２つのトレンチ部の間の中央に配置される。
本例のコンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき領域毎に、トレンチ部の延伸方向において分離して設けられている。つまり、エミッタマスク１１０のそれぞれの開口の間に設けられる。ただし、コンタクトマスク１２０の開口の一部分は、エミッタマスク１１０の開口と位置が重複している。つまり、Ｐ型不純物が注入される領域と、Ｎ型不純物が注入される領域とが重複している。本例では、コンタクトマスク１２０のそれぞれの開口の両端が、エミッタマスク１１０の開口と重なっている。
図７は、図６に示したエミッタマスク１１０およびコンタクトマスク１２０と、エミッタ領域１２およびコンタクト領域１５との位置関係を示す図である。図６に示したエミッタマスク１１０およびコンタクトマスク１２０を用いてＮ型不純物およびＰ型不純物を注入した後に、熱処理等で不純物を活性化および拡散させる。Ｎ型不純物およびＰ型不純物の注入は、いずれが先でもよい。
なお図７では、ダイオード部８０におけるコンタクト領域１５の形成は省略している。すなわち、ダイオード部８０におけるＰ型不純物の総不純物量を、トランジスタ部７０と比較して少なくすることで、少数キャリア（正孔）の注入効率を低下させてもよい。これにより、ダイオード部８０の逆回復動作時に、逆回復ピーク電流の増加を防ぐことができる。あるいは、ダイオード部８０にもコンタクト領域１５を形成してもよい。この場合、ダイオード部８０におけるコンタクト領域１５は、トランジスタ部７０におけるコンタクト領域１５と同時に形成してよい。
エミッタマスク１１０の開口の直下の領域のうち、コンタクトマスク１２０の開口と重なる領域については、多くのＰ型不純物が注入および拡散して、エミッタ領域１２の長さが短くなる。一方で、トレンチ部と隣接する領域では、Ｐ型不純物が拡散する量が比較的に少ないので、エミッタ領域１２の長さはそれほど短くならない。このため、チャネルが形成される領域を確保することができる。
なお、エミッタマスク１１０およびコンタクトマスク１２０の開口が重なる部分を大きくすると、エミッタ領域１２の長さＬ１を短くすることはできる。一方で、当該開口が重なる部分を大きくしすぎると、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまい、エミッタ領域１２の長さＬ２を確保することが困難になる。
このため、トレンチ部の延伸方向において、エミッタマスク１１０およびコンタクトマスク１２０の開口が重なる部分の長さは、エミッタマスク１１０の長さの１／３以下であることが好ましい。当該開口が重なる部分の長さは、エミッタマスク１１０の長さの１／４以下であってもよい。
同様に、２つのトレンチ部の間の中央位置におけるエミッタ領域１２の長さ（図２に示したＬ１）は、トレンチ部に接する部分のエミッタ領域１２の長さ（Ｌ２）の１／３より大きいことが好ましい。Ｌ１は、Ｌ２の１／２より大きくてもよい。
また、エミッタ領域１２の長さＬ１は、２つのトレンチ部の距離Ｗ１の半分よりも大きくてもよい。また、エミッタ領域１２の長さＬ１は、トレンチ部と、コンタクトマスク１２０の開口との最短距離よりも大きくてよい。エミッタ領域１２の長さＬ１を所定の長さ以上とすることで、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまうことを防ぎ、エミッタ領域１２の長さＬ２を確保することができる。
図８は、比較例に係る製造方法の一例を示す図である。本例におけるエミッタマスク１１０の開口の形状は、図６に示した例と同一である。本例のコンタクトマスク１２０の開口の形状は、トレンチ部の配列方向に延伸する帯形状である。
本例では、エミッタ領域およびコンタクト領域の境界は曲線形状にならず、直線となる。このため、キャリアが形成される領域を確保しつつ、ラッチアップを抑制することができない。また、エミッタマスク１１０の開口位置と、コンタクトマスク１２０の開口位置は重複しない。このため、マスク位置にばらつきが生じると、エミッタ領域およびコンタクト領域とが離れてしまう場合がある。
図９は、図８に示したマスクを用いて形成したエミッタ領域１２およびコンタクト領域１５を示す断面図である。図９は、トレンチ部の延伸方向に沿った断面を示している。エミッタ領域１２およびコンタクト領域１５は、トレンチ部の延伸方向に沿って交互に形成される。
しかし、エミッタマスク１１０またはコンタクトマスク１２０の開口の位置がずれると、エミッタ領域１２およびコンタクト領域１５の間に間隙１３０が形成されてしまう場合がある。この場合、半導体基板１０の表面において、エミッタ領域１２およびコンタクト領域１５が、ベース領域１４で分断される。この結果、正孔が低濃度のベース領域１４を通過する距離が長くなり、ラッチアップが生じやすくなる。
図１０Ａは、図２に示したｄ−ｄ'断面を示す図である。ｄ−ｄ'断面は、２つのトレンチ部の間の中央位置における、トレンチ部の延伸方向と水平な面である。本例の半導体装置１００は、図６に示したエミッタマスク１１０およびコンタクトマスク１２０を用いて、エミッタ領域１２およびコンタクト領域１５を形成している。上述したように、エミッタマスク１１０およびコンタクトマスク１２０の開口位置にばらつきが生じても、エミッタマスク１１０およびコンタクトマスク１２０の開口位置が部分的に重なっているので、エミッタ領域１２およびコンタクト領域１５の間に間隙１３０が形成されることを抑制できる。このため、ラッチアップを抑制できる。
中央位置におけるコンタクト領域１５の深さＤ２は、エミッタ領域１２の深さＤ１より深い。一例として、Ｄ１およびＤ２の差ΔＤは、０．２μｍ以下である。２つのトレンチ部の間の中央位置における、エミッタ領域１２の長さＬ１は、ΔＤよりも大きくてよい。
エミッタ領域１２の長さＬ１を、所定の長さ以上とすることで、トレンチ部と隣接する領域においてＮ型とすべき部分にもＰ型不純物が拡散してしまうことを防ぎ、エミッタ領域１２の長さＬ２を確保することができる。また、図６に示したコンタクトマスク１２０の各開口の間隔、すなわち、Ｐ型不純物が注入される注入領域の間隔が、ΔＤよりも大きくてよい。
また、半導体基板１０のおもて面においてエミッタ領域１２を挟んで設けた２つのコンタクト領域１５は、半導体基板１０の内部においても分離している。つまり、エミッタ領域１２の下方には、コンタクト領域１５が形成されていない。このような構造により、エミッタ領域１２がトレンチ部と接する領域に、コンタクト領域１５のＰ型不純物が拡散することを抑制でき、チャネルが形成される領域を確保することができる。
すなわち、このΔＤよりも大きいエミッタ領域１２の長さＬ１を確保することで、コンタクト領域１５に注入されたＰ型不純物が拡散しても、エミッタ領域１２がゲートトレンチ部４０と接する領域の内、トレンチ長手方向の中心部にはＰ型不純物が確実に達しないようにできる。
図１０Ｂは、図２のｆ−ｆ'の中心におけるトレンチ側壁の濃度分布である。ｆ−ｆ'の中心は、エミッタ領域１２がゲートトレンチ部４０と接する領域の内、トレンチ長手方向の中心である。ゲート閾値は、トレンチ側壁におけるネットドーピングの濃度のうち、ベース領域におけるピーク濃度Ｃ０に依存する。一例としてピーク濃度Ｃ０は１×１０１６／ｃｍ３のオーダーである。
この領域に、例えば１×１０１９／ｃｍ３のオーダーであるコンタクト領域１５のＰ型不純物が少しの割合でも達すると、ピーク濃度Ｃ０は増加するので、ゲート閾値は増加する。これに対して、本実施例のようにΔＤよりも大きいエミッタ領域１２の長さＬ１を確保することで、トレンチ側壁のエミッタ領域のうち、メサ領域中心の長さと同じｆ−ｆ'の領域にはＰ型不純物が達することを確実に止められるので、閾値を安定化させることができる。従来の公知の構成では、この効果は容易に想到できない。
図１１は、図２におけるｅ−ｅ'断面の一例を示す図である。ｅ−ｅ'断面は、トレンチ部の延伸方向と垂直な面であり、且つ、図２に示した接点９４の近傍においてコンタクト領域１５側を通過する面である。
図１１に示すように、コンタクト領域１５は、半導体基板１０のおもて面において、トレンチ部の側壁とエミッタ領域１２の境界９０とが接する接点９４（図２参照）とは離れて形成される。ｅ−ｅ'断面において、コンタクト領域１５とトレンチ部との間には、間隙９２が形成されている。接点９４の近傍では、ベース領域１４が半導体基板１０のおもて面に露出する。
一方で、図５に示したように、トレンチ部の延伸方向におけるコンタクト領域１５の中央部分では、コンタクト領域１５はトレンチ部と接する位置まで形成される。トレンチ部と接するコンタクト領域１５の端部は、間隙９２において半導体基板１０のおもて面に露出したベース領域と接している。つまり、トレンチ部と接する領域において、半導体基板１０のおもて面には、コンタクト領域１５の端部と、エミッタ領域１２の端部との間に、ベース領域１４が露出する。
このような構成により、接点９４の近傍までＰ型不純物が拡散して、トレンチ部に接するエミッタ領域１２の長さＬ２が短くなることを防ぐことができる。例えばエミッタ領域１２の長さＬ２を、エミッタマスク１１０の開口の長さとほぼ同一にできる。
なお、コンタクト領域１５の範囲は、ベース領域１４の不純物濃度の最大値よりも、不純物濃度が高い領域を指す。ベース領域１４の不純物濃度の最大値は、コンタクト領域１５およびエミッタ領域１２が形成されていないベース領域１４の不純物濃度の最大値を用いてよい。例えば、図１に示すように半導体基板のおもて面にベース領域１４が露出している領域において、深さ方向にドリフト領域１８に達するまでＰ型不純物濃度の分布を取得して、その分布の最大値をベース領域１４の不純物濃度の最大値としてよい。また、エミッタ領域１２の下方に形成されたベース領域１４におけるＰ型不純物濃度の最大値を用いてもよい。
また一例として、コンタクト領域１５の不純物濃度の最大値は、ベース領域１４の不純物濃度の最大値よりも１０倍以上、または、１００倍以上大きい。このため、コンタクト領域１５の不純物が接点９４の近傍まで到達すると、エミッタ領域１２の長さＬ２に対する影響が大きい。本例によれば、コンタクト領域１５が接点９４までは形成されないので、エミッタ領域１２の長さＬ２を確保することができる。
ただし他の例では、ｅ−ｅ'断面においても、コンタクト領域１５がトレンチ部の側壁まで形成されていてもよい。この場合、トレンチ部の側壁に接する領域におけるコンタクト領域１５は、トレンチ部の側壁に接する領域におけるエミッタ領域１２よりも浅く形成されることが好ましい。
図１２は、図２に示したｄ−ｄ'断面の他の例を示す図である。本例では、半導体基板１０のおもて面においてエミッタ領域１２を挟んで設けた２つのコンタクト領域１５が、エミッタ領域１２の下側で接続されている。本例の半導体装置１００によれば、エミッタ領域１２の下側に高濃度のコンタクト領域１５が形成されるので、ターンオフ時に正孔が通過する領域の抵抗を小さくして、ラッチアップを抑制することができる。
図１３は、トレンチ部に挟まれた領域の一例を示す図である。本例では、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれの幅をＷ２とする。また、２つのトレンチ部の距離をＷ１とする。Ｗ２は、Ｗ１よりも大きくてよい。
トレンチ部は、トレンチ内に絶縁膜および導電部を形成するので、微細化には限界がある。このため、半導体装置１００を微細化していくと、トレンチ部の幅Ｗ２が、トレンチ部の距離Ｗ１よりも大きくなる場合がある。
例えば、トレンチ部の幅Ｗ２は１μｍより大きく、トレンチ部の距離Ｗ１は１μｍ以下である。一方で、エミッタ領域１２の境界の形状をステップ状に形成する場合、ステップ形状に応じたマスク開口を用いなければならない。しかし、１μｍ以下等の微細な範囲で、ステップ形状等のマスク開口を用いて不純物を注入することは困難である。これに対して図６に示した製造方法によれば、２つのトレンチ部の中間に注入したＰ型不純物を拡散させることで、エミッタ領域１２の境界形状を調整している。このため、トレンチ部の幅Ｗ２がトレンチ部の距離Ｗ１よりも大きくなる場合でも、マスクの開口形状が複雑でなく、容易に微細化できる。
図１４は、エミッタ領域１２とコンタクトホール５４の一例を示す図である。コンタクトホール５４は、半導体基板１０のおもて面に形成された層間絶縁膜２６において、コンタクト領域１５に対向する領域と、エミッタ領域１２に対向する領域とに形成される。コンタクトホール５４は、エミッタ領域１２に対向する領域と、コンタクト領域１５に対向する領域とに連続して形成されてよい。
コンタクトホール５４は、２つのトレンチ部の間の中央位置に対向する領域に形成される。つまり、コンタクトホール５４は、エミッタ領域１２のうち、トレンチ部の延伸方向における長さが最も短い部分に形成される。また、コンタクトホール５４は、トレンチ部と接する領域には形成されない。つまり、コンタクトホール５４は、エミッタ領域１２のうち、トレンチ部の延伸方向における長さが最も長い部分には形成されない。
また、エミッタ領域１２は、長さが略一定となる領域９６を有する。例えば領域９６は、エミッタ領域１２のうち、長さが１．１×Ｌ１以下となる領域を指す。Ｌ１は、エミッタ領域１２の最短の長さを指す。このような構成により、コンタクトホール５４の位置がずれた場合でも、エミッタ電極５２に接続されるエミッタ領域１２の面積のばらつきを低減できる。
図１５は、コンタクトホール５４の形状の他の例を示す図である。本例のコンタクトホール５４は、エミッタ領域１２に対向して形成された部分の少なくとも一部の幅が、コンタクト領域１５に対向して形成された部分の幅よりも大きい。例えば、エミッタ領域１２に対向する部分のコンタクトホール５４の幅は、コンタクト領域１５に対向して形成された部分の幅の２倍以上である。
このような構成により、エミッタ電極５２に接続されるエミッタ領域１２の面積を大きくすることができる。上述したように、半導体装置１００を微細化していくと、半導体基板１０のおもて面においてメサ部が占める割合が、トレンチ部が占める割合に対して小さくなっていく。この場合、半導体基板１０とエミッタ電極５２とが接触する面積が小さくなり放熱効率が低下する。その結果、ラッチアップが生じやすくなる。これに対して本例の半導体装置１００によれば、エミッタ電極５２に接する半導体基板１０の面積を増大できるので、放熱効率を向上させ、ラッチアップを抑制できる。
図１６は、コンタクトマスク１２０の開口形状の他の例を示す図である。図６に示した例では、コンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき領域毎に分離して設けられていたが、本例のコンタクトマスク１２０の開口は、コンタクト領域１５を形成すべき複数の領域に渡って連続して設けられている。
本例によっても、図１から図１５において説明した形状のエミッタ領域１２を形成することができる。また、図１２に示した、ラッチアップの抑制効果を高める形態のコンタクト領域１５を容易に形成することができる。
図１７は、コンタクトマスク１２０の開口形状の他の例を示す図である。本例のコンタクトマスク１２０の開口は、第１領域１２２および第２領域１２４を有する。第２領域１２４の形状は、図１６に示したコンタクトマスク１２０の開口と同一形状である。
第１領域１２２は、コンタクト領域１５を形成すべき領域に対向して、且つ、隣接する２つのトレンチ部に渡って形成される。本例の第１領域１２２は、複数のトレンチ部に渡って連続して形成される。このようなコンタクトマスク１２０の形状により、コンタクト領域１５の中央部分において２つのトレンチ部と接するコンタクト領域１５を容易に形成することができる。また、第２領域１２４が連続して形成されるので、図１２に示した、ラッチアップの抑制効果を高める形態のコンタクト領域１５を容易に形成することができる。
図１８は、コンタクトマスク１２０の開口形状の他の例を示す図である。本例のコンタクトマスク１２０の開口は、第１領域１２２および第２領域１２４を有する。第２領域１２４の形状は、図６に示したコンタクトマスク１２０の開口の形状と同一である。また、第１領域１２２の形状は、図１７に示した第１領域１２２の形状と同一である。
本例によれば、コンタクト領域１５の中央部分において２つのトレンチ部と接するコンタクト領域１５を容易に形成することができる。また、第２領域１２４がコンタクト領域１５毎に分離して形成されるので、図１０Ａに示した形態のコンタクト領域１５を容易に形成することができる。
図１９は、半導体装置１００の他の例を示す平面図である。図２０は、図１９におけるａ−ａ'断面の一例を示す。図２１は、図１９におけるｂ−ｂ'断面を示す。図２２は、図１９におけるｃ−ｃ'断面を示す。
本例の半導体装置１００は、図１から図１８において説明した各形態の半導体装置１００の構成に対して、蓄積領域１６を更に備える。蓄積領域１６は、ドリフト領域１８よりも不純物濃度の高いＮ＋型の領域である。蓄積領域１６は、図７、図１６、図１７、図１８に示したそれぞれの形態の半導体装置１００に対して適用することができる。
図２０から図２２に示すように、本例の蓄積領域１６は、トランジスタ部７０において、ベース領域１４とドリフト領域１８との間に形成される。蓄積領域１６を設けることで、正孔を蓄積しやすくし、伝導度変調の度合いを向上させることができる。
図１９においては、蓄積領域１６が形成される範囲を斜線のハッチング領域で示している。ただし、ダミートレンチ部３０またはゲートトレンチ部４０と重なる領域には、蓄積領域１６は形成されなくてよい。本例の蓄積領域１６は、トランジスタ部７０におけるベース領域１４のうち、上方にエミッタ領域１２またはコンタクト領域１５が形成されている部分に形成される。なお、図１９および図２０に示すように、蓄積領域１６は、ウェル領域１７に最も近いコンタクト領域１５の下方には、部分的に形成されていてもよい。
なお、図１から図２２において説明した各形態の半導体装置１００において、トランジスタ部７０のコンタクト領域１５の上面にＢＦ２等のＰ型の不純物を注入してもよい。当該不純物は、コンタクトホール５４を介して注入される。不純物を注入した後、熱処理を行うことが好ましい。当該熱処理の条件は、例えば８５０℃で１０秒程度である。このような処理により、トランジスタ部７０のエミッタ領域１２およびコンタクト領域１５においてエミッタ電極５２と接する領域に、より高濃度のプラグインプラ領域を形成して、トランジスタ部７０におけるラッチアップ耐量を向上させることができる。また、半導体装置１００を微細化した場合でもラッチアップ耐量を維持することが容易になる。
また、ダイオード部８０のベース領域１４の上面にＢＦ２等のＰ型の不純物を注入してもよい。当該不純物は、コンタクトホール５４を介して注入される。不純物を注入した後、熱処理を行うことが好ましい。当該熱処理の条件は、例えば８５０℃で１０秒程度である。このような処理により、ダイオード部８０のベース領域１４においてエミッタ電極５２と接する領域により高濃度のプラグインプラ領域を形成して、ダイオード部８０における半導体基板１０と、エミッタ電極５２とのコンタクト抵抗を下げることができる。エミッタ電極５２は、半導体基板１０との接触部分においてバリアメタルを含んでよい。バリアメタルは、例えばチタン等を含む。
トランジスタ部７０およびダイオード部８０への不純物の注入および熱処理は、同一の工程で行ってよい。当該工程は、コンタクト領域１５の形成および熱処理工程の後に行ってよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・ポリシリコン層、２２・・・コレクタ領域、２４・・・コレクタ電極、２５・・・ポリシリコン層、２６・・・層間絶縁膜、２７・・・コンタクトホール、２８・・・コンタクトホール、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、４８・・・ポリシリコン層、４９・・・コンタクトホール、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界、９２・・・間隙、９４・・・接点、９６・・・領域、１００・・・半導体装置、１１０・・・エミッタマスク、１２０・・・コンタクトマスク、１２２・・・第１領域、１２４・・・第２領域、１３０・・・間隙

Claims (21)

  1. 半導体基板と、
    前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、
    隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域と、
    前記エミッタ領域および前記コンタクト領域の下方に設けられ、前記コンタクト領域よりも不純物濃度の低い第２導電型のベース領域と、
    前記ベース領域の下方に設けられ、前記エミッタ領域よりも不純物濃度の低い第１導電型のドリフト領域と、
    前記ドリフト領域の下方に設けられた第２導電型のコレクタ領域と
    を備え、
    前記半導体基板のおもて面において、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分における前記エミッタ領域の長さよりも短く、
    前記半導体基板のおもて面において、前記エミッタ領域の境界の少なくとも一部が曲線形状であり、
    前記コンタクト領域は、前記エミッタ領域よりも深い位置まで設けられ、
    前記中央位置における前記エミッタ領域の長さは、前記中央位置における前記エミッタ領域の深さと、前記コンタクト領域の深さとの差よりも大きく、
    前記延伸方向における前記コンタクト領域の中央部分は、前記半導体基板のおもて面において前記２つのトレンチ部の側壁と接して形成され、
    前記半導体基板のおもて面において、前記トレンチ部の側壁で前記コンタクト領域が露出し、複数の前記エミッタ領域が互いに離間されている半導体装置。
  2. 前記半導体基板のおもて面において、延伸方向における前記コンタクト領域は、前記トレンチ部の側壁の前記延伸方向に沿って形成される、
    請求項１に記載の半導体装置。
  3. 前記中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分の前記エミッタ領域の長さの１／３より大きい
    請求項１または２に記載の半導体装置。
  4. 前記中央位置における前記エミッタ領域の長さは、前記２つのトレンチ部の距離の半分よりも大きい
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記コンタクト領域の少なくとも一部の領域が、前記トレンチ部に近づくほど徐々に浅く形成されている
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記コンタクト領域は、前記半導体基板のおもて面において、前記トレンチ部の側壁と前記エミッタ領域の境界とが接する点とは離れて形成される
    請求項５に記載の半導体装置。
  7. 前記半導体基板のおもて面において１つの前記エミッタ領域を挟んで設けた２つの前記コンタクト領域は、前記半導体基板の内部においても分離している
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記半導体基板のおもて面において１つの前記エミッタ領域を挟んで設けた２つの前記コンタクト領域は、前記エミッタ領域の下側で接続されている
    請求項１から６のいずれか一項に記載の半導体装置。
  9. 前記トレンチ部の幅は、前記２つのトレンチ部の距離よりも大きい
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記半導体基板のおもて面に形成され、前記コンタクト領域に対向する領域と前記エミッタ領域に対向する領域とにコンタクトホールが形成された層間絶縁膜を更に備え、
    前記コンタクトホールは、前記中央位置に対向する領域に形成され、且つ、前記トレンチ部と接する領域には形成されない
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記コンタクトホールは、前記エミッタ領域の長さが略一定となる領域に対向して形成される
    請求項１０に記載の半導体装置。
  12. 半導体基板と、
    前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、
    隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域と
    を備え、
    前記半導体基板のおもて面において、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分における前記エミッタ領域の長さよりも短く、
    前記半導体基板のおもて面において、前記エミッタ領域の境界の少なくとも一部が曲線形状であり、
    前記半導体基板のおもて面に形成され、前記コンタクト領域に対向する領域と前記エミッタ領域に対向する領域とにコンタクトホールが形成された層間絶縁膜を更に備え、
    前記コンタクトホールは、前記中央位置に対向する領域に形成され、且つ、前記トレンチ部と接する領域には形成されず、
    前記エミッタ領域に対向して形成された前記コンタクトホールのうち、少なくとも一部の領域の幅は、前記コンタクト領域に対向して形成された前記コンタクトホールの幅よりも大きい
    半導体装置。
  13. 半導体基板と、
    前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、
    隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域および第２導電型のコンタクト領域と
    を備え、
    前記半導体基板のおもて面において、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部に接する部分における前記エミッタ領域の長さよりも短く、
    前記半導体基板のおもて面において、前記エミッタ領域の境界の少なくとも一部が曲線形状であり、
    前記コンタクト領域の少なくとも一部の領域が、前記トレンチ部に近づくほど徐々に浅く形成され、
    前記コンタクト領域は、前記半導体基板のおもて面において、前記トレンチ部の側壁と前記エミッタ領域の境界とが接する点とは離れて形成され、
    前記トレンチ部に挟まれ、前記トレンチ部に接する箇所で前記トレンチの深さよりも浅く、前記コンタクト領域の深さよりも深く、前記コンタクト領域よりも不純物濃度の低い第２導電型のベース領域を備え、
    前記ベース領域が前記半導体基板のおもて面に露出し、
    前記コンタクト領域の前記トレンチ部と接する部分の端が、前記半導体基板のおもて面に露出した前記ベース領域と接している
    半導体装置。
  14. 前記ベース領域の下方に設けられ、前記エミッタ領域よりも不純物濃度の低いドリフト領域と、
    前記ドリフト領域と前記ベース領域との間に設けられ、前記ドリフト領域よりも不純物濃度の高い蓄積領域と
    を更に備える請求項１３に記載の半導体装置。
  15. 前記半導体基板の上方に形成されたエミッタ電極と、
    前記半導体基板と前記エミッタ電極との間に形成された層間絶縁膜と
    を更に備え、
    前記層間絶縁膜には、前記エミッタ電極を前記コンタクト領域に接続するためのコンタクトホールが形成され、
    前記コンタクト領域において前記エミッタ電極と接する領域には、前記コンタクト領域の他の部分よりも高濃度のプラグインプラ領域が形成されている
    請求項１４に記載の半導体装置。
  16. 半導体基板と、前記半導体基板のおもて面側に設けられ、それぞれが延伸方向に延伸する部分を有する複数のトレンチ部と、隣接する２つのトレンチ部の間に設けられ、前記延伸方向において交互に前記半導体基板のおもて面に露出する第１導電型のエミッタ領域、および前記エミッタ領域より深く設けられた第２導電型のコンタクト領域と、前記エミッタ領域および前記コンタクト領域の下方に設けられ、前記コンタクト領域よりも不純物濃度の低い第２導電型のベース領域と、前記ベース領域の下方に設けられ、前記エミッタ領域よりも不純物濃度の低い第１導電型のドリフト領域と、前記ドリフト領域の下方に設けられた第２導電型のコレクタ領域とを備える半導体装置を製造する製造方法であって、
    前記エミッタ領域を、前記２つのトレンチ部の間隔よりも開口幅の大きいエミッタマスクを用いて、前記半導体基板のおもて面に第１導電型の不純物を注入して形成し、
    前記コンタクト領域を、前記２つのトレンチ部の間隔よりも開口幅の小さいコンタクトマスクを用いて、前記半導体基板のおもて面に第２導電型の不純物を注入して形成し、
    前記第２導電型の不純物を注入する領域の一部が、前記第１導電型の不純物を注入する領域と重複しており、
    前記半導体基板のおもて面において、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記中央位置における前記エミッタ領域の深さと、前記コンタクト領域の深さとの差よりも大きく、
    前記コンタクトマスクの開口は、それぞれの前記コンタクト領域毎に分離しており、
    前記半導体基板のおもて面において、前記トレンチ部の側壁で前記コンタクト領域が露出し、複数の前記エミッタ領域が互いに離間されている製造方法。
  17. 前記第２導電型の不純物を注入する前記半導体基板の部分が、前記第１導電型の不純物を注入する部分と重複している、請求項１６に記載の製造方法。
  18. それぞれの前記開口の間隔は、前記２つのトレンチ部の間の中央位置における前記エミッタ領域の深さと前記コンタクト領域の深さとの差よりも大きい
    請求項１６または１７に記載の製造方法。
  19. 前記２つのトレンチ部の間の中央位置における前記エミッタ領域の長さは、前記トレンチ部と、前記コンタクトマスクの開口との距離よりも大きい
    請求項１６または１７に記載の製造方法。
  20. 前記半導体基板のおもて面において、前記トレンチ部の側壁でベース領域が露出し、複数の前記エミッタ領域が互いに離間されている
    請求項１から１５のいずれか一項に記載の半導体装置。
  21. 前記コンタクトマスクのそれぞれの開口の両端が、前記エミッタマスクの開口と重なっている
    請求項１６から１９のいずれか一項に記載の製造方法。
JP2017555085A 2015-12-11 2016-12-06 半導体装置および製造方法 Active JP6531837B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2015241757 2015-12-11
JP2015241757 2015-12-11
JP2016180011 2016-09-14
JP2016180011 2016-09-14
PCT/JP2016/086284 WO2017099095A1 (ja) 2015-12-11 2016-12-06 半導体装置および製造方法

Publications (2)

Publication Number Publication Date
JPWO2017099095A1 JPWO2017099095A1 (ja) 2018-04-05
JP6531837B2 true JP6531837B2 (ja) 2019-06-19

Family

ID=59013215

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017555085A Active JP6531837B2 (ja) 2015-12-11 2016-12-06 半導体装置および製造方法

Country Status (4)

Country Link
US (1) US10256229B2 (ja)
JP (1) JP6531837B2 (ja)
CN (1) CN107636835B (ja)
WO (1) WO2017099095A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
WO2018151227A1 (ja) * 2017-02-15 2018-08-23 富士電機株式会社 半導体装置
JP6958093B2 (ja) * 2017-08-09 2021-11-02 富士電機株式会社 半導体装置
WO2019097836A1 (ja) * 2017-11-16 2019-05-23 富士電機株式会社 半導体装置
JP7167533B2 (ja) * 2018-08-03 2022-11-09 富士電機株式会社 半導体装置および半導体回路装置
JP7351086B2 (ja) * 2019-03-05 2023-09-27 富士電機株式会社 絶縁ゲート型半導体装置及びその製造方法
CN111354788B (zh) * 2020-03-24 2023-05-16 成都森未科技有限公司 一种深沟槽绝缘栅极器件及其制备方法
EP4187617A4 (en) 2020-10-23 2024-02-14 Nuvoton Tech Corporation Japan SEMICONDUCTOR DEVICE

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120798B2 (ja) * 1988-03-18 1995-12-20 三洋電機株式会社 縦型ｍｏｓｆｅｔ
KR100223198B1 (ko) * 1996-04-11 1999-10-15 다니구찌 이찌로오, 기타오카 다카시 높은 강복 전압을 갖는 반도체 장치 및 그 제조 방법
JP2000106434A (ja) * 1998-09-29 2000-04-11 Toshiba Corp 高耐圧半導体装置
US6867083B2 (en) * 2003-05-01 2005-03-15 Semiconductor Components Industries, Llc Method of forming a body contact of a transistor and structure therefor
JP4892172B2 (ja) * 2003-08-04 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4623956B2 (ja) * 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
JP4765000B2 (ja) * 2003-11-20 2011-09-07 富士電機株式会社 絶縁ゲート型半導体装置
JP2006059940A (ja) * 2004-08-19 2006-03-02 Fuji Electric Device Technology Co Ltd 半導体装置
CN100517713C (zh) * 2005-05-26 2009-07-22 富士通微电子株式会社 半导体器件及其制造方法和设计方法
JP5984282B2 (ja) * 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
WO2007135940A1 (ja) * 2006-05-18 2007-11-29 Panasonic Corporation 半導体素子およびその製造方法
JP5034315B2 (ja) * 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
JP5383009B2 (ja) 2007-07-17 2014-01-08 三菱電機株式会社 半導体装置の設計方法
US7944657B2 (en) * 2007-10-10 2011-05-17 Sony Corporation Electrostatic discharge protection circuit
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
JP5807597B2 (ja) 2012-03-26 2015-11-10 株式会社デンソー 半導体装置及び半導体装置の製造方法
CN105074931B (zh) * 2013-04-02 2017-09-22 丰田自动车株式会社 利用沟槽栅电极的绝缘栅双极性晶体管
JP6226786B2 (ja) 2014-03-19 2017-11-08 三菱電機株式会社 半導体装置およびその製造方法
WO2016014224A1 (en) * 2014-07-25 2016-01-28 United Silicon Carbide, Inc. Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same

Also Published As

Publication number Publication date
US20180082996A1 (en) 2018-03-22
CN107636835B (zh) 2021-03-19
US10256229B2 (en) 2019-04-09
JPWO2017099095A1 (ja) 2018-04-05
WO2017099095A1 (ja) 2017-06-15
CN107636835A (zh) 2018-01-26

Similar Documents

Publication Publication Date Title
JP6531837B2 (ja) 半導体装置および製造方法
US11430784B2 (en) Semiconductor device
US11676960B2 (en) Semiconductor device
US11031471B2 (en) Semiconductor device
JP6477885B2 (ja) 半導体装置および半導体装置の製造方法
US10818782B2 (en) Insulated-gate bipolar transistor (IGBT) including a branched gate trench
WO2018030444A1 (ja) 半導体装置および半導体装置の製造方法
CN107180855B (zh) 半导体装置
JP6561611B2 (ja) 半導体装置
JP2006278826A (ja) 半導体素子及びその製造方法
JP7435672B2 (ja) 半導体装置
JPWO2018151227A1 (ja) 半導体装置
US9013005B2 (en) Semiconductor device and method for manufacturing same
JP2017028236A (ja) 半導体装置
US20220093728A1 (en) Semiconductor device
JP2018041845A (ja) 半導体装置
WO2019098270A1 (ja) 半導体装置
US20240088212A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP5309428B2 (ja) 半導体装置
JP2015119198A (ja) 半導体装置
JP2023173412A (ja) 炭化珪素半導体装置
JP2014140063A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171122

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A527

Effective date: 20171122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190506

R150 Certificate of patent or registration of utility model

Ref document number: 6531837

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250