CN105074931B - 利用沟槽栅电极的绝缘栅双极性晶体管 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000005452 bending Methods 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 4
- 210000000746 body region Anatomy 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 2
- 230000009467 reduction Effects 0.000 abstract description 5
- 230000004913 activation Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 10
- 238000007667 floating Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241001442589 Convoluta Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
一种IGBT，在对半导体基板进行俯视观察时沟槽栅电极弯曲，并且在位于沟槽栅电极的弯曲部的内侧且面对半导体基板的表面的位置处，形成有与发射区为同一导电型的内侧半导体区域。由于沟槽栅电极弯曲，因此导通时的空穴密度上升从而电导率调制现象活化，由此通态电压降低。在关断时，内侧半导体区域影响空穴的移动路径，空穴在体区中移动的距离被缩短。从而在关断时空穴易于逃向体接触区。从而同时达成导通时的电流密度的提高与闩锁现象的防止。
Description
技术领域
在本说明书中，公开了一种涉及利用沟槽栅电极的IGBT(insulated gatebipolar transistor：绝缘栅双极性晶体管)的技术。
背景技术
在专利文献1中公开有一种在对半导体基板进行俯视观察时，沟槽栅电极弯曲的IGBT。与沟槽栅电极在直线上延伸的情况相比，当沟槽栅电极弯曲时，位于弯曲部的内侧的漂移区中的空穴密度将增大，从而电导率调制现象活化，由此IGBT的通态电压降低。另外，专利文献1在本申请提交时并未被公开。
在采用IGBT的情况下，不仅需要通态电压较低，并且需要在将沟槽栅电极的电压切换到断态电压时使发射极与集电极之间切断。在本说明书中，将在将沟槽栅电极的电压切换到断态电压之后在发射极与集电之间仍继续流通有电流的现象称为闩锁现象。需要使闩锁现象不在IGBT中发生。
在先技术文献
专利文献
专利文献1：日本特愿2011－052100号中所附加的说明书与附图
发明内容
发明所要解决的课题
为了不使闩锁现象在IGBT中发生，采用了对饱和电流进行抑制，从而在关断时空穴易于逃向发射极的设计。当利用上述的沟槽栅电极即弯曲的沟槽栅电极时，电流密度将上升从而容易发生闩锁现象。为了使利用弯曲的沟槽栅电极以使通态电压降低的技术实用化，需要防止闩锁现象的新技术。即，需要在关断时空穴易于逃向发射极的新技术。
在本说明书中，公开了在利用弯曲的沟槽栅电极的IGBT中，在关断时空穴易于逃向发射极的结构，进而公开了防止闩锁现象的发生的技术。通过该技术，能够防止闩锁现象的发生并使沟槽栅电极弯曲，从而能够降低IGBT的通态电压。
用于解决课题的方法
在本说明书中所公开的IGBT中，在对半导体基板的表面进行俯视观察时，沟槽栅电极弯曲。在位于沟槽栅电极的弯曲部的内侧且面对半导体基板的表面的位置处形成有与发射区为同一导电型(因此与基区或体区为相反导电型)的半导体区域(以下称为内侧半导体区域)，并将该内侧半导体区域设为浮置状态。即，内侧半导体区域与发射极、沟槽栅电极以及集电极均不导通。
在将IGBT的沟槽栅电极的电压切换到断态电压的情况下，蓄积于漂移区或块体(bulk)区(以下称为漂移区)中的空穴沿着沟槽栅电极而在体区或基区(以下称为体区)中移动，并从体接触区逃向发射极。在体区中，由于需要体区为在向沟槽栅电极施加通态电压时形成反转层的杂质浓度，因此杂质浓度较低，从而空穴难以移动(在以下，为了对体区和体接触区进行区別，有时会将体区称为低浓度体区。两者相同)。
当未准备处于上述的浮置状态的内侧半导体区域时，在关断时，空穴在高电阻的低浓度体区中移动的距离变长，从而空穴难以逃向发射极。与此相对，当准备了内侧半导体区域并将该内侧半导体区域置于浮置状态时，在关断时，空穴在低浓度体区中移动的距离变短，从而空穴易于逃向发射极。当采用该结构时，能够在使沟槽栅电极弯曲而使导通时的电流密度上升的同时，防止闩锁现象的发生。
内侧半导体区域与发射区优选为同一组成。从而能够通过发射区形成工序来形成内侧半导体区域。
已知一种形成覆盖沟槽栅电极的上表面的层间绝缘膜，并通过该层间绝缘膜而使沟槽栅电极与发射极绝缘的结构。优选为使该层间绝缘膜延伸至内侧半导体区域的表面。通过该层间绝缘膜而使内侧半导体区与发射极绝缘。从而能够在不使制造工序数量增加的条件下将内侧半导体区域置于浮置状态。
沟槽栅电极在多个位置处弯曲对于使通态电压降低是较为有利的。因此，优选为，按照T字形状相连的图案而形成沟槽栅电极。从而能够使弯曲部在半导体基板的较广的范围内一致地分布。
在对半导体基板进行俯视观察时，体接触区可以通过体区而与内侧半导体区域分离，并且体接触区可以通过体区而与栅绝缘膜分离。在采用IGBT的情况下，需要使发射区与沟槽栅电极隔着栅绝缘膜而对置。此外，需要向发射区与沟槽栅电极注入杂质以降低电阻。当向相邻的两个区域注入不同的导电型的杂质时，会因杂质注入范围的偏差而造成实际效果上的杂质浓度偏差，由此造成在批量生产半导体装置时，半导体装置群的性能产生偏差。优选为，向发射区与沟槽栅电极注入同一导电侧的杂质。其结果为，沟槽栅电极的导电型与体接触区的导电型成为相反。如果能够在隔着栅绝缘膜而与沟槽栅电极对置的位置处设置体接触区，则可改善关断时的空穴的逃离，从而能够对闩锁现象的发生进行抑制。但是，为此，需要向相邻的两个区域注入不同的导电型的杂质，从而造成在批量生产半导体装置时性能产生偏差。如果采用在对半导体基板进行俯视观察时，体接触区通过体区而与内侧半导体区域分离的结构，或者体接触区通过体区而与栅绝缘膜分离的结构，则无需向相邻的两个区域注入不同的导电型的杂质。当采用在体接触区通过体区而与栅绝缘膜分离的结构中附加内侧半导体区域的技术时，能够使通态电压较低并使闩锁现象不易发生，并且能够批量生产出性能的偏差得到了抑制的半导体装置群。
附图说明
图1为对第一实施例的IGBT的半导体基板进行俯视观察时的图。范围X为表示去除了发射极和层间绝缘膜的俯视图，范围Y为表示去除了发射极的俯视图。
图2中的(1)为图1中的Ⅱ-Ⅱ线的剖视图，(2)为现有的IGBT的剖视图。
图3为对第二实施例的IGBT的半导体基板进行俯视观察时的图。
图4为图3中的Ⅳ-Ⅳ线的剖视图。
图5为对第三实施例的IGBT的半导体基板进行俯视观察时的图。
图6为对弯曲的沟槽栅电极的图案1进行例示的图。
图7为对弯曲的沟槽栅电极的图案2进行例示的图。
图8为对弯曲的沟槽栅电极的图案3进行例示的图。
图9为对弯曲的沟槽栅电极的图案4进行例示的图。
图10为对弯曲的沟槽栅电极的图案5进行例示的图。
图11为对弯曲的沟槽栅电极的图案6进行例示的图。
图12为对弯曲的沟槽栅电极的图案7进行例示的图。
图13为对弯曲的沟槽栅电极的图案8进行例示的图。
图14为对弯曲的沟槽栅电极的图案9进行例示的图。
具体实施方式
(第一实施例)
图1为对第一实施例的IGBT30的半导体基板2进行俯视观察时的图，图2中的(1)为图1中的Ⅱ-Ⅱ线的剖视图。在图1中，范围X表示去除了发射极和层间绝缘膜的俯视图，范围Y表示去除了发射极的俯视图。在图3与图5中同样如此。IGBT30具备：半导体基板2；被形成在半导体基板2的表面2a上的发射极24；被形成在半导体基板2的背面2b上的集电极26。发射极24与集电极26通过金属而被形成。
在半导体基板2中形成有下述的区域。
发射区10：被形成在面对半导体基板2的表面2a的部分范围的位置处。以高浓度掺杂有n型杂质，并且与发射极24欧姆接触。
体接触区8：被形成在面对半导体基板2的表面2a的部分范围的位置处。以高浓度掺杂有p型杂质，并且与发射极24欧姆接触。虽然有时也会被称为基接触区，但在本说明书中称为体接触区。发射区10所面对的半导体基板2的表面2a的范围与体接触区8所面对的半导体基板2的表面2a的范围不同。
内侧半导体区域6：与发射区10为同一组成并与发射区10形成为同一深度。如图1所示，位于后述的沟槽栅电极18的弯曲部的内侧且被形成在面对半导体基板2的表面2a的部分范围的位置处。
体区12：与发射区10、体接触区8以及内侧半导体区域6相接，并且到达至与这些区域10、8、6相比较深的部位。以低浓度掺杂有p型杂质。虽然有时也会被称为基区，但在本说明书中称为体区。体区12在未形成有发射区10、体接触区8、内侧半导体区域6的范围内，面对半导体基板2的表面2a。
漂移区20：将体区12与后述的集电区22分离。并且为以低浓度掺杂有n型杂质的半导体基板2未被加工而存留的区域，有时也称为块体区。在本说明书中称为漂移区。
集电区22：被形成在面对半导体基板2的背面2b的位置处。以高浓度掺杂有p型杂质，并且与集电极26欧姆接触。
形成有从半导体基板2的表面2a起在深度方向上延伸的沟槽14。沟槽14从表面2a起贯穿体区12并到达至漂移区20。在对半导体基板2进行俯视观察时，沟槽14被形成为，将作为单位的T字形状(参照沟槽部分14a、14b、14c)在X方向与Y方向上均相连的图案。例如，在对沟槽部分14a、14c进行观察时，沟槽14是弯曲的。可以说参照编号32所示的位置位于弯曲部的内侧。同样地，可以说参照编号34所示的位置位于沟槽部分14b、14c之间的弯曲部的内侧，参照编号36所示的位置位于沟槽部分14d、14c之间的弯曲部的内侧，参照编号38所示的位置位于沟槽部分14e、14c之间的弯曲部的内侧。通过沟槽部分14b、14c、14e、14f而形成了长方形的范围。也可以说IGBT30是以各长方形的范围为单位而被构成的。在本说明书中将各长方形的范围称为单元。单元具有四个顶点，并且在各顶点处形成有内侧半导体区域6。
沟槽14的侧壁与底面(统称为壁面)通过栅绝缘膜16而被覆盖。在该沟槽14的内侧填充有沟槽栅电极18。栅绝缘膜16由氧化硅形成，沟槽栅电极18由掺杂了杂质的多晶硅形成。
在图1的参照编号10a所示的位置处，发射区10隔着栅绝缘膜16而与沟槽栅电极18相对。在深度方向上将处于位置10a的发射区10与漂移区20分离的体区12也隔着栅绝缘膜16而与沟槽栅电极18相对。发射区10为n型，体区12为p型，漂移区20为n型，在通常情况下，发射区10与漂移区20不导通。但是，当向沟槽栅电极18施加正的电压时，隔着栅绝缘膜16而与沟槽栅电极18相对的范围内的体区12会反转为n型，从而使发射区10与漂移区20导通。
参照编号4为覆盖沟槽栅电极18的上表面的层间绝缘膜，其使沟槽栅电极18与发射极24绝缘。层间绝缘膜4也覆盖内侧半导体区域6的上表面，并使内侧半导体区域6与发射极24绝缘。内侧半导体区域6通过层间绝缘膜4而与发射极24绝缘，并通过栅绝缘膜16而与沟槽栅电极18绝缘，并且在IGBT30断开时通过pn结而与集电极26绝缘。在IGBT30断开的期间内，内侧半导体区域6处于浮置状态。参照编号4a表示被形成在层间绝缘膜4上的开孔。发射区10和体接触区8通过开孔4a而与发射极24导通。
假想线所示的层40为n型层，并被形成在p型的体区12的中间深度处。体区12通过n型层40而被二分割为上部区域和下部区域。n型层40能够被省略。
如图1所示，在与沟槽栅电极18相邻的位置处形成有发射区10和内侧半导体区域6。它们均为n型，从而即使杂质注入范围存在偏差，给实际效果上的杂质浓度带来的影响也较小。虽然体接触区8与沟槽栅电极18为不同的导电型，但两者通过体区12而分离，从而无需向相邻的两个区域注入不同的导电型的杂质。图1的结构无需向相邻的两个区域注入不同的导电型的杂质便能够制造出。虽然沟槽栅电极18与体区12相邻，但是体区12的杂质注入浓度较低，从而作为相反导电型的沟槽栅电极18与体区12相邻的情况不会对半导体装置的性能产生较大的影响。
图2中的(1)的箭头标记A表示关断时的空穴的移动路径。由于处于n型的内侧半导体区域6与p型的体区12之间的np壁障，空穴会在避开内侧半导体区域6的路径上进行移动。
图2中的(2)表示未形成有n型的内侧半导体区域6的情况，在关断时，空穴会沿着移动路径B而进行移动。即，空穴沿着栅电极18而进行移动，并沿着表面2a而在半导体基板2的表面2a的附近移动，到达至体接触区8。
如果对图2中的(1)和(2)进行比较则可明确，箭头标记A的距离较短，而箭头标记B的距离较长。即，当不形成n型的内侧半导体区域6时，空穴在杂质浓度较低从而电阻较高的体区12中移动的距离较长，与此相对，当形成n型的内侧半导体区域6时，空穴在体区12中移动的距离将变短。当形成n型的内侧半导体区域6时，在关断时空穴易于逃向体接触区8，从而不易发生闩锁现象。
IGBT30以使集电极26与正电压连接，并使发射极24接地的方式而使用。
当未向沟槽栅电极18施加正电压时，n型的发射区10与n型的漂移区20之间通过p型的体区12而被分离，从而IGBT30断开。
当向沟槽栅电极18施加正电压时，将n型的发射区10与n型的漂移区20分离的体区12中的、隔着栅绝缘膜16而与沟槽栅电极18对置的范围会反转为n型，从而形成沟道。其结果为，电子从发射极24经由发射区10与沟道而向漂移区20移动，空穴从集电极26经由集电区22而向漂移区20移动。在漂移区20中产生电导率调制现象，从而IGBT30导通。在IGBT30中，沟槽栅电极18弯曲。位于弯曲部的内侧的漂移区中的空穴密度上升，从而电导率调制现象活化。通过使沟槽栅电极18弯曲，从而使IGBT30的通态电压降低。
当再次使IGBT30断开时，停止对沟槽栅电极18施加正电压。在本说明书中，将从导通变化为断开状态的动作称为关断。绝缘栅双极性晶体管具备闸流晶体管结构，从而容易发生即使停止向沟槽栅电极施加正电压，电流也继续在发射极与集电极之间流通的闩锁现象。在IGBT30中，如参照图2中的(1)、(2)所说明的那样，以在关断时空穴易于经由体接触区8而逃向发射极24，从而不会发生闩锁现象的方式而进行了设计。
(第二实施例)
以下仅对与第一实施例的不同点进行说明，并省略重复说明。在第三实施例以后也相同。
如图3所示，在第二实施例中，发射区10通过体接触区8而被分隔为两个区域10b、10c。在该情况下，也能够通过形成内侧半导体区域6而防止闩锁现象的发生。
(第三实施例)
如图5所示，在第三实施例中，发射区10通过体接触区8而被分隔为四个区域10d、10e、10f、10g。在本实施例中，形成有四处与沟槽栅电极18对置并向沟道供给电子的发射区，从而通态电压较低。虽然更加容易发生闩锁现象，但是在该情况下也能够通过形成内侧半导体区域6而防止闩锁现象的发生。
(弯曲的沟槽栅电极的示例)
图6至图14图示了弯曲的沟槽栅电极的示例。圆形标记所示的位置表示位于弯曲部的内侧的范围。通过在圆形标记所示的角部处形成内侧半导体区域6从而能够防止闩锁现象的发生。图13、14的参照编号18a为虚设沟槽。在此所谓的虚设沟槽指的是，虽然具备与沟槽栅电极18相同的结构，但未与栅电压调节回路连接而处于浮置状态的沟槽。如图13所示，也可以在位于虚设沟槽18a的弯曲部的内侧的范围内形成内侧半导体区域6。或者也可以不相对于虚设沟槽18a而形成内侧半导体区域6。虽然在上述内容中对体区与接触区为p型的情况进行了说明，但是也可以为相反导电型。
在上述实施例中，发射区10与内侧半导体区域6通过同一组成而被形成为同一深度。从而能够同时形成发射区10与内侧半导体区域6。此外，将沟槽栅电极18与发射极24绝缘的层间绝缘膜4使内侧半导体区域6与发射极24绝缘。从而无需追加使内侧半导体区域6与发射极24绝缘的新的绝缘层。由于这些因素，而使实施例的IGBT易于制造。
虽然在以上对本实施例进行了详细说明，但是这些只不过是示例，并不对权利要求书进行限定。在权利要求书中所记载的技术中包含将以上所例示的具体示例进行了改变、变更的内容。
在本说明书或者附图中所说明的技术要素通过单独或者各种组合的形式而发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，在本说明书或者附图中所例示的技术同时达成多个目的，达成其中一个目的本身便具有技术上的有用性。
符号说明
2：半导体基板；
2a：表面；
2b：背面；
4：层间绝缘膜；
4a：开孔；
6：内侧半导体区域(n型)；
8：体接触区(p型)；
10：发射区(n型)；
10a：与沟槽栅电极18对置的范围；
10b、10c：通过体接触区而被分隔的发射区；
10d、10e、10f、10g：通过体接触区而被分隔的发射区；
12：体区(基区)(p型)；
14：沟槽；
14a、14b、14c、14d、14e、14f：沟槽的部分；
16：栅绝缘膜；
18：沟槽栅电极；
20：漂移区(块体区)(n型)；
22：集电区(p型)；
24：发射极；
26：集电极；
30：IGBT；
32、34、36、38：位于弯曲的沟槽的内侧的范围；
A、B：空穴的移动路径；
圆形标记：弯曲的沟槽的内侧的位置。
Claims (6)
1.一种绝缘栅双极性晶体管，其特征在于，具备：
半导体基板；
发射极，其被形成在所述半导体基板的表面上；
集电极，其被形成在所述半导体基板的背面上，
所述半导体基板具备：
发射区，其露出于所述半导体基板的表面；
集电区，其露出于所述半导体基板的背面；
体区，其与所述发射区相接且到达至与所述发射区相比较深的部位；
漂移区，其将所述体区与所述集电区分离；
体接触区，其露出于所述半导体基板的表面，
在所述半导体基板上形成有：
沟槽，其从所述半导体基板的表面起到达至所述漂移区；
栅绝缘膜，其覆盖所述沟槽的壁；
沟槽栅电极，其填充所述沟槽的内部，
所述沟槽栅电极隔着所述栅绝缘膜而依次与所述发射区、所述体区、所述漂移区对置，
所述发射区和所述体接触区与所述发射极导通，
所述沟槽栅电极与所述发射极绝缘，
所述集电区与所述集电极导通，
在对所述半导体基板进行俯视观察时，所述沟槽栅电极弯曲，
在位于所述沟槽栅电极的弯曲部的内侧且露出于所述半导体基板的表面的位置处，形成有与所述发射区为同一导电型的内侧半导体区域，
所述内侧半导体区域不与所述发射极导通。
2.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
所述内侧半导体区域与所述发射区为同一组成。
3.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
形成有覆盖所述内侧半导体区域的表面和所述沟槽栅电极的表面的层间绝缘膜，
通过所述层间绝缘膜，从而所述内侧半导体区域与所述发射极绝缘，并且所述沟槽栅电极与所述发射极绝缘。
4.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
在对所述半导体基板进行俯视观察时，所述沟槽栅电极提供T字形状相连的图案。
5.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
在对所述半导体基板进行俯视观察时，所述体接触区通过所述体区而与所述内侧半导体区域分离。
6.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，
在对所述半导体基板进行俯视观察时，所述体接触区通过所述体区而与所述栅绝缘膜分离。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2013/060022 WO2014162498A1 (ja) | 2013-04-02 | 2013-04-02 | トレンチゲート電極を利用するｉｇｂｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105074931A CN105074931A (zh) | 2015-11-18 |
| CN105074931B true CN105074931B (zh) | 2017-09-22 |
Family
ID=51657831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201380075334.9A Active CN105074931B (zh) | 2013-04-02 | 2013-04-02 | 利用沟槽栅电极的绝缘栅双极性晶体管 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9318590B2 (zh) |
| JP (1) | JP5983864B2 (zh) |
| KR (1) | KR101701667B1 (zh) |
| CN (1) | CN105074931B (zh) |
| BR (1) | BR112015024888B1 (zh) |
| DE (1) | DE112013006905B4 (zh) |
| WO (1) | WO2014162498A1 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016096307A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
| JP6304221B2 (ja) | 2015-12-08 | 2018-04-04 | トヨタ自動車株式会社 | Ｉｇｂｔ |
| CN107636835B (zh) * | 2015-12-11 | 2021-03-19 | 富士电机株式会社 | 半导体装置及制造方法 |
| JP6451869B2 (ja) * | 2015-12-11 | 2019-01-16 | 富士電機株式会社 | 半導体装置 |
| JP6634860B2 (ja) * | 2016-02-10 | 2020-01-22 | 株式会社デンソー | 半導体装置 |
| KR102518586B1 (ko) * | 2018-10-05 | 2023-04-05 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP7390868B2 (ja) * | 2019-11-18 | 2023-12-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR102399959B1 (ko) | 2020-07-23 | 2022-05-19 | (주)쎄미하우 | 절연 게이트 양극성 트랜지스터 |
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| EP1760790B1 (en) * | 2004-05-12 | 2019-04-03 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP5261893B2 (ja) | 2006-07-18 | 2013-08-14 | 富士電機株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
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| JP5568036B2 (ja) * | 2011-03-09 | 2014-08-06 | トヨタ自動車株式会社 | Ｉｇｂｔ |
| JP5941448B2 (ja) * | 2013-09-11 | 2016-06-29 | 株式会社東芝 | 半導体装置 |
| KR20150051067A (ko) * | 2013-11-01 | 2015-05-11 | 삼성전기주식회사 | 전력 반도체 소자 및 그의 제조 방법 |
| JP5998169B2 (ja) * | 2014-03-26 | 2016-09-28 | 株式会社豊田中央研究所 | 半導体装置 |
-
2013
- 2013-04-02 JP JP2015509751A patent/JP5983864B2/ja active Active
- 2013-04-02 KR KR1020157031215A patent/KR101701667B1/ko active IP Right Grant
- 2013-04-02 CN CN201380075334.9A patent/CN105074931B/zh active Active
- 2013-04-02 WO PCT/JP2013/060022 patent/WO2014162498A1/ja active Application Filing
- 2013-04-02 BR BR112015024888-8A patent/BR112015024888B1/pt active IP Right Grant
- 2013-04-02 US US14/773,511 patent/US9318590B2/en active Active
- 2013-04-02 DE DE112013006905.9T patent/DE112013006905B4/de active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| BR112015024888B1 (pt) | 2020-10-13 |
| DE112013006905B4 (de) | 2017-09-21 |
| BR112015024888A2 (pt) | 2017-07-18 |
| KR20150138317A (ko) | 2015-12-09 |
| WO2014162498A1 (ja) | 2014-10-09 |
| US20160064537A1 (en) | 2016-03-03 |
| KR101701667B1 (ko) | 2017-02-01 |
| CN105074931A (zh) | 2015-11-18 |
| DE112013006905T5 (de) | 2015-12-10 |
| JPWO2014162498A1 (ja) | 2017-02-16 |
| JP5983864B2 (ja) | 2016-09-06 |
| US9318590B2 (en) | 2016-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
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