JP2008288459A - 半導体装置 - Google Patents
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Abstract
【課題】ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現すること。
【解決手段】トレンチ16を、ストライプ状に配置されるストライプ部16aとストライプ部16aの延設方向に対して直交する方向に突出される複数の突起部16bから構成する。また、各突起部16bは、隣のトレンチ16に接触しないように隣のトレンチ16に対して狭間隙部aをあけて形成する。そして、1つのセル23を、隣り合うトレンチ16のストライプ部16aと突起部16bで挟むように構成し、各セル23のチャネルコンタクト領域15を接続する。
【選択図】図1
【解決手段】トレンチ16を、ストライプ状に配置されるストライプ部16aとストライプ部16aの延設方向に対して直交する方向に突出される複数の突起部16bから構成する。また、各突起部16bは、隣のトレンチ16に接触しないように隣のトレンチ16に対して狭間隙部aをあけて形成する。そして、1つのセル23を、隣り合うトレンチ16のストライプ部16aと突起部16bで挟むように構成し、各セル23のチャネルコンタクト領域15を接続する。
【選択図】図1
Description
本発明は、トレンチ構造を有する半導体装置に関する。
トレンチ構造を採用したMOSFETやIGBT(絶縁ゲートバイポーラトランジスタ)などの半導体装置が知られている(例えば、特許文献1参照)。そして、特許文献1の半導体装置では、基板表面に形成されるトレンチを、隣接するトレンチで挟まれる基板表面に幅広部と幅狭部ができるように曲折させて形成し、その幅広部にチャネルコンタクト領域を形成している。この構成により特許文献1では、トレンチを格子状に形成した際にチャネルコンタクト領域のコンタクト不良によってリーク電流が発生する問題と、トレンチをストライプ状に形成した際にオン抵抗の低減を図れない問題を解決している。
特開2002−50760号公報
しかしながら、特許文献1のトレンチ構造では、トレンチを曲折しているためにトレンチの長さ、つまりゲート電極の入力端子からゲート電極端部までの長さがストライプ状のトレンチを形成したときよりも長くなり、ゲート電極の入力端子から遠い部分についてはゲート抵抗が増加する。このことから、オン時間に遅延が生じてしまう。また、特許文献1のトレンチ構造では、隣接するチャネルコンタクト領域間の距離が1つのセルの大きさよりも長くなっており、このチャネルコンタクト領域間の電気抵抗が大きくなることから、チャネル電位が不安定になってしまう。
この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現し得る半導体装置を提供することにある。
上記問題点を解決するために、請求項1に記載の発明は、第1導電型の第1の半導体層と、前記第1の半導体層の表面部に形成される第2導電型の第2の半導体層と、前記第2の半導体層の表面部の一部に形成される第1導電型の第3の半導体層と、前記第3の半導体層の表面部から前記第1の半導体層にまで延びる深さで形成される複数のトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、を備える複数のセルが配置されたトレンチゲート電極型の半導体装置において、前記複数のトレンチは、互いに平行なストライプ状に配置されるストライプ部と、前記ストライプ部より突出し前記ストライプ部の延設方向に対し直交する方向に延びる複数の突起部と、から構成されており、隣り合うトレンチ間には、前記ストライプ部の延設方向に沿って複数のセルが1列に配置されており、各セルは、それぞれ、2つの前記ストライプ部に挟まれ、かつ該2つのストライプ部のうち少なくとも何れか一方のストライプ部より突出する前記突起部で区切られた矩形状の領域に、前記第3の半導体層から露出する前記第2の半導体層により形成されたチャネルコンタクト領域を有しており、各トレンチの各突起部と該突起部に隣り合うトレンチとの間には、前記第2の半導体層を備える狭間隙部が設けられており、前記ストライプ部の延設方向に隣り合う複数のセルの前記チャネルコンタクト領域同士を、前記狭間隙部を介して接続したことを要旨とする。
請求項1に記載の発明によれば、ストライプ部と、そのストライプ部から複数の突起部を突出させて複数のセルの領域を構成するトレンチを形成しているため、ゲート電極の長さ、つまりゲート電極の入力端子からゲート電極端部までの長さが、トレンチを屈曲させて形成した従来の構成のようにストライプ状のトレンチにゲート電極を形成した場合に比して大幅に長くなることを回避し得る。そして、ストライプ部に連設された突起部を形成することにより、ストライプ状のトレンチのみを形成した半導体素子よりも、素子全体のアクティブ面積を増加させることができる。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。また、隣り合うセルの間に第2の半導体層を備える狭間隙部を設けたことで、隣り合うセルのチャネルコンタクト領域同士は、狭間隙部の第2の半導体層を介して接続されることになる。そして、狭間隙部のストライプ部の延設方向に沿う長さについては、細く形成されるトレンチの幅と等しいため、隣り合うチャネルコンタクト領域間の距離が長くなることも回避され、電気抵抗の増加を抑制し、チャネル電位の安定化を実現し得る。
請求項2に記載の発明は、請求項1に記載の半導体装置において、前記各トレンチは、前記複数の突起部の突出方向が前記ストライプ部の延設方向において交互に異なるように形成されているとともに、各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と前記隣り合う2つのトレンチの各ストライプ部に連設される各1つの突起部とで囲まれて形成され、前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを要旨とする。
請求項3に記載の発明は、請求項1に記載の半導体装置において、前記各トレンチの各突起部は、前記ストライプ部を交差し、当該ストライプ部の両側に突出するように形成されているとともに、各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と前記隣り合う2つのトレンチの各ストライプ部に連設される各2つの突起部とで囲まれて形成され、前記狭間隙部は、隣り合う2つのトレンチの各突起部との間に形成されていることを要旨とする。
請求項2及び請求項3に記載の発明によれば、1つのセルは2つのトレンチに同じ領域だけ囲まれて構成されることになる。したがって、一方のトレンチに形成されたゲート電極が断線した場合であっても、もう一方のトレンチに形成されたゲート電極によってセルを駆動させることが可能である。すなわち、1つのトレンチに形成されたゲート電極により、広い範囲に亘って配置されたセルを駆動させることが可能となる。
請求項4に記載の発明は、請求項1に記載の半導体装置において、前記各トレンチは、前記複数の突起部の突出方向が同一方向となるように形成されているとともに、各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と1つのトレンチのストライプ部に連設される2つの突起部とで囲まれて形成され、前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを要旨とする。
請求項4に記載の発明によれば、請求項1に記載の発明と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。
本発明によれば、ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現できる。
以下、本発明をNチャネル型のMOSFETを備えたトレンチゲート電極型の半導体装置に具体化した一実施形態を図1及び図2にしたがって説明する。なお、図1は本実施形態の半導体装置10の一部分を示す平面図であり、図1では層間絶縁層及びソース電極を図示していない。また、図2(a)は図1のA−A線断面図であり、図2(b)は図1のB−B線断面図である。また、各図において、トレンチ(ゲート電極)にはハッチング(斜線)を付すとともに、チャネルコンタクト領域にはドットを付している。
半導体装置10は、図2(a),(b)に示すように、第1導電型(本実施形態ではN+型)のシリコンからなる半導体基板11を備え、半導体基板11の片面には第1導電型(本実施形態ではN型)のドレイン領域(第1の半導体層)12が設けられている。ドレイン領域12の半導体基板11と反対側の面には、第2導電型(本実施形態ではP型)のチャネル領域(第2の半導体層)13が設けられている。チャネル領域13の表面部には、第1導電型(本実施形態ではN+型)のソース領域(第3の半導体層)14と第2導電型(本実施形態ではP+型)のチャネルコンタクト領域(第4の半導体層)15が設けられている。ソース領域14は、チャネル領域13の表面部に選択的に形成されており、チャネルコンタクト領域15を除く領域に形成されている。そして、チャネルコンタクト領域15は、ソース領域14に囲まれた領域に形成されているとともに平面視正方形に形成され、ソース領域14から露出されている。また、本実施形態の半導体装置10はトレンチ構造を有しており、ソース領域14に隣接し、かつチャネル領域13を貫通しドレイン領域12まで達するように複数のトレンチ16が設けられている。トレンチ16は、ドレイン領域12まで延びる深さに形成されている。
トレンチ16の内壁面にはゲート酸化膜17が形成されており、ゲート酸化膜17の上からトレンチ16を埋めるようにゲート電極18が設けられている。すなわち、ゲート電極18は、トレンチ16内にゲート酸化膜17を介して埋設されている。また、トレンチ16の開口端部とソース領域14の一部には、これらを覆うように層間絶縁層19が形成されている。また、ソース領域14、チャネルコンタクト領域15、及び層間絶縁層19の表面には、ソース電極20が形成されている。そして、ソース電極20は、コンタクト領域21を介してソース領域14とチャネルコンタクト領域15に接続されている。また、半導体基板11の裏面(ドレイン領域12と反対側の面)には、ドレイン電極22が形成されている。
次に、本実施形態の半導体装置10が有するトレンチ構造についてさらに詳しく説明する。
図1に示すように、半導体装置10には、複数のトレンチ16が形成されている。各トレンチ16は、直線状のストライプ部16aとストライプ部16aの延設方向に対し直交する方向に突出し、ストライプ部16aに連設される複数の突起部16bとから構成されている。各トレンチ16のストライプ部16aと突起部16bは、同一幅で、かつ同一深さで形成されている。そして、各トレンチ16のストライプ部16aは、同一方向に延設されており、ストライプ状に配置されている。すなわち、各トレンチ16のストライプ部16aは、図1に示すように、平面視したときに互いのストライプ部16aが平行となるように配置されている。
図1に示すように、半導体装置10には、複数のトレンチ16が形成されている。各トレンチ16は、直線状のストライプ部16aとストライプ部16aの延設方向に対し直交する方向に突出し、ストライプ部16aに連設される複数の突起部16bとから構成されている。各トレンチ16のストライプ部16aと突起部16bは、同一幅で、かつ同一深さで形成されている。そして、各トレンチ16のストライプ部16aは、同一方向に延設されており、ストライプ状に配置されている。すなわち、各トレンチ16のストライプ部16aは、図1に示すように、平面視したときに互いのストライプ部16aが平行となるように配置されている。
各トレンチ16のストライプ部16aには、複数の突起部16bが形成されている。各ストライプ部16aの各突起部16bは、ストライプ部16aの延設方向に等間隔をあけて形成されているとともに、突出方向が交互に異なるように形成されている。すなわち、1つの突起部16bはストライプ部16aの片側から1方向に突出されており、ストライプ部16aの両側に1方向へ突出する突起部16bが交互に異なる方向を向くように形成されている。また、各突起部16bは、隣のトレンチ16のストライプ部16aとの間に狭間隙部aが設けられるような長さで形成されている。すなわち、トレンチ16の各突起部16bは、その先端が隣のトレンチ16に接触しないように形成されている。そして、各トレンチ16は、同一形状となるようにストライプ部16aと突起部16bが形成されている。このため、各トレンチ16の突起部16bは、隣り合うトレンチ16同士で同一方向へ突出するように形成されている。
そして、本実施形態の半導体装置10においてMOSFETの1つのセル23は、隣り合うトレンチ16のストライプ部16aと、隣り合うトレンチ16において相反する方向に突出する突起部16bとで挟まれて構成される。これにより、半導体装置10に設けられる複数のセル23は、縦方向及び横方向にそれぞれ整列した状態(マトリックス状)で配置される。言い換えると、各セル23は、隣り合う2つのストライプ部16aとその2つのストライプ部16aそれぞれにより突出する突起部16bとで囲まれる矩形状の領域を有するように構成されている。また、隣り合うトレンチ16間には、ストライプ部16aの延設方向(前記縦方向に相当する)に沿って複数のセル23が1列に配置される。なお、本実施形態においてセル23は、破線で囲む部分である。そして、トレンチ16の延設方向で隣り合うセル23は、各突起部16bと隣り合うトレンチ16のストライプ部16aとの間に設けられた狭間隙部aを介して接続されている。また、チャネル領域13とソース領域14は、トレンチ16の延設方向に配置される複数のセル23及び狭間隙部aとの間で連続している。すなわち、狭間隙部aはチャネル領域13を有し、隣り合うセル23のチャネルコンタクト領域15同士は第2導電型のチャネル領域13で接続されている(本実施形態ではP型の半導体層により接続されている)。
次に、本実施形態の半導体装置10の作用を説明する。
半導体装置10に形成したトレンチ16は、直線状のストライプ部16aから突起部16bを直交方向へ突出させている。このため、トレンチ16内に形成されるゲート電極18の長さ、つまりゲート電極18の入力端子部からゲート電極18端部までの長さは、ストライプ状のトレンチ構造を同じ条件のもとで製造した時のゲート電極の長さと同程度になる。そして、突起部16bを形成することにより、素子(MOSFET)をオンした時のアクティブ面積が、ストライプ状のトレンチを形成した半導体素子よりも増加する。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。
半導体装置10に形成したトレンチ16は、直線状のストライプ部16aから突起部16bを直交方向へ突出させている。このため、トレンチ16内に形成されるゲート電極18の長さ、つまりゲート電極18の入力端子部からゲート電極18端部までの長さは、ストライプ状のトレンチ構造を同じ条件のもとで製造した時のゲート電極の長さと同程度になる。そして、突起部16bを形成することにより、素子(MOSFET)をオンした時のアクティブ面積が、ストライプ状のトレンチを形成した半導体素子よりも増加する。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。
また、トレンチ16の延設方向で隣り合うセル23同士を接続する狭間隙部aの距離は、トレンチ16のストライプ部16aの幅と同じになる。ストライプ部16aの幅は、約0.6μmと短いため、隣り合うチャネルコンタクト領域15間の電気抵抗が高くなることを抑えることができる。すなわち、隣り合うセル23のチャネルコンタクト領域15間のチャネル電位の安定化を実現し得る。
また、本実施形態のトレンチ構造では、各トレンチ16の突起部16bを突出方向が交互に異なるように形成している。このため、1つのセル23は、隣り合う2つのトレンチ16によって、同じ領域だけ囲まれることになる。したがって、1つのトレンチ16のゲート電極18が断線した場合であっても、もう一方のトレンチ16に形成されたゲート電極18によってセル23を駆動させることができる。
したがって、本実施形態によれば、以下に示す効果を得ることができる。
(1)トレンチ16を、ストライプ部16aとストライプ部16aから突出する複数の突起部16bとにより構成した。このため、ゲート電極18の長さ、つまりゲート電極18の入力端子からゲート電極18の端部までの長さがストライプ状のトレンチに形成したゲート電極の長さよりも大幅に長くなることを回避し得る。そして、ストライプ部16aに連設された突起部16bを形成することにより、ストライプ状のトレンチのみを形成した半導体素子よりも、素子全体のアクティブ面積を増加させることができる。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。また、隣り合うセル23のチャネルコンタクト領域15間の距離が長くなることも回避されるので、隣り合うセル23のチャネルコンタクト領域15間の電気抵抗の増加を抑制し、チャネル電位を安定化させることができる。
(1)トレンチ16を、ストライプ部16aとストライプ部16aから突出する複数の突起部16bとにより構成した。このため、ゲート電極18の長さ、つまりゲート電極18の入力端子からゲート電極18の端部までの長さがストライプ状のトレンチに形成したゲート電極の長さよりも大幅に長くなることを回避し得る。そして、ストライプ部16aに連設された突起部16bを形成することにより、ストライプ状のトレンチのみを形成した半導体素子よりも、素子全体のアクティブ面積を増加させることができる。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。また、隣り合うセル23のチャネルコンタクト領域15間の距離が長くなることも回避されるので、隣り合うセル23のチャネルコンタクト領域15間の電気抵抗の増加を抑制し、チャネル電位を安定化させることができる。
(2)また、トレンチ16の各突起部16bを突出方向が交互に異なるように形成した。このため、1つのセル23は、2つのトレンチ16に同じ領域だけ囲まれて構成されることになる。したがって、1つのトレンチ16のゲート電極18が断線した場合であっても、もう一方のトレンチ16に形成されたゲート電極18によってセルを駆動させることができる。すなわち、1つのトレンチ16に形成されたゲート電極18により、広い範囲に亘って複数のセル23を駆動させることが可能となる。
(3)各セル23を、格子状のトレンチ構造を形成する場合と同様に、縦方向及び横方向に整列させて配置している。このため、セル23を配置する際の終端構造の均一化を図ることができ、セル23を配置する面積効率を向上させることができる。
なお、上記実施形態は以下のように変更してもよい。
○ 実施形態においてトレンチの形状を図3に示すように変更しても良い。図3のトレンチ構造において各トレンチ24は、実施形態と同一構成のストライプ部24aと、ストライプ部24aの延設方向に対し直交する方向に突出する複数の突起部24bから構成されている。図3のトレンチ構造において各突起部24bは、ストライプ部24aを交差し、かつストライプ部24aの両側へ突出するように形成されている。すなわち、1つの突起部24bは、相反する2方向に突出されている。そして、各トレンチ24の突起部24bは、隣のトレンチ24の突起部24bとの間に狭間隙部aをあける長さで形成されており、各突起部24bの先端が隣のトレンチ24に接触しないように形成されている。これにより、図3のトレンチ構造において各セル23は、隣り合う2つのトレンチ24の間において、ストライプ部24aと突起部24bとで囲まれる矩形状の領域を有している。なお、図3のトレンチ構造においてセル23は、2つのストライプ部24aと4つの突起部24bにより囲まれており、4つの突起部24bは各トレンチ24のストライプ部24aに連設された各2つの突起部24bである。図3のトレンチ構造では、実施形態のトレンチ構造と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。また、図3のトレンチ構造では、実施形態のトレンチ構造と同様に、突起部24bが異なる方向に突出されている。このため、1つのトレンチ24のゲート電極18が断線した場合であっても、もう一方のトレンチ16に形成されたゲート電極18によってセル23を駆動させることができる。
○ 実施形態においてトレンチの形状を図3に示すように変更しても良い。図3のトレンチ構造において各トレンチ24は、実施形態と同一構成のストライプ部24aと、ストライプ部24aの延設方向に対し直交する方向に突出する複数の突起部24bから構成されている。図3のトレンチ構造において各突起部24bは、ストライプ部24aを交差し、かつストライプ部24aの両側へ突出するように形成されている。すなわち、1つの突起部24bは、相反する2方向に突出されている。そして、各トレンチ24の突起部24bは、隣のトレンチ24の突起部24bとの間に狭間隙部aをあける長さで形成されており、各突起部24bの先端が隣のトレンチ24に接触しないように形成されている。これにより、図3のトレンチ構造において各セル23は、隣り合う2つのトレンチ24の間において、ストライプ部24aと突起部24bとで囲まれる矩形状の領域を有している。なお、図3のトレンチ構造においてセル23は、2つのストライプ部24aと4つの突起部24bにより囲まれており、4つの突起部24bは各トレンチ24のストライプ部24aに連設された各2つの突起部24bである。図3のトレンチ構造では、実施形態のトレンチ構造と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。また、図3のトレンチ構造では、実施形態のトレンチ構造と同様に、突起部24bが異なる方向に突出されている。このため、1つのトレンチ24のゲート電極18が断線した場合であっても、もう一方のトレンチ16に形成されたゲート電極18によってセル23を駆動させることができる。
○ 実施形態においてトレンチの形状を図4に示すように変更しても良い。図4のトレンチ構造において各トレンチ25は、実施形態と同一構成のストライプ部25aと、ストライプ部25aの延設方向に対し直交する方向に突出する複数の突起部25bから構成されている。図4のトレンチ構造において各突起部25bは、同一方向に突出するように形成されている。すなわち、各突起部25bは、ストライプ部25aの片側のみから突出するように形成されている。そして、各トレンチ25の突起部25bは、隣のトレンチ25のストライプ部25aとの間に狭間隙部aをあける長さで形成されており、各突起部25bの先端が隣のトレンチ25に接触しないように形成されている。これにより、図4のトレンチ構造において各セル23は、隣り合う2つのトレンチ25の間において、ストライプ部25aと突起部25bとで囲まれる矩形状の領域を有している。なお、図4のトレンチ構造においてセル23は、2つのストライプ部25aと2つの突起部25bにより囲まれており、2つの突起部25bは1つのトレンチ25のストライプ部25aに連設された2つの突起部25bである。図4のトレンチ構造では、実施形態のトレンチ構造と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。
○ 実施形態は、Nチャネル型の半導体装置10に代えて、Pチャネル型の半導体装置に具体化しても良い。
○ 実施形態は、トレンチ構造を有するMOSFETに限らず、トレンチ構造を有するIGBTに具体化しても良い。この場合は、実施形態の半導体装置10においてN+型の半導体基板11に代えて、P+型の基板上にN+型の領域を設けたものとし、ソース電極20と示した電極がエミッタ電極となり、ドレイン電極22と示した電極がコレクタ電極となる。また、ソース領域14はエミッタ領域となり、P+型の基板領域はコレクタ領域となる。
○ 実施形態は、トレンチ構造を有するMOSFETに限らず、トレンチ構造を有するIGBTに具体化しても良い。この場合は、実施形態の半導体装置10においてN+型の半導体基板11に代えて、P+型の基板上にN+型の領域を設けたものとし、ソース電極20と示した電極がエミッタ電極となり、ドレイン電極22と示した電極がコレクタ電極となる。また、ソース領域14はエミッタ領域となり、P+型の基板領域はコレクタ領域となる。
10…半導体装置、12…ドレイン領域、13…チャネル領域、14…ソース領域、15…チャネルコンタクト領域、16,24,25…トレンチ、16a,24a,25a…ストライプ部、16b,24b,25b…突起部、18…ゲート電極、23…セル、a…狭間隙部。
Claims (4)
- 第1導電型の第1の半導体層と、前記第1の半導体層の表面部に形成される第2導電型の第2の半導体層と、前記第2の半導体層の表面部の一部に形成される第1導電型の第3の半導体層と、前記第3の半導体層の表面部から前記第1の半導体層にまで延びる深さで形成される複数のトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、を備える複数のセルが配置されたトレンチゲート電極型の半導体装置において、
前記複数のトレンチは、互いに平行なストライプ状に配置されるストライプ部と、前記ストライプ部より突出し前記ストライプ部の延設方向に対し直交する方向に延びる複数の突起部と、から構成されており、
隣り合うトレンチ間には、前記ストライプ部の延設方向に沿って複数のセルが1列に配置されており、
各セルは、それぞれ、2つの前記ストライプ部に挟まれ、かつ該2つのストライプ部のうち少なくとも何れか一方のストライプ部より突出する前記突起部で区切られた矩形状の領域に、前記第3の半導体層から露出する前記第2の半導体層により形成されたチャネルコンタクト領域を有しており、
各トレンチの各突起部と該突起部に隣り合うトレンチとの間には、前記第2の半導体層を備える狭間隙部が設けられており、前記ストライプ部の延設方向に隣り合う複数のセルの前記チャネルコンタクト領域同士を、前記狭間隙部を介して接続したことを特徴とする半導体装置。 - 前記各トレンチは、前記複数の突起部の突出方向が前記ストライプ部の延設方向において交互に異なるように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と前記隣り合う2つのトレンチの各ストライプ部に連設される各1つの突起部とで囲まれて形成され、
前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記各トレンチの各突起部は、前記ストライプ部を交差し、当該ストライプ部の両側に突出するように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と前記隣り合う2つのトレンチの各ストライプ部に連設される各2つの突起部とで囲まれて形成され、
前記狭間隙部は、隣り合う2つのトレンチの各突起部との間に形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記各トレンチは、前記複数の突起部の突出方向が同一方向となるように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う2つのトレンチの各ストライプ部と1つのトレンチのストライプ部に連設される2つの突起部とで囲まれて形成され、
前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを特徴とする請求項1に記載の半導体装置。
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JP2007133328A JP2008288459A (ja) | 2007-05-18 | 2007-05-18 | 半導体装置 |
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