CN107636835A - 半导体装置及制造方法 - Google Patents

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Abstract

能够兼顾沟道形成区的确保和闩锁抑制。提供一种半导体装置。所述半导体装置具备：半导体基板；多个沟槽部，设置于半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在延伸方向上交替地在半导体基板的正面露出，在半导体基板的正面，发射区在2个沟槽部之间的中央位置处的长度比发射区的与沟槽部接触的部分的长度短，在半导体基板的正面，发射区的边界的至少一部分为曲线形状。

Description

半导体装置及制造方法
技术领域
本发明涉及半导体装置及制造方法。
背景技术
以往，已知有在半导体基板的正面，2个栅极沟槽之间交替地形成有N+型的发射区和P+型的接触区的半导体装置(例如，参照专利文献1)。
作为相关的现有技术文献，有下述文献。
专利文献1：日本特开2009-26797号公报
专利文献2：日本特开2000-106434号公报
专利文献3：日本特开2008-34794号公报
发明内容
技术问题
栅极沟槽与发射区接触的区域作为沟道而发挥功能。因此，从确保沟道形成区的观点考虑，优选增大发射区的宽度。另一方面，如果增大发射区的宽度，则在关断时，空穴在发射区的正下方的基区沿水平方向移动的距离增大。因此，容易在基区中产生大的电压降，而发生闩锁。
技术方案
在本发明的第一方式中，提供一种具备半导体基板、多个沟槽部、第一导电型的发射区和第二导电型的接触区的半导体装置。多个沟槽部可以设置于半导体基板的正面侧，并分别具有沿着延伸方向延伸的部分。发射区和接触区可以设置于相邻的2个沟槽部之间，并在沟槽部的延伸方向上交替地在半导体基板的正面露出。在半导体基板的正面，发射区在2个沟槽部之间的中央位置处的长度可以比发射区的与沟槽部接触的部分中的长度短。在半导体基板的正面，发射区的边界的至少一部分为曲线形状。
发射区在中央位置处的长度可以比发射区在中央位置处的深度与接触区的深度之差大。发射区在中央位置处的长度可以比发射区的与沟槽部接触的部分的长度的1/3大。
发射区在中央位置处的长度可以比2个沟槽部的距离的一半大。接触区的至少一部分的区域可以越接近沟槽部则逐渐形成得越浅。
接触区在半导体基板的正面可以和沟槽部的侧壁与发射区的边界的接触点分开形成。接触区的在延伸方向上的中央部分可以以在半导体基板的正面与沟槽部的侧壁接触的方式形成。
在半导体基板的正面隔着1个发射区而设置的2个接触区可以在半导体基板的内部也分离。在半导体基板的正面隔着1个发射区而设置的2个接触区可以在发射区的下侧连接。
沟槽部的宽度可以比2个沟槽部的距离大。半导体装置可以还具备层间绝缘膜，该层间绝缘膜形成于半导体基板的正面，并在与接触区对置的区域和与发射区对置的区域形成接触孔。接触孔形成于与中央位置对置的区域，且不形成于与沟槽部接触的区域。
接触孔可以以与发射区的长度大致恒定的区域对置的方式形成。与发射区对置形成的接触孔中的至少一部分的区域的宽度可以比与接触区对置形成的接触孔的宽度大。半导体装置可以还具备：漂移区，其设置于基区的下方，且杂质浓度比发射区的杂质浓度低；以及积累区，其设置于漂移区与基区之间，且杂质浓度比漂移区的杂质浓度高。半导体装置可以还具备：发射电极，其形成于半导体基板的上方；以及层间绝缘膜，其形成于半导体基板与上述发射电极之间，在层间绝缘膜形成有用于将发射电极与接触区连接的接触孔，在接触区中与发射电极接触的区域形成有浓度比接触区的其他部分的浓度高的插塞植入区域。
在本发明的第二方式中，提供一种制造如下半导体装置的制造方法，所述半导体装置具备：半导体基板；多个沟槽部，设置于半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在延伸方向上交替地在半导体基板的正面露出。在制造方法中，可以使用开口宽度比2个沟槽部的间隔大的发射区掩模，向半导体基板的正面注入第一导电型的杂质而形成发射区。另外，可以使用开口宽度比2个沟槽部的间隔小的接触区掩模，向半导体基板的正面注入第二导电型的杂质而形成接触区。注入第二导电型的杂质的区域的一部分可以与注入第一导电型的杂质的区域重叠。
注入第二导电型的杂质的注入区域可以在各个接触区分离。各个注入区域的间隔可以比发射区在2个沟槽部之间的中央位置处的深度与接触区的深度之差大。
发射区在2个沟槽部之间的中央位置处的长度可以比沟槽部与注入第二导电型的杂质的注入区域之间的距离大。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是表示半导体装置100的一个例子的俯视图。
图2是表示发射区12和接触区15的形状例的图。
图3是表示图1中的a-a’截面的图。
图4是表示图1中的b-b’截面的一个例子的图。
图5是表示图1中的c-c’截面的一个例子的图。
图6是表示半导体装置100的制造方法的一个例子的图。
图7是表示图6所示的发射区掩模110和接触区掩模120与发射区12和接触区15的位置关系的图。
图8是表示比较例的制造方法的一个例子的图。
图9是表示使用图8中示出的掩模形成的发射区12和接触区15的截面图。
图10A是表示图2中示出的d-d’截面的图。
图10B是图2的f-f’的中心处的沟槽侧壁的浓度分布。
图11是表示图2中的e-e’截面的一个例子的图。
图12是表示图2中示出的d-d’截面的另一例的图。
图13是表示被沟槽部所夹的区域的一个例子的图。
图14是表示发射区12和接触孔54的一个例子的图。
图15是表示接触孔54的形状的另一例的图。
图16是表示接触区掩模120的开口形状的另一例的图。
图17是表示接触区掩模120的开口形状的另一例的图。
图18是表示接触区掩模120的开口形状的另一例的图。
图19是表示半导体装置100的另一例的俯视图。
图20表示图19中的a-a’截面的一个例子。
图21表示图19中的b-b’截面。
图22表示图19中的c-c’截面。
符号说明
10···半导体基板，12···发射区，14···基区，15···接触区，16···积累区，17···阱区，18···漂移区，20···缓冲区，21···多晶硅层，22···集电区，24···集电电极，25···多晶硅层，26···层间绝缘膜，27···接触孔，28···接触孔，30···虚设沟槽部，32···绝缘膜，34···虚设导电部，40···栅极沟槽部，41···对置部，42···绝缘膜，43···突出部，44···栅极导电部，48···多晶硅层，49···接触孔，50···栅电极，51···栅极端子，52···发射电极，53···发射极端子，54···接触孔，60···发射极沟槽部，62···绝缘膜，64···发射极导电部，70···晶体管部，80···二极管部，82···阴极区，90···边界，92···间隙，94···接触点，96···区域，100···半导体装置，110···发射区掩模，120···接触区掩模，122···第一区，124···第二区，130···间隙
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的所有组合并不限定为发明的解决方案所必须的。
图1是表示半导体装置100的一个例子的俯视图。本例的半导体装置100是具有晶体管部70和二极管部80的半导体芯片，所述晶体管部70包含IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)等晶体管，所述二极管部80包含FWD(FreeWheel Diode：续流二极管)等二极管。在图1中，示出芯片端部周边的芯片表面，并省略其他区域。
另外，在图1中示出半导体装置100中的半导体基板的有源区，但半导体装置100可以以包围有源区的方式具有耐压结构部。有源区是指在将半导体装置100控制为导通状态时电流所流通的区域。耐压结构部缓和半导体基板的正面侧的电场集中。耐压结构部例如具有保护环、场板、降低表面电场和组合了它们而得到的结构。
本例的半导体装置100在芯片的正面侧具有栅电极50、发射电极52、栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14、接触区15、多晶硅层21、多晶硅层25、多晶硅层48、接触孔27、接触孔28、接触孔49和接触孔54。
栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14和接触区15形成于半导体基板的正面侧的内部，多晶硅层21、多晶硅层25、多晶硅层48、发射电极52和栅电极50设置于半导体基板的正面的上方。
在发射电极52和栅电极50与半导体基板的正面、多晶硅层21、多晶硅层25和多晶硅层48之间形成有层间绝缘膜，但在图1中进行了省略。接触孔27、接触孔28、接触孔49和接触孔54以贯通该层间绝缘膜的方式形成。
发射电极52和栅电极50由含有金属的材料形成。例如，各电极的至少一部分区域由铝形成。各电极可以具有由含有钨的材料形成的区域。
1个以上的栅极沟槽部40和1个以上的虚设沟槽部30在晶体管部70的区域以预定的间隔沿着预定的排列方向排列。虚设沟槽部30在半导体基板的正面以沿着预定的延伸方向延伸的方式形成。本例中的虚设沟槽部30具有直线形状，以沿着与上述的排列方向垂直的方向延伸的方式形成。
栅极沟槽部40具有对置部41和突出部43。对置部41在与虚设沟槽部30对置的范围中，以沿着上述的延伸方向延伸的方式形成。即，对置部41与虚设沟槽部30平行地形成。突出部43从对置部41进一步延伸，形成在与虚设沟槽部30不对置的范围。在本例中，设置于虚设沟槽部30的两侧的2个对置部41通过1个突出部43来连接。突出部43的至少一部分可以具有曲线形状。
发射极沟槽部60设置于二极管部80的区域。发射极沟槽部60可以具有与栅极沟槽部40同样的形状。但是，发射极沟槽部60的在延伸方向上的长度可以比栅极沟槽部40短。本例的发射极沟槽部60的长度与虚设沟槽部30相同。
多晶硅层48以覆盖突出部43的一部分的方式形成。多晶硅层48与形成于突出部43的内部的导电部连接。多晶硅层48以从突出部43延伸到半导体基板的端部侧的方式形成。栅电极50在半导体基板的端部侧中，以覆盖多晶硅层48的方式形成。栅电极50和多晶硅层48介由接触孔49连接。
发射电极52形成在栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14和接触区15的上方。发射电极52与栅电极50分离地形成。
阱区17从设置栅电极50的一侧的半导体基板的端部起，在预定的范围形成。虚设沟槽部30、发射极沟槽部60和对置部41的、栅电极50侧的一部分区域形成于阱区17。突出部43可以整体形成于阱区17。半导体基板具有第一导电型，阱区17具有与半导体基板不同的第二导电型。本例的半导体基板为N-型，阱区17为P+型。在本例中，以第一导电型为N型，第二导电型为P型进行说明。但是，第一导电型和第二导电型也可以为相反的导电型。
在被各沟槽部所夹的区域形成基区14。基区14是杂质浓度比阱区17的杂质浓度低的第二导电型。本例的基区14为P-型。
在基区14的正面形成有杂质浓度比基区14的杂质浓度高的第二导电型的接触区15。本例的接触区15为P+型。另外，在晶体管部70中，在接触区15的正面的一部分选择性地形成杂质浓度比半导体基板的杂质浓度高的第一导电型的发射区12。本例的发射区12为N+型。
接触区15和发射区12各自从相邻的一个沟槽部形成到另一个沟槽部。晶体管部70的1个以上的接触区15和1个以上的发射区12在被各沟槽部所夹的区域中，以沿着沟槽部的延伸方向交替地露出的方式形成。
在晶体管部70中，接触孔54形成于接触区15和发射区12的各区域的上方。本例的接触孔54在相邻的2个沟槽部之间的中央位置处沿着沟槽部的延伸方向而形成。接触孔54的宽度比相邻的2个沟槽部的距离小。另外，接触孔54以与栅极沟槽部40分开的方式形成。另外，接触孔54不形成在与基区14和阱区17相对应的区域。发射电极52介由接触孔54与发射区12和接触区15连接。
多晶硅层21形成在虚设沟槽部30的一部分区域上。本例的多晶硅层21被设置于形成在阱区17的虚设沟槽部30的端部上。多晶硅层21与形成于虚设沟槽部30的内部的导电部连接。多晶硅层21介由接触孔28与发射电极52连接。
多晶硅层25形成于发射极沟槽部60的一部分区域上。本例的多晶硅层25被设置于形成在阱区17的发射极沟槽部60的端部上。多晶硅层25与形成于发射极沟槽部60的内部的导电部连接。多晶硅层25介由接触孔27与发射电极52连接。
图2是表示发射区12和接触区15的形状例的图。将半导体基板的正面的2个沟槽部的距离(台面宽度)设为W1。在半导体基板的正面，发射区12在2个沟槽部之间的中央位置处的长度L1比发射区12的与沟槽部接触的部分的长度L2短。应予说明，2个沟槽部之间的中央位置是指从各个沟槽部的端部起分开W1/2的位置。
通过将发射区12的与沟槽部接触的部分的长度L2增长，从而能够增大形成沟道的区域。另外，通过缩短发射区12在中央位置处的长度L1，从而能够使从半导体基板的背面侧流动的空穴在半导体基板的正面侧中，在高电阻的基区14移动的距离比在接触区15移动的距离小。其结果，能够抑制闩锁。
在半导体基板的正面，发射区12的边界90的至少一部分为曲线形状。边界90表示发射区12与其他区域之间的边界，在本例中是发射区12与接触区15之间的边界。另外，发射区12的边界90可以整体是曲线形状。另外，发射区12的边界90也可以是总长度的一半以上为曲线形状。发射区12的边界90在半导体基板的正面，在接触点94处与沟槽部的侧壁接触。
在本例中，发射区12的边界90具有向发射区12的内侧凸的曲线形状。另外，本例的发射区12的边界90具有相对于通过相邻的2个沟槽部之间的中央位置的直线对称的形状。但是，例如在利用扫描电容显微镜法(Scanning Capacitance Microscopy，SCM)观察表面时，也存在因试样的设置角度等而变得些许不对称的情况。相对于通过相邻的2个沟槽部之间的中央位置的直线，只要在观察视野中的整个发射区是以60°以上且120°以下同样地倾斜的程度，则可作为发射区12的边界90具有相对于通过相邻的2个沟槽部之间的中央位置的直线对称的形状。
通过发射区12的边界90具有如上所述那样的曲线形状，从而能够防止在关断时流动的空穴集中到发射区12的边界90的特定位置。另外，即使在对发射区12的长度L1和L2设置差异，并且接触孔54的位置有偏差的情况下，也能够降低因接触孔54露出的发射区12的面积的偏差。
另外，发射区12可以通过如后所述向2个沟槽部的中央位置注入P型杂质并使其扩散而形成。因此，在P型杂质的注入时也可以不使用复杂形状的掩模，而容易形成发射区12。
图3是表示图1中的a-a’截面的图。a-a’截面是与沟槽部的延伸方向垂直的面，且是通过该延伸方向上的发射区12的中央的面。本例的半导体装置100在该截面中具有半导体基板10、发射电极52和集电电极24。发射电极52形成于半导体基板10的正面。
在发射电极52和半导体基板10之间形成有层间绝缘膜26。发射电极52通过设置于层间绝缘膜26的接触孔54与发射区12连接。另外，发射电极52与发射极端子53电连接。
集电电极24形成于半导体基板10的背面。集电电极24与集电极端子电连接。发射电极52和集电电极24由金属等导电材料形成。另外，在本说明书中，将基板、层、区域等各部件的发射电极52侧的面称为表面，将集电电极24侧的面称为背面或底部。另外，将连结发射电极52与集电电极24的方向称为深度方向。
半导体基板10可以是硅基板，也可以是碳化硅基板、氮化物半导体基板等。在半导体基板10的正面侧形成有P-型的基区14。另外，N+型的发射区12选择性地形成于基区14的正面侧的一部分区域。
另外，半导体基板10还具有N-型的漂移区18、N-型的缓冲区20、P+型的集电区22和N+型的阴极区82。另外，在基区14的背面侧可以形成有杂质浓度比漂移区18的杂质浓度高的P+型的积累区。积累区形成于相邻的沟槽之间。通过设置积累区，能够提高IE效果而降低导通电压。
漂移区18形成于基区14的背面侧。缓冲区20形成于漂移区18的背面侧。缓冲区20的杂质浓度比漂移区18的杂质浓度高。缓冲区20可以作为防止从基区14的背面侧扩展的耗尽层到达集电区22和阴极区82的场截止层发挥功能。
集电区22在晶体管部70的区域中形成于缓冲区20的背面侧。阴极区82在二极管部80的区域中形成于缓冲区20的背面侧。另外，在集电区22和阴极区82的背面设有集电电极24。
在半导体基板10的正面侧形成有1个以上的栅极沟槽部40、1个以上的虚设沟槽部30和1个以上的发射极沟槽部60。各沟槽部从半导体基板10的正面起贯通基区14而到达漂移区18。在本例中，栅极沟槽部40和虚设沟槽部30从半导体基板10的正面起贯通发射区12和基区14而到达漂移区18。另外，发射极沟槽部60从半导体基板10的正面起贯通基区14而到达漂移区18。
栅极沟槽部40具有形成于半导体基板10的正面侧的栅极沟槽、绝缘膜42和栅极导电部44。绝缘膜42以覆盖栅极沟槽的内壁的方式形成。绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比绝缘膜42靠近内侧的位置。即，绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44至少包括与相邻的基区14对置的区域。各个栅极导电部44与栅极端子51电连接。在本例中，如图1所示，在突出部43中，栅极导电部44与多晶硅层48电连接。另外，多晶硅层48与栅电极50连接，栅电极50与栅极端子51电连接。如果介由栅极端子51对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成沟道。
虚设沟槽部30具有形成于半导体基板10的正面侧的虚设沟槽、绝缘膜32和虚设导电部34。绝缘膜32以覆盖虚设沟槽的内壁的方式形成。绝缘膜32可以通过将虚设沟槽的内壁的半导体氧化或氮化而形成。
虚设导电部34在虚设沟槽的内部形成于比绝缘膜32靠近内侧的位置。即，绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34由多晶硅等导电材料形成。根据本例的半导体装置100，通过设置虚设沟槽部30，能够提高向漂移区的载流子注入促进效果(IE效果)而降低导通电压。
在本例中，栅极沟槽部40和虚设沟槽部30像图3所示那样，在预定的排列方向上交替地配置。另外，各沟槽部可以以恒定的间隔配置。但是，各沟槽的配置不限于上述的例子。可以在2个虚设沟槽部30之间配置有多个栅极沟槽部40。另外，设置于各个虚设沟槽部30之间的栅极沟槽部40的数目可以不恒定。虚设沟槽部30和栅极沟槽部40的在深度方向上的长度可以相同。
二极管部80设置于与晶体管部70相邻的区域。二极管部80具有与晶体管部70为同一层的基区14、漂移区18和缓冲区20。在二极管部80的缓冲区20的背面侧设有阴极区82。另外，二极管部80具有1个以上的发射极沟槽部60。另外，在二极管部80不形成发射区12。
发射极沟槽部60形成为从基区14的正面侧贯通基区14而到达漂移区18。各个发射极沟槽部60与虚设沟槽部30同样地具有绝缘膜62和发射极导电部64。发射极沟槽部60可以具有与虚设沟槽部30相同的结构。
另外，本例中的晶体管部70中的沟槽部的间隔与二极管部80中的发射极沟槽部60的间隔相同。如图3所示，在晶体管部70中栅极沟槽部40与虚设沟槽部30交替地配置的情况下，栅极沟槽部40与虚设沟槽部30之间的间隔与发射极沟槽部60彼此之间的间隔可以相同。
图4是表示图1中的b-b’截面的一个例子的图。b-b’截面是与半导体基板的正面垂直且与沟槽部的延伸方向平行的面，是通过接触孔54与沟槽部之间的面。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜26、多晶硅层21、多晶硅层48、发射电极52和集电电极24。层间绝缘膜26形成在栅电极50和发射电极52与多晶硅层21、多晶硅层48和半导体基板10之间。在层间绝缘膜26形成有接触孔49。在图4中虽然省略了图示，但在多晶硅层21与半导体基板10之间形成与绝缘膜42相同程度的厚度的绝缘膜。同样地，在多晶硅层48与半导体基板10之间形成与绝缘膜42相同程度的厚度的绝缘膜。
接触孔49在半导体基板10的正面使多晶硅层48的一部分露出。栅电极50通过接触孔49与多晶硅层48接触。
另外，在基区14交替地形成接触区15和发射区12。接触区15可以形成到比发射区12深的位置，也可以形成到比发射区12浅的位置。
图5是表示图1中的c-c’截面的一个例子的图。c-c’截面是与沟槽部的延伸方向垂直的面，且是通过该延伸方向上的接触区15的中央部分的面。在该截面中，接触区15在半导体基板10的正面形成到与沟槽部的侧壁接触的位置。
另外，该截面中的接触区15的至少一部分区域越接近栅极沟槽部40或虚设沟槽部30则逐渐形成得越浅。接触区15的整体可以以越接近栅极沟槽部40或虚设沟槽部30则逐渐变得越浅的方式形成。另外，接触区15在沟槽部之间的中央位置附近可以以几乎恒定的深度形成。
通过使接触区15的深度越接近沟槽部则变得越浅，从而能够抑制在与沟槽部接触的区域中，应该形成发射区12的区域成为P型。由此，能够抑制形成沟道的区域变窄，阈值电压上升。
图6是表示半导体装置100的制造方法的一个例子的图。首先，在半导体基板10的正面侧形成栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、基区14和阱区17。
接下来，使用发射区掩模110和接触区掩模120，向半导体基板10的正面注入N型杂质和P型杂质。在图6中，以用虚线包围的方式表示发射区掩模110和接触区掩模120的开口区域。应予说明，省略了针对二极管部80的掩模。
在沟槽部的排列方向上，发射区掩模110的开口的宽度比2个沟槽部的间隔大。发射区掩模110的开口以在沟槽部的排列方向上从各沟槽部到达相邻的沟槽部的方式形成。本例的发射区掩模110的开口形成为在沟槽部的排列方向上与多个沟槽部交叉的带状。另外，发射区掩模110的开口与应该形成发射区12的区域相对应，形成为平行的多个带状。通过使用本例的发射区掩模110注入N型杂质并使其扩散，从而在沟槽部的排列方向上形成大致同样深度的发射区12。
接触区掩模120的开口在相邻的2个沟槽部之间，形成在与各沟槽部不接触的范围。本例的接触区掩模120的开口比2个沟槽部的间隔细，且形成为沿着与沟槽部平行的方向延伸的带状。接触区掩模120的宽度可以为图2中示出的2个沟槽部的距离W1的一半以下，也可以为1/4以下。接触区掩模120的开口以与两侧的沟槽部的距离相等的方式被配置于2个沟槽部之间的中央。
本例的接触区掩模120的开口在每个应该形成接触区15的区域，以在沟槽部的延伸方向上分离的方式设置。即，设置于发射区掩模110的各个开口之间。然而，接触区掩模120的开口的一部分与发射区掩模110的开口位置重叠。即，注入P型杂质的区域与注入N型杂质的区域重叠。在本例中，接触区掩模120的各个开口的两端与发射区掩模110的开口重叠。
图7是表示图6所示的发射区掩模110和接触区掩模120与发射区12和接触区15的位置关系的图。在使用图6所示的发射区掩模110和接触区掩模120注入N型杂质和P型杂质之后，通过热处理等使杂质活化和扩散。N型杂质和P型杂质的注入先进行哪一个都可以。
应予说明，在图7中，省略了二极管部80中的接触区15的形成。即，可以通过使二极管部80中的P型杂质的总杂质量比晶体管部70少，来使少数载流子(空穴)的注入效率降低。由此，在二极管部80的反向恢复动作时，能够防止反向恢复峰值电流的增加。或者，也可以在二极管部80也形成接触区15。此时，二极管部80中的接触区15可以与晶体管部70中的接触区15同时形成。
对于发射区掩模110的开口的正下方的区域中、与接触区掩模120的开口重叠的区域，有大量的P型杂质注入和扩散，使得发射区12的长度变短。另一方面，在与沟槽部相邻的区域中，由于P型杂质扩散的量较少，所以发射区12的长度没有变得那么短。因此，能够确保形成沟道的区域。
应予说明，如果增大发射区掩模110和接触区掩模120的开口重叠的部分，则能够缩短发射区12的长度L1。另一方面，如果过于增大该开口重叠的部分，则在与沟槽部相邻的区域中，在应该为N型的部分也扩散有P型杂质，难以确保发射区12的长度L2。
因此，在沟槽部的延伸方向上，优选发射区掩模110和接触区掩模120的开口重叠的部分的长度为发射区掩模110的长度的1/3以下。该开口重叠的部分的长度也可以为发射区掩模110的长度的1/4以下。
同样地，优选2个沟槽部之间的中央位置处的发射区12的长度(图2中示出的L1)比与沟槽部接触的部分的发射区12的长度(L2)的1/3大。L1还可以比L2的1/2大。
另外，发射区12的长度L1可以比2个沟槽部的距离W1的一半大。另外，发射区12的长度L1可以比沟槽部与接触区掩模120的开口之间的最短距离大。通过使发射区12的长度L1为预定的长度以上，从而能够防止在与沟槽部相邻的区域中，在应该为N型的部分也有P型杂质扩散，确保发射区12的长度L2。
图8是表示比较例的制造方法的一个例子的图。本例中的发射区掩模110的开口的形状与图6中示出的例子相同。本例的接触区掩模120的开口的形状是沿着沟槽部的排列方向延伸的带状。
在本例中，发射区和接触区的边界不是曲线形状而是成为直线。因此，无法确保形成载流子的区域，并且抑制闩锁。另外，发射区掩模110的开口位置与接触区掩模120的开口位置不重叠。因此，如果掩模位置产生偏差，则存在发射区和接触区分离的情况。
图9是表示使用图8中示出的掩模形成的发射区12和接触区15的截面图。图9表示沿着沟槽部的延伸方向的截面。发射区12和接触区15沿着沟槽部的延伸方向交替地形成。
但是，如果发射区掩模110或接触区掩模120的开口的位置偏离，则存在发射区12和接触区15之间形成有间隙130的情况。此时，在半导体基板10的表面，发射区12和接触区15被基区14断开。其结果，空穴通过低浓度的基区14的距离变长，容易发生闩锁。
图10A是表示图2中示出的d-d’截面的图。d-d’截面是2个沟槽部之间的中央位置处的与沟槽部的延伸方向垂直的面。本例的半导体装置100使用图6中示出的发射区掩模110和接触区掩模120形成发射区12和接触区15。如上所述，即使发射区掩模110和接触区掩模120的开口位置产生偏差，也因为发射区掩模110和接触区掩模120的开口位置部分重叠，所以能够抑制在发射区12和接触区15之间形成间隙130的情况。因此，能够抑制闩锁。
中央位置处的接触区15的深度D2比发射区12的深度D1深。作为一个例子，D1与D2之差ΔD为0.2μm以下。2个沟槽部之间的中央位置处的发射区12的长度L1可以比ΔD大。
通过将发射区12的长度L1设为预定的长度以上，能够防止在与沟槽部相邻的区域中，在应该为N型的部分也扩散有P型杂质，确保发射区12的长度L2。另外，图6中示出的接触区掩模120的各开口的间隔，即注入P型杂质的注入区域的间隔可以比ΔD大。
另外，在半导体基板10的正面隔着发射区12设置的2个接触区15在半导体基板10的内部也分离。即，在发射区12的下方未形成接触区15。通过这样的结构，能够抑制接触区15的P型杂质在发射区12与沟槽部接触的区域扩散，能够确保形成沟道的区域。
即，通过确保该比ΔD大的发射区12的长度L1，即使注入到接触区15的P型杂质扩散，也能够使P型杂质确实地不到达发射区12与栅极沟槽部40接触的区域内的沟槽长度方向的中心部。
图10B是图2的f-f’的中心处的沟槽侧壁的浓度分布。f-f’的中心是发射区12与栅极沟槽部40接触的区域内的沟槽长度方向的中心。栅极阈值依赖于沟槽侧壁处的净掺杂的浓度中的、基区中的峰浓度C0。作为一个例子，峰浓度C0为1×1016/cm3数量级。
如果例如1×1019/cm3数量级的接触区15的P型杂质以小的比例到达该区域，则峰浓度C0增加，所以栅极阈值增加。对此，通过像本实施例那样，确保比ΔD大的发射区12的长度L1，来可靠地阻止P型杂质到达沟槽侧壁的发射区中的与台面区中心的长度相同的f-f’的区域，因此能够使阈值稳定化。在现有的公知的构成中，无法容易地想到该效果。
图11是表示图2中的e-e’截面的一个例子的图。e-e’截面是与沟槽部的延伸方向垂直的面，且是在图2中示出的接触点94的附近通过接触区15侧的面。
如图11所示，接触区15在半导体基板10的正面，与接触点94(参照图2)分离地形成，该接触点94是沟槽部的侧壁与发射区12的边界90相接触的接触点。在e-e’截面中，在接触区15与沟槽部之间形成有间隙92。在接触点94的附近，基区14在半导体基板10的正面露出。
另一方面，如图5所示，在接触区15的在沟槽部的延伸方向上的中央部分，接触区15形成到与沟槽部接触的位置。与沟槽部接触的接触区15的端部在间隙92处与在半导体基板10的正面露出的基区接触。换言之，在与沟槽部接触的区域中，在半导体基板10的正面，在接触区15的端部与发射区12的端部之间露出有基区14。
通过这样的构成，能够防止P型杂质扩散到接触点94的附近，而使与沟槽部接触的发射区12的长度L2变短。例如能够使发射区12的长度L2与发射区掩模110的开口的长度几乎相同。
应予说明，接触区15的范围是指杂质浓度比基区14的杂质浓度的最大值高的区域。基区14的杂质浓度的最大值可以使用未形成接触区15和发射区12的基区14的杂质的最大值。例如，可以在如图1所示基区14在半导体基板的正面露出的区域中，直到在深度方向到达漂移区18为止获取P型杂质浓度的分布，并将该分布的最大值作为基区14的杂质浓度的最大值。另外，还可以使用形成于发射区12的下方的基区14中的P型杂质浓度的最大值。
另外，作为一个例子，接触区15的杂质浓度的最大值比基区14的杂质浓度的最大值大10倍以上，或者100倍以上。因此，如果接触区15的杂质到达接触点94的附近，则对发射区12的长度L2带来的影响大。根据本例，由于接触区15不形成到接触点94，所以能够确保发射区12的长度L2。
但是，在另一例中，在e-e’截面中，接触区15也可以形成到沟槽部的侧壁为止。此时，优选与沟槽部的侧壁接触的区域中的接触区15比与沟槽部的侧壁接触的区域中的发射区12形成得浅。
图12是表示图2中示出的d-d’截面的另一例的图。在本例中，在半导体基板10的正面隔着发射区12而设置的2个接触区15在发射区12的下侧连接。根据本例的半导体装置100，由于在发射区12的下侧形成高浓度的接触区15，所以能够减小在关断时空穴所通过的区域的电阻，而抑制闩锁。
图13是表示被沟槽部所夹的区域的一个例子的图。在本例中，将栅极沟槽部40和虚设沟槽部30的各自的宽度设为W2。另外，将2个沟槽部的距离设为W1。W2可以大于W1。
就沟槽部而言，由于在沟槽内形成绝缘膜和导电部，所以微细化存在限度。因此，如果逐渐将半导体装置100进行微细化，则存在沟槽部的宽度W2变得比沟槽部的距离W1大的情况。
例如，沟槽部的宽度W2大于1μm，沟槽部的距离W1为1μm以下。另一方面，在阶梯状地形成发射区12的边界形状的情况下，必须使用与阶梯形状相应的掩模开口。但是，在1μm以下等微细的范围内，难以使用阶梯形状等的掩模开口来注入杂质。对此，根据图6中示出的制造方法，通过使注入到2个沟槽部的中间的P型杂质扩散来调整发射区12的边界形状。因此，在沟槽部的宽度W2变得比沟槽部的距离W1大的情况下，掩模的开口形状也不复杂，能够容易地微细化。
图14是表示发射区12和接触孔54的一个例子的图。接触孔54在形成于半导体基板10的正面的层间绝缘膜26，形成于与接触区15对置的区域和与发射区12对置的区域。接触孔54可以连续地形成在与发射区12对置的区域和与接触区15对置的区域。
接触孔54形成在与2个沟槽部之间的中央位置对置的区域。换言之，接触孔54形成在发射区12中的、在沟槽部的延伸方向上的长度最短的部分。另外，接触孔54不形成在与沟槽部接触的区域。换言之，接触孔54不形成在发射区12中的、在沟槽部的延伸方向上的长度最长的部分。
另外，发射区12具有长度大致恒定的区域96。例如，区域96是指发射区12中的长度为1.1×L1以下的区域。L1是指发射区12的最短的长度。通过这样的构成，即使在接触孔54的位置偏离的情况下，也能够降低与发射电极52连接的发射区12的面积的偏差。
图15是表示接触孔54的形状的另一例的图。在本例的接触孔54中，与发射区12对置形成的部分的至少一部分的宽度比与接触区15对置形成的部分的宽度大。例如，与发射区12对置的部分的接触孔54的宽度为与接触区15对置形成的部分的宽度的2倍以上。
通过这样的构成，能够增大与发射电极52连接的发射区12的面积。如上所述，如果逐渐将半导体装置100进行微细化，则在半导体基板10的正面，台面部所占的比例相对于沟槽部所占的比例逐渐变小。此时，半导体基板10与发射电极52接触的面积变小，散热效率降低。其结果，变得容易发生闩锁。对此，根据本例的半导体装置100，由于能够增大与发射电极52接触的半导体基板10的面积，所以能够提高散热效率，抑制闩锁。
图16是表示接触区掩模120的开口形状的另一例的图。在图6中示出的例子中，接触区掩模120的开口在每个应该形成接触区15的区域分离地设置，但本例的接触区掩模120的开口遍及应该形成接触区15的多个区域而连续地设置。
通过本例，也能够形成在图1～图15中说明的形状的发射区12。另外，能够容易地形成图12中示出的提高闩锁的抑制效果的形态的接触区15。
图17是表示接触区掩模120的开口形状的另一例的图。本例的接触区掩模120的开口具有第一区122和第二区124。第二区124的形状与图16中示出的接触区掩模120的开口形状相同。
第一区122以与应该形成接触区15的区域对置且遍及相邻的2个沟槽部的方式形成。本例的第一区122遍及多个沟槽部而连续地形成。利用这样的接触区掩模120的形状，能够容易地形成在接触区15的中央部分与2个沟槽部接触的接触区15。另外，由于第二区124连续地形成，所以能够容易地形成图12中示出的提高闩锁的抑制效果的形态的接触区15。
图18是表示接触区掩模120的开口形状的另一例的图。本例的接触区掩模120的开口具有第一区122和第二区124。第二区124的形状与图6中示出的接触区掩模120的开口的形状相同。另外，第一区122的形状与图17中示出的第一区122的形状相同。
根据本例，能够容易地形成在接触区15的中央部分与2个沟槽部接触的接触区15。另外，由于第二区124在每个接触区15分离地形成，所以能够容易地形成图10A中示出的形态的接触区15。
图19是表示半导体装置100的另一例的俯视图。图20表示图19中的a-a’截面的一个例子。图21表示图19中的b-b’截面。图22表示图19中的c-c’截面。
本例的半导体装置100，相对于在图1～图18中说明的各形态的半导体装置100的构成，还具备积累区16。积累区16是杂质浓度比漂移区18的杂质浓度高的N+型的区域。积累区16可以适用于图7、图16、图17、图18中示出的各个形态的半导体装置100。
如图20～图22所示，本例的积累区16在晶体管部70中形成于基区14与漂移区18之间。通过设置积累区16，能够容易积累空穴，提高电导率调制的程度。
在图19中，用斜线的阴影区域表示形成积累区16的范围。然而，在与虚设沟槽部30或栅极沟槽部40重叠的区域可以不形成积累区16。本例的积累区16形成于晶体管部70中的基区14中的、在上方形成有发射区12或接触区15的部分。应予说明，如图19和图20所示，积累区16可以部分地形成在最接近于阱区17的接触区15的下方。
应予说明，在图1～图22中说明的各形态的半导体装置100中，可以向晶体管部70的接触区15的上表面注入BF2等P型的杂质。该杂质介由接触孔54被注入。优选在注入杂质之后进行热处理。该热处理的条件例如是在850℃下进行10秒左右。通过这样的处理，能够在晶体管部70的发射区12和接触区15中与发射电极52接触的区域形成更高浓度的插塞植入区域，而提高晶体管部70中的闩锁耐量。另外，在将半导体装置100进行了微细化的情况下也容易维持闩锁耐量。
另外，可以向二极管部80的基区14的上表面注入BF2等P型的杂质。该杂质介由接触孔54被注入。优选在注入杂质之后进行热处理。该热处理的条件例如是在850℃下进行10秒左右。通过这样的处理，能够在二极管部80的基区14中与发射电极52接触的区域形成更高浓度的插塞植入区域，而降低二极管部80中的半导体基板10与发射电极52的接触电阻。发射电极52可以在与半导体基板10的接触部分包含势垒金属。势垒金属例如包含钛等。
对晶体管部70和二极管部80的杂质注入和热处理可以在同一工序中进行。该工序可以在接触区15的形成和热处理工序之后进行。
以上，利用实施方式说明了本发明，但本发明的技术范围不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改良对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知进行了那样的变更或改良而得到的方式也可包括在本发明的技术范围内。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体基板；
多个沟槽部，设置于所述半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及
第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在所述延伸方向上交替地在所述半导体基板的正面露出，
在所述半导体基板的正面，所述发射区在所述2个沟槽部之间的中央位置处的长度比所述发射区的与所述沟槽部接触的部分的长度短，
在所述半导体基板的正面，所述发射区的边界的至少一部分为曲线形状。
2.根据权利要求1所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述发射区在所述中央位置处的深度与所述接触区在所述中央位置处的深度之差大。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述发射区的与所述沟槽部接触的部分的长度的1/3大。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述2个沟槽部的距离的一半大。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述接触区的至少一部分的区域越接近所述沟槽部则逐渐形成得越浅。
6.根据权利要求5所述的半导体装置，其特征在于，所述接触区在所述半导体基板的正面和所述沟槽部的侧壁与所述发射区的边界的接触点分开形成。
7.根据权利要求6所述的半导体装置，其特征在于，所述接触区的在所述延伸方向上的中央部分以在所述半导体基板的正面与所述沟槽部的侧壁接触的方式形成。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，在所述半导体基板的正面隔着1个所述发射区而设置的2个所述接触区在所述半导体基板的内部也分离。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，在所述半导体基板的正面隔着1个所述发射区而设置的2个所述接触区在所述发射区的下侧连接。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述沟槽部的宽度比所述2个沟槽部的距离大。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体装置还具备层间绝缘膜，该层间绝缘膜形成于所述半导体基板的正面，并在与所述接触区对置的区域和与所述发射区对置的区域形成有接触孔，
所述接触孔形成于与所述中央位置对置的区域，且不形成于与所述沟槽部接触的区域。
12.根据权利要求11所述的半导体装置，其特征在于，所述接触孔以与所述发射区的长度大致恒定的区域对置的方式形成。
13.根据权利要求11所述的半导体装置，其特征在于，与所述发射区对置形成的所述接触孔中的至少一部分的区域的宽度比与所述接触区对置形成的所述接触孔的宽度大。
14.根据权利要求6所述的半导体装置，其特征在于，所述半导体装置具备第二导电型的基区，该第二导电型的基区被所述沟槽部所夹，在与所述沟槽部接触的位置比所述沟槽部的深度浅，且比所述接触区的深度深，杂质浓度比所述接触区的杂质浓度低，
所述基区在所述半导体基板的正面露出，
所述接触区的与所述沟槽部接触的部分的端部与在所述半导体基板的正面露出的所述基区接触。
15.根据权利要求14所述的半导体装置，其特征在于，所述半导体装置还具备：
漂移区，其设置于所述基区的下方，且杂质浓度比所述发射区的杂质浓度低；以及
积累区，其设置于所述漂移区与所述基区之间，且杂质浓度比所述漂移区的杂质浓度高。
16.根据权利要求15所述的半导体装置，其特征在于，所述半导体装置还具备：
发射电极，其形成于所述半导体基板的上方；以及
层间绝缘膜，其形成于所述半导体基板与所述发射电极之间，
在所述层间绝缘膜形成有用于将所述发射电极与所述接触区连接的接触孔，
在所述接触区中与所述发射电极接触的区域形成有浓度比所述接触区的其他部分的浓度高的插塞植入区域。
17.一种制造方法，其特征在于，是制造半导体装置的制造方法，所述半导体装置具备：半导体基板；多个沟槽部，设置于所述半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在所述延伸方向上交替地在所述半导体基板的正面露出，
所述制造方法包括：
使用开口宽度比所述2个沟槽部的间隔大的发射区掩模，向所述半导体基板的正面注入第一导电型的杂质而形成所述发射区，
使用开口宽度比所述2个沟槽部的间隔小的接触区掩模，向所述半导体基板的正面注入第二导电型的杂质而形成所述接触区，
注入所述第二导电型的杂质的区域的一部分与注入所述第一导电型的杂质的区域重叠。
18.根据权利要求17所述的制造方法，其特征在于，所述接触区掩模的开口在各个所述接触区分离，
各个所述开口的间隔比所述发射区在所述2个沟槽部之间的中央位置处的深度与所述接触区在所述2个沟槽部之间的中央位置处的深度之差大。
19.根据权利要求17所述的制造方法，其特征在于，所述发射区在所述2个沟槽部之间的中央位置处的长度比所述沟槽部与所述接触区掩模的开口之间的距离大。
20.根据权利要求1～16中任一项所述的半导体装置，其特征在于，所述半导体装置具备沿着所述延伸方向排列的多个发射区，
在所述半导体基板的正面，所述接触区或基区在所述沟槽部的侧壁露出，所述多个发射区相互分离。
21.根据权利要求17～19中任一项所述的制造方法，其特征在于，所述接触区掩模的各个开口的两端与所述发射区掩模的开口重叠。

Claims (19)

1.一种半导体装置，其特征在于，具备：
半导体基板；
多个沟槽部，设置于所述半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及
第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在所述延伸方向上交替地在所述半导体基板的正面露出，
在所述半导体基板的正面，所述发射区在所述2个沟槽部之间的中央位置处的长度比所述发射区的与所述沟槽部接触的部分的长度短，
在所述半导体基板的正面，所述发射区的边界的至少一部分为曲线形状。
2.根据权利要求1所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述发射区在所述中央位置处的深度与所述接触区在所述中央位置处的深度之差大。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述发射区的与所述沟槽部接触的部分的长度的1/3大。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述发射区在所述中央位置处的长度比所述2个沟槽部的距离的一半大。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述接触区的至少一部分的区域越接近所述沟槽部则逐渐形成得越浅。
6.根据权利要求5所述的半导体装置，其特征在于，所述接触区在所述半导体基板的正面和所述沟槽部的侧壁与所述发射区的边界的接触点分开形成。
7.根据权利要求6所述的半导体装置，其特征在于，所述接触区的在所述延伸方向上的中央部分以在所述半导体基板的正面与所述沟槽部的侧壁接触的方式形成。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，在所述半导体基板的正面隔着1个所述发射区而设置的2个所述接触区在所述半导体基板的内部也分离。
9.根据权利要求1～7中任一项所述的半导体装置，其特征在于，在所述半导体基板的正面隔着1个所述发射区而设置的2个所述接触区在所述发射区的下侧连接。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，所述沟槽部的宽度比所述2个沟槽部的距离大。
11.根据权利要求1～10中任一项所述的半导体装置，其特征在于，所述半导体装置还具备层间绝缘膜，该层间绝缘膜形成于所述半导体基板的正面，并在与所述接触区对置的区域和与所述发射区对置的区域形成有接触孔，
所述接触孔形成于与所述中央位置对置的区域，且不形成于与所述沟槽部接触的区域。
12.根据权利要求11所述的半导体装置，其特征在于，所述接触孔以与所述发射区的长度大致恒定的区域对置的方式形成。
13.根据权利要求11所述的半导体装置，其特征在于，与所述发射区对置形成的所述接触孔中的至少一部分的区域的宽度比与所述接触区对置形成的所述接触孔的宽度大。
14.根据权利要求6所述的半导体装置，其特征在于，所述半导体装置具备第二导电型的基区，该第二导电型的基区被所述沟槽部所夹，在与所述沟槽部接触的位置比所述沟槽部的深度浅，且比所述接触区的深度深，杂质浓度比所述接触区的杂质浓度低，
所述基区在所述半导体基板的正面露出，
所述接触区的与所述沟槽部接触的部分的端部与在所述半导体基板的正面露出的所述基区接触。
15.根据权利要求14所述的半导体装置，其特征在于，所述半导体装置还具备：
漂移区，其设置于所述基区的下方，且杂质浓度比所述发射区的杂质浓度低；以及
积累区，其设置于所述漂移区与所述基区之间，且杂质浓度比所述漂移区的杂质浓度高。
16.根据权利要求15所述的半导体装置，其特征在于，所述半导体装置还具备：
发射电极，其形成于所述半导体基板的上方；以及
层间绝缘膜，其形成于所述半导体基板与所述发射电极之间，
在所述层间绝缘膜形成有用于将所述发射电极与所述接触区连接的接触孔，
在所述接触区中与所述发射电极接触的区域形成有浓度比所述接触区的其他部分的浓度高的插塞植入区域。
17.一种制造方法，其特征在于，是制造半导体装置的制造方法，所述半导体装置具备：半导体基板；多个沟槽部，设置于所述半导体基板的正面侧，分别具有沿着延伸方向延伸的部分；以及第一导电型的发射区和第二导电型的接触区，设置于相邻的2个沟槽部之间，在所述延伸方向上交替地在所述半导体基板的正面露出，
所述制造方法包括：
使用开口宽度比所述2个沟槽部的间隔大的发射区掩模，向所述半导体基板的正面注入第一导电型的杂质而形成所述发射区，
使用开口宽度比所述2个沟槽部的间隔小的接触区掩模，向所述半导体基板的正面注入第二导电型的杂质而形成所述接触区，
注入所述第二导电型的杂质的区域的一部分与注入所述第一导电型的杂质的区域重叠。
18.根据权利要求17所述的制造方法，其特征在于，所述接触区掩模的开口在各个所述接触区分离，
各个所述开口的间隔比所述发射区在所述2个沟槽部之间的中央位置处的深度与所述接触区在所述2个沟槽部之间的中央位置处的深度之差大。
19.根据权利要求17所述的制造方法，其特征在于，所述发射区在所述2个沟槽部之间的中央位置处的长度比所述沟槽部与所述接触区掩模的开口之间的距离大。
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