CN112913030B - 半导体装置 - Google Patents

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Abstract

半导体装置具备在上表面界定出元件区域(110)和包围元件区域(110)的周围的周边区域(120)的半导体基体(10)，各自具有配置于从半导体基体(10)的上表面向膜厚方向延伸的槽的内壁面的绝缘膜(21)、以及在槽的内部配置于绝缘膜(21)之上的导电体膜(22)的多个沟槽(20)包围元件区域(110)的周围而多重配置于周边区域(120)。周边区域(120)具有靠近元件区域(110)的内侧区域(121)、以及位于内侧区域(121)的周围的外侧区域(122)，被相邻的沟槽(20)夹着的半导体基体(10)的宽度在内侧区域(121)中比外侧区域(122)更宽。

Description

半导体装置
技术领域
本发明涉及形成有用于提高耐压的构造的半导体装置。
背景技术
为了提高半导体装置的耐压，在形成有半导体元件的元件区域的周围的周边区域形成有用于提高耐压的构造。例如，通过将在内壁面形成有绝缘膜的槽的内部埋入有电极的沟槽配置于周边区域来缓和电场的集中，实现半导体装置的耐压的提高(参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2013-55347号公报
发明内容
发明所要解决的课题
在进行大电流的开关动作的功率半导体元件等中，期望进一步提高耐压。然而，为了通过将埋入有电极的沟槽配置于元件区域的周围的构造进一步提高耐压，需要为了增加包围元件区域的周围的沟槽的包围数量而扩大周边区域的宽度。因此，存在芯片尺寸增大的问题。
鉴于上述问题，本发明的目的在于提供一种在抑制芯片尺寸的增大的同时提高了耐压的半导体装置。
用于解决课题的手段
根据本发明的一个方式，提供一种半导体装置，在槽的内部配置有导电体膜的多个沟槽包围元件区域的周围而多重配置于周边区域，被相邻的沟槽夹着的半导体基体的宽度在靠近元件区域的内侧区域中比位于内侧区域的周围的外侧区域更宽。
发明效果
根据本发明，能够提供一种在抑制芯片尺寸的增大的同时提高了耐压的半导体装置。
附图说明
图1是表示本发明的第一实施方式的半导体装置的结构的示意性剖视图。
图2是表示半导体基体的等电位面与耗尽层的扩展的示意图。
图3是表示比较例的等电位面与耗尽层的扩展的例子的示意图。
图4是表示本发明的第一实施方式的半导体装置的等电位面的例子的示意图。
图5是表示沟槽比与半导体装置的耐压的关系的曲线图。
图6是表示本发明的第一实施方式的变形例的半导体装置的沟槽的结构的示意性剖视图。
图7是表示本发明的第一实施方式的变形例的半导体装置的沟槽的其他结构的示意性剖视图。
图8是表示本发明的第二实施方式的半导体装置的结构的示意性剖视图。
具体实施方式
接着，参照附图对本发明的实施方式进行说明。在以下的附图的记载中，对相同或类似的部分标注相同或类似的附图标记。但是，应该注意的是，附图是示意性的，厚度与平面尺寸的关系、各部分的长度的比率等与现实不同。因此，具体的尺寸应参考以下的说明进行判断。另外，在附图相互之间当然也包含相互的尺寸的关系、比率不同的部分。
另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置、方法。本发明的技术思想并不将构成部件的形状、构造、配置等特定为下述内容。
(第一实施方式)
如图1所示，本发明的第一实施方式的半导体装置具备在上表面界定出元件区域110和包围元件区域110的周围的周边区域120的半导体基体10。半导体基体10是在第一导电型的第一半导体层11之上层叠有第二导电型的第二半导体层12的结构。在半导体基体10的上表面形成有保护膜30。
第一导电类型和第二导电类型是彼此相反的导电型。即，如果第一导电型为n型，则第二导电型为p型，如果第一导电型为p型，则第二导电型为n型。以下，对第一导电型为n型、第二导电型为p型的情况进行说明。即，半导体基体10的第一半导体层11为n型，第二半导体层12为p型。
在周边区域120，包围元件区域110的周围而相互分离地多重配置有多个沟槽20。即，在俯视观察时，多个环状的沟槽20配置于元件区域110的周围。沟槽20具有：绝缘膜21，其配置于从半导体基体10的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜22，其在槽的内部配置于绝缘膜21之上。沟槽20的槽从第二半导体层12的上表面延伸并到达第一半导体层11。在沟槽20的底面及侧面，导电体膜22与半导体基体10隔着绝缘膜21对置，绝缘膜21的底部位于比与槽的侧面相接的第一半导体层11与第二半导体层12的接合部靠下侧的位置。配置于沟槽20的内部的导电体膜22处于电浮置状态。元件区域110的第二半导体层12与半导体装置的正面电极(未图示)电连接。周边区域120的第二半导体层12处于电浮置状态。经由沿着半导体基体10的上表面的外缘配置的沟道截断区域40，在半导体基体10的端部侧的上表面形成的沟道截断电极50与背面电极60电连接。
如图1所示，在周边区域120中的靠近元件区域110的一定范围的内侧区域121中，沟槽20的导电体膜22的上部的一部分隔着绝缘膜而在半导体基体10的未配置沟槽20的区域的上表面延伸。在图1中，将在半导体基体10的上表面延伸的导电体膜22的部分表示为延伸部221(以下相同)。延伸部221与导电体膜22电连接。另一方面，在周边区域120中的包围内侧区域121的周围的外侧区域122中，沟槽20的导电体膜22也可以不在半导体基体10的上表面延伸。此外，也可以使延伸部221的沿着半导体基体10的上表面的距离(图1的长度L)在外侧区域122中比内侧区域121更短。
虽然省略了图示，但在元件区域110形成有例如栅沟槽结构的MOSFET、IGBT等纵型开关元件。在纵型开关元件形成于元件区域110的情况下，在半导体基体10的背面形成背面电极。
在将半导体装置设为断开或反向偏置状态的情况下，在周边区域120产生图2中等电位面S所示那样的电位分布。耗尽层从沟槽20的侧面及底面延伸，由此，在周边区域120中耗尽层向横向/下方向扩展，电场的集中得到缓和。由此，能够提高半导体装置的耐压。此外，越靠近元件区域110，电场越集中。因此，内侧区域121的沟槽20间的距离(被相邻的沟槽20夹着的区域的半导体基体10的俯视观察的宽度)比外侧区域122的沟槽20间的距离长。此外，在内侧区域121中，沟槽20间的距离设定为越靠近元件区域110则越宽。对此而言，沟槽20间的距离可以越靠近元件区域110则越宽，也可以恒定。
沟槽20例如以如下方式形成。即，在周边区域120形成沟槽20的槽之后，使用热氧化法等在槽的内壁面形成绝缘膜21。接着，在槽的内部形成导电体膜22。导电体膜22是掺杂有杂质的多晶硅膜等。例如，以利用导电体膜22埋入槽的方式，在半导体基体10的上表面的整个面上形成导电体膜22。然后，使用光刻技术等，以延伸部221残留在半导体基体10的上表面的方式，对内侧区域121的沟槽20的导电体膜22进行构图。在不具有如现有构造那样的延伸部221的构造的情况下，在使导电体膜22平坦化时，有时将导电体膜22的上表面设为比半导体基体10的上表面低，存在设为越低则耐压越降低的问题。如第一实施方式那样，通过采用将延伸部221残留在半导体基体10的上表面的构造，具有不受蚀刻偏差影响而得到稳定的耐压的优点。另一方面，关于外侧区域122，以沟槽20的导电体膜22的上表面的位置比半导体基体10的上表面的位置靠下方或与半导体基体10的上表面大致相同的方式，除去半导体基体10的上表面之上的导电体膜22。
此外，在元件区域110形成栅沟槽结构的半导体元件的情况下，也可以在形成栅沟槽的同时形成沟槽20的槽。并且，在栅沟槽的内壁面形成栅绝缘膜的同时形成沟槽20的绝缘膜21，在形成栅极的同时形成导电体膜22。此时，沟槽20的槽的宽度也可以在周边区域120的整个区域上相同。
在图1所示的半导体装置中，电场集中于沟槽20的底部的与元件区域110对置的角部C。特别是，越是靠近元件区域110的沟槽20的底部的与元件区域110对置的角部C，电场越集中。在图1所示的半导体装置中，在靠近元件区域110的内侧区域121中，沟槽20的延伸部221从沟槽20的开口部隔着绝缘膜而在半导体基体10的上表面之上向元件区域110侧延伸。由此，如以下说明的那样，能够缓和角部C处的电场的集中。
在使半导体装置成为断开状态或反向偏置状态的情况下，在沟槽20的侧面及底面产生耗尽层。在此，沟槽20的元件区域侧的侧面比沟槽20的外侧的侧面更容易产生电场集中。特别是，与外侧区域122相比，在内侧区域121的沟槽20中容易产生电场集中。在内侧区域121中，在延伸部221的下方的半导体基体10内也产生耗尽层，因此在内侧区域121中沟槽20的元件区域110侧的侧面侧的等电位面的间隔变宽，角部C处的电场的集中得到缓和。
图3和图4示出模拟了半导体基体10的电位分布和耗尽层的状况的结果的例子。图3表示未形成延伸部221的比较例的沟槽20的等电位面S1～S4和耗尽层的状况。图4示出形成延伸部221的沟槽20的等电位面S1～S4和耗尽层的状况的例子。等电位面S1是靠近元件区域110的一侧的等电位面，等电位面S2～S4是比等电位面S1靠外侧的等电位面。比较图3和图4可知，在形成有延伸部221的沟槽20中，等电位面的间隔变得更宽，电场的集中被进一步得到缓和，耗尽层在沟槽20的侧面以及延伸部221下方的半导体基体10的上表面附近进一步扩展。其结果为，半导体装置的耐压提高。
另外，越是靠近元件区域110的沟槽20，电场越容易集中。因此，也可以将在朝向元件区域110的方向上延伸的延伸部221的长度L设为越是靠近元件区域110的沟槽20则越长。另外，从靠近元件区域110的沟槽20延伸的延伸部221的长度L比从靠近外侧区域122的沟槽20延伸的延伸部221长即可。从其中间的剩余的沟槽20延伸的延伸部221的长度L例如可以为4μm、4μm、3.5μm、3μm、2.5μm、2μm这样地按照单个或多个沟槽20的每一个而阶段性地从元件区域110侧的沟槽20起依次变短。另外，从剩余的沟槽20延伸的延伸部221也可以为恒定的长度。
然而，若耗尽层延伸至半导体基体10的外缘为止，则会产生产生漏电流或耐压降低等问题。因此，在图1所示的半导体装置中，关于配置于周边区域120的外侧区域122的沟槽20，优选将导电体膜22未配置于半导体基体10的上表面。由此，在外侧区域122中不会如内侧区域121那样等电位面的间隔变宽。因此，抑制了耗尽层延伸至半导体基体10的外缘为止。
如上所述，优选仅在由于靠近元件区域110而电场容易集中的内侧区域121中形成沟槽20的延伸部221。另外，周边区域120的内侧区域121与外侧区域122的边界的位置能够根据对半导体装置所要求的耐压等来设定。形成延伸部221的沟槽20的个数增加，内侧区域121越向外侧扩展，等电位面的间隔宽的区域越向外侧延伸。由此，存在产生漏电流或耐压降低等可靠性问题的可能性。
在此，如图1所示，将相邻的沟槽20的配置间隔定义为沟槽间距P1，将相邻的沟槽20间的半导体基体10的上表面露出的区域的宽度定义为沟槽柱(Trench pillar)P2。图5表示本发明人对沟槽比P1/P2与半导体装置的耐压的关系进行调查的结果。如图5所示，在沟槽比P1/P2超过1.5的情况下耐压稳定。因此，将沟槽比P1/P2小于1.5的区域作为内侧区域121。由此，能够在不过度扩大内侧区域121的情况下有效地提高半导体装置的耐压。
如以上说明的那样，在图1所示的半导体装置中，在配置于靠近元件区域110的内侧区域121的沟槽20中，作为导电体膜22的一部分的延伸部221隔着绝缘膜而在半导体基体10的上表面之上延伸。由此，扩大半导体基体10的等电位面的间隔来控制耗尽层的延伸，缓和周边区域120中的电场的集中。其结果为，根据第一实施方式的半导体装置，能够在不增大包围元件区域110的周围的沟槽20的包围数量的情况下提高耐压。因此，能够实现在抑制芯片尺寸的增大的同时提高了耐压的半导体装置。另外，在内侧区域121中，在延伸部221与延伸部221下方的半导体基体10之间产生电容，与没有延伸部221时相比，在沟槽20的内侧产生的电容变大。其结果为，能够降低施加于沟槽20的绝缘膜21的电压。由此，半导体装置的可靠性也提高。
<变形例>
在图1所示的半导体装置中，沟槽20的导电体膜22的延伸部221从沟槽20的开口部朝向靠近元件区域110的区域延伸。但是，例如，如图6所示，也可以在从沟槽20的开口部朝向靠近元件区域110的区域延伸的部分和从沟槽20的开口部朝向靠近半导体基体10的外缘的区域延伸的部分配置延伸部221。或者，如图7所示，也可以仅在从沟槽20的开口部朝向靠近半导体基体10的外缘的区域延伸的部分配置延伸部221。
(第二实施方式)
如图8所示，在本发明的第二实施方式的半导体装置中，与外侧区域122相比，在内侧区域121中，沟槽20的槽的深度较浅。即，在内侧区域121和外侧区域122中，沟槽20的槽的深度不同的这一点是与第一实施方式不同的点。其他结构与图1所示的第一实施方式相同。
根据图8所示的半导体装置，在内侧区域121中，能够缩短从沟槽20的槽的底部到与沟槽20的槽相接的第一半导体层11与第二半导体层12的PN结面为止的距离T。其结果为，内侧区域121的沟槽20的底部的等电位面的间隔扩大，能够缓和电场的集中。因此，能够提高半导体装置的耐压。
内侧区域121的沟槽20的槽的深度例如为4.0μm左右，从沟槽20的槽的底部到与槽的侧面相接的第一半导体层11与第二半导体层12的PN结面为止的距离T为0μm～0.5μm。另一方面，外侧区域122的沟槽20的槽的深度例如为4.5μm左右，从沟槽20的槽的底部到与槽的侧面相接的第一半导体层11与第二半导体层12的PN结面为止的距离T为0.5μm～1.5μm。为了在内侧区域121和外侧区域122中使沟槽20的槽的深度不同，可以使用各种方法。例如，使内侧区域121的沟槽20的槽的宽度比外侧区域122的沟槽20的槽的宽度窄。在半导体基体10上设置形成这样的槽的掩模，在相同的工艺条件下同时形成内侧区域121和外侧区域122的沟槽20的槽，能够在内侧区域121中与外侧区域122相比较浅地形成沟槽20的槽。另外，也可以通过工艺条件不同的分别不同的工序来形成内侧区域121的沟槽20的槽和外侧区域122的沟槽20的槽。
另外，在形成有FET、IGBT等的元件区域110的半导体基体10的上表面侧形成的基区等第二导电型(p型)的半导体区的深度和第二半导体层12的深度可以设为相同的深度，也可以设为不同的深度。例如，在元件区域110的基区等第二导电型的半导体区的深度比沟槽20的深度浅的情况下，也可以使第二半导体层12的深度比元件区域110的基区等第二导电型的半导体区的深度深。由此，能够不依赖于元件区域110的第二导电型的半导体区的深度而适当调整距离T。
另外，也可以使内侧区域121的沟槽20的槽的深度与外侧区域122的沟槽20的槽的深度为大致相同的深度，使内侧区域121的第二半导体层12的深度比外侧区域122的第二半导体层12的深度深。由此，即使内侧区域121的沟槽20的槽的深度与外侧区域122的沟槽20的槽的深度大致相同，也能够适当调整距离T。
根据本发明的第二实施方式的半导体装置，能够在抑制芯片尺寸的增大的同时进一步提高耐压。其他与第一实施方式实质上相同，省略重复的记载。此外，作为更优选的例子，在第二实施方式中，也与第一实施方式同样地，以具有延伸部221的结构进行了说明，但在第二实施方式中，即使不具有延伸部221，也能够缓和电场的集中，能够提高半导体装置的耐压。
如上所述，通过实施方式记载了本发明，但构成该公开的一部分的论述及附图不应该理解为限定本发明。根据该公开，本领域技术人员能够明确各种代替实施方式、实施例及运用技术。
产业上的可利用性
本发明的半导体装置能够利用于包括制造要求高耐压的半导体装置的制造业的电子设备产业。
附图标记说明
10：半导体基体；
11：第一半导体层；
12：第二半导体层；
20：沟槽；
21：绝缘膜；
22：导电体膜；
221：延伸部；
30：保护膜；
110：元件区域；
120：周边区域；
121：内侧区域；
122：外侧区域。

Claims (4)

1.一种半导体装置，其特征在于，
该半导体装置具备半导体基体，该半导体基体在上表面界定出元件区域和包围所述元件区域的周围的周边区域，
多个沟槽包围所述元件区域的周围而多重配置于所述周边区域，所述多个沟槽各自具有：绝缘膜，其配置于从所述半导体基体的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜，其在所述槽的内部配置于所述绝缘膜之上，
所述周边区域具有：
内侧区域，其靠近所述元件区域；以及
外侧区域，其位于所述内侧区域的周围，
被相邻的所述沟槽夹着的所述半导体基体的宽度在所述内侧区域中比所述外侧区域更宽，
将相邻的所述沟槽的配置间隔设为沟槽间距P1，将相邻的所述沟槽间的所述半导体基体的上表面露出的区域的宽度设为沟槽柱P2，沟槽比P1/P2小于1.5的区域为所述内侧区域，
所述半导体基体是在第一导电型的第一半导体层之上层叠有第二导电型的第二半导体层的构造，
所述沟槽是从所述第二半导体层的上表面延伸并到达所述第一半导体层而形成的，
从所述内侧区域的所述沟槽的底部到所述第一半导体层与所述第二半导体层的PN结面为止的距离小于从所述外侧区域的所述沟槽的底部到所述第一半导体层与所述第二半导体层的PN结面为止的距离。
2.一种半导体装置，其特征在于，
该半导体装置具备半导体基体，该半导体基体在上表面界定出元件区域和包围所述元件区域的周围的周边区域，
多个沟槽包围所述元件区域的周围而多重配置于所述周边区域，所述多个沟槽各自具有：绝缘膜，其配置于从所述半导体基体的上表面向膜厚方向延伸的槽的内壁面；以及导电体膜，其在所述槽的内部配置于所述绝缘膜之上，
所述周边区域具有：
内侧区域，其靠近所述元件区域；以及
外侧区域，其位于所述内侧区域的周围，
被相邻的所述沟槽夹着的所述半导体基体的宽度在所述内侧区域中比所述外侧区域更宽，
将相邻的所述沟槽的配置间隔设为沟槽间距P1，将相邻的所述沟槽间的所述半导体基体的上表面露出的区域的宽度设为沟槽柱P2，沟槽比P1/P2小于1.5的区域为所述内侧区域，
在所述内侧区域，与所述沟槽的所述导电体膜电连接并且从所述沟槽的开口部朝向所述元件区域的延伸部配置于所述半导体基体的上表面之上，
在所述外侧区域，未配置从所述沟槽的开口部朝向所述元件区域的所述延伸部，或者配置于所述外侧区域的所述延伸部的沿着所述半导体基体的上表面的距离比配置于所述内侧区域的所述延伸部短。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述内侧区域配置有多个所述沟槽，
在所述内侧区域中，越是靠近所述元件区域的所述沟槽，所述延伸部的沿着所述半导体基体的上表面的距离越长。
4.根据权利要求2所述的半导体装置，其特征在于，
在所述外侧区域中，在所述半导体基体的上表面之上未配置所述延伸部。
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