CN101258587B - 具有多漏结构的半导体功率器件及其相应的制造工艺 - Google Patents

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Abstract

一种制造集成在第一导电类型的半导体衬底(100)上的多漏功率电子器件(30)的工艺，在其上形成漏极半导体层(20)，其特征在于它包括下述步骤：在所述半导体衬底(100)上至少形成第一导电类型的第一半导体层(21)和形成漏极外延层(20)，借助于第一选择掺杂步骤形成第二导电类型的第一子区(51)，借助于第二掺杂步骤形成第一导电类型的第二子区(D1，D1a)，形成表面半导体层(23)，其中第二导电类型的主体区(40)和第一子区(51)对准形成，实现热扩散工艺，使得第一子区(51)形成和主体区(40)对准并电接触的单一电连续的柱状区(50)。

Description

具有多漏结构的半导体功率器件及其相应的制造工艺
技术领域
本发明涉及一种制造集成在半导体衬底上的多漏极的功率电子器件的工艺。
更具体地，本发明涉及一种制造集成在第一导电类型的半导体衬底上的多漏极的功率电子器件的工艺，在该衬底上形成漏极半导体层。
本发明尤其是，但是不是排他性地，涉及制造多漏极的功率MOS晶体管的工艺，仅仅借助于说明书，并参考该应用领域进行下述的说明。
背景技术
如所公知的，具有在200和1000V之间的击穿电压BV的功率MOS器件具有高的输出电阻(Ron)，主要是由于耐高电压所必需的外延漏极层电阻，并且它依赖于外延层本身的掺杂剂浓度。
然而，知道通过改变外延层的浓度获得具有低输出电阻和高击穿电压BV的功率MOS器件也是可以的。
在图1中示出了满足这种需求的已知MOS器件，整体用3表示。这种MOS功率器件3是所谓的多漏极类型，它包括重掺杂半导体衬底1，尤其是N+型的，在其上形成相同类型N的半导体外延层2。
外延层2形成由多个基础单元共用的漏极层，基础单元形成MOS功率器件3。每个基础单元包括形成在外延层2上的主体区4，尤其是P型。
在外延层2中，在每个主体区4下面，存在柱状区5，尤其是P型的，其在外延层2的整个厚度上向下朝着半导体衬底1延伸。
特别地，每个柱状区5和MOS功率器件3的基础单元的各个主体区4对准并接触。
如图2所示，以这种方式，其中将外延层的浓度示为其厚度的函数，由此形成的MOS功率器件3的N型外延层2具有恒定的电阻率。而且柱状区5沿着它们的整个柱状延伸方向具有恒定的浓度，如图3所示，其中柱状区5的浓度被示为它们厚度的函数。
MOS功率器件3还显示出在主体区4内部重掺杂的源极区6，尤其是N型。
因此外延层2的表面被薄的栅极氧化层7和多晶硅层覆盖。在多晶硅8和薄的栅极氧化层7中设置有开口，以露出外延层2表面的对应于每个源极区6的部分。绝缘层9完全覆盖多晶硅层8，并且它部分地覆盖源极区6，以便于能够使源极金属层10接触源极区6与主体区4。还在半导体衬底1的下表面上设置漏极金属层10A。
应当注意的是，柱状区5的存在由此使得减小了外延层2的电阻率而在总体上不降低MOS功率器件3的击穿电压BV。用这种类型的器件，可以到达预定击穿电压BV，而外延层2的电阻率低于常规MOS器件中使用的，因此获得了具有降低了输出电阻的功率MOS晶体管。
另外，如图4所示，借助于包括柱状区5的多个基础单元形成的MOS功率器件显示出输出电阻，如曲线A所示，等于常规MOS器件的，但是不低于常规MOS器件的击穿电压BV，如曲线B所示，而且还不低于硅的所谓理想极限的，如曲线C所示。
为了更好地理解这些已知器件的动态变化，参考图6到10，现在描述形成图1的多漏极的MOS功率器件的方法。
尤其是，在N+型重掺杂半导体衬底1上，形成外延层2，在其底部上包括具有对应于电阻率ρ的掺杂剂浓度的N型第一外延层2a。
在第一外延层2a上形成第一光刻掩模之后，通过第一光刻掩模在该第一外延层2a中的沟槽用于形成零级指示器，在图中没有示出。
由此在该第一外延层2a中形成第二掩模，在其中形成了多个开口。
通过这些开口，进行第一P型掺杂剂的注入步骤，用来形成第一注入区5a，如图6所示。
如图7所示，在第一外延层2a上形成具有对应于电阻率ρ的掺杂剂浓度的第二N型外延层2b。
然后借助于零级指示器在第二外延层2b上形成和第二掩模对准的第三掩模，在其中形成有多个开口。
通过这些开口在第二外延层2b中进行第二P型掺杂剂的注入步骤，用来形成第二注入区域5b。
如图8所示，然后在第二外延层2b上形成具有对应于电阻率ρ的掺杂剂浓度的N型第三外延层2c。
然后借助于第三外延层2c上的零级指示器形成和第二和第三掩模对准的第四掩模，在其中形成有多个开口。
通过这些开口，在第三外延层2c中进行第三P型掺杂剂的注入步骤，用来借助于随后的热扩散工艺形成第三注入区5c。
如图9所示，然后在第三外延层2c上形成具有始终对应于电阻率ρ的掺杂剂浓度的第四N型外延层2d。
然后借助于第四外延层2d上的零级指示器形成和第二、第三和第四掩模对准的第五掩模，在其中形成有多个开口。
通过这些开口，在第四外延层2d中进行第四P型掺杂剂的注入步骤，用于形成第四注入区5b。
显然，可以提供任何数量的掩模步骤和随后的掺杂剂注入，用来形成和一系列相互重叠的外延层对准的多个注入区并且该多个注入区布置在一系列外延层中的中。
如图10所示，然后至少在第四外延层2d上形成具有始终对应于电阻率ρ的第五掺杂剂浓度的第五N型外延层2e。
然后借助于第五外延层2e上的零级指示器形成和第二、第三、第四和第五掩模对准的第六掩模，在其中形成有多个开口。
通过这些开口，在第五外延层2e中进行第五P型掺杂剂的注入步骤，用来形成MOS功率器件3的主体区4，如之前参考图1所示的。
然后借助于第五外延层2e上的零级指示器形成和第二、第三、第四、第五和第六掩模对准的第七掩模，在其中形成有多个开口。
通过这些开口，在第五外延层2e中进行第六N+型掺杂剂的注入步骤，用来形成MOS功率器件3的源极区6。
然后进行热扩散的热处理，用于扩散注入区5a、5b、5c、5d，MOS功率器件3的主体区4和源极区6，并使注入区5a、5b、5c、5d形成和主体区4对准并接触的单一柱状区5。
特别地，如图1所示，在注入区5a、5b、5c、5d的扩散工艺之后，每个柱状区5将自身表示为包含P型“球形泡”的柱状结构。
然后以常规制造步骤完成该工艺，包括在外延层2的表面上形成薄栅极氧化层7和多晶硅层8。然后在多晶硅层8和薄栅极氧化层7中提供开口，直到它们露出外延层2的和每个源极区6对准的表面部分。形成绝缘层9，直到它完全覆盖多晶硅层8，并且它部分地覆盖源极区6，以便于允许形成在MOS功率器件3上的源极金属层10接触源极区6和主体区4。最终在半导体衬底1的下衬底上形成漏极金属层10A。
应该注意的是，钩住主体区4的柱状区5的存在腾空了漏极区2，使得由此形成的MOS功率器件3承受从外部施加到该器件的预定电压，即使当在外延层2中存在高浓度的掺杂剂时(在具有比如参考图1和6-10所示的沟道N的器件的情况中，其是N型导电层)。
另外，由此获得的MOS功率器件3的击穿电压BV可以承受外延层2中的电阻率，将外延层2中的电阻率变成和柱状区5中的掺杂剂浓度相等(在图1和6-10所示的例子中，其实P型的)。
特别地，如图4a所示，当漏极外延层2中的P型掺杂剂浓度增加时，击穿电压BV变化：尤其是，当通过用于形成柱状区5的P型注入剂量ΦE引入的P型掺杂剂浓度完全平衡漏极外延层2中的N型掺杂剂浓度时，击穿电压是最大的。这种情况表示为“电荷平衡”。
如果在用来形成第一注入区5a的第一P型掺杂剂的注入步骤中，使用低于注入剂量ΦE的注入剂量Φ，则柱状区5的最终浓度小于借助于在“电荷平衡”情况中使用的注入剂量ΦE获得的柱状区5的浓度。这种情况表示为“P型电荷不足”或者，等价地“N型电荷超出”。如果在用来形成第一注入区5a的第一P型掺杂剂的注入步骤中，使用高于注入剂量ΦE的注入剂量Φ，则柱状区5的浓度大于在“电荷平衡”情况中获得的柱状区5的浓度。这种情况表示为“P型电荷超出”或者，等价地“n型电荷不足”。
如已经所述的，在所述的电荷超出/不足情况下，得到的器件的击穿电压BV低于借助于注入剂量ΦE获得的击穿电压。
然后，为了实现电荷平衡条件，平衡外延获得的电荷N型和注入的电荷P型是必要的。
然而，通过外延形成的层显示出预定设计量的值，例如层的厚度或者电阻率，其从一个层到另一个变化，并且在同一层内部变化。而且，这些值在通过注入形成的各层中不同。
由于在多漏极型器件中，为了获得最高的击穿电压BV，有必要平衡和控制例如通过外延引入的N型电荷以及例如通过注入引入的P型电荷，在通过外延或者通过注入形成的单层内部的预定设计量的不同值在统计学上是器件故障的原因，也就是，没有达到预定设计的击穿电压BV，因此降低了最终器件的生产量。
而且，在多漏极的器件中，外延层2的电阻率固定了两个相邻柱状区5之间的距离，以及因此形成的整个MOS功率器件3的间距。
特别地，通过降低外延层2的电阻率以及由此增加该层的浓度，有必要形成减少了(横向的)尺寸的器件3，以便于保证操作中电场的良好电阻。为了获得这些条件，因此有必要减小漏极层的厚度。然而，通过使用减小了厚度的漏极外延层2以获得MOS功率器件，其能够承受的预定电压等于可以由具有更大热预算和间距形成的器件获得的预定电压，有必要增加形成漏极外延层的外延层的数量和形成P型柱状区5的相对注入步骤。
这种方案明显增加了由此形成的MOS功率器件3的制造成本。
实际上，器件3必须能够承受的击穿电压BV定义了柱状区5的高度：对于500V的器件，它包含在20和30μm之间。
本发明要解决的技术问题是：提出一种在半导体衬底上制造多漏极的功率电子器件的工艺，具有这样的结构特征：允许获得具有低输出电阻的器件并包含克服仍旧影响按照现有技术形成的器件的局限的尺寸。
发明内容
根据本发明的解决方案思想是在半导体衬底上制造多漏极的功率电子器件，其包括由外延部分构成的P型柱状区。以这种方式，柱状区显示出减小的横向尺寸。
根据这种解决方案思想，通过如之前显示的和权利要求1的特征部分所限定的工艺解决该技术问题。
还通过之前所显示的和权利要求5的特征部分所限定的功率电子器件解决本发明。
通过对说明书给出的其实施例的下述描述并参考附图的非限定性例子，根据本发明的工艺和器件的特征的优点将是显而易见的。
附图说明
在这些图中：
图1是已知类型的多漏极的功率MOS晶体管的横截面图，
图2和3分别示出了图1的多漏极的MOS功率晶体管的N型漏极外延层和P型柱状区的浓度分布曲线，
图4示出了击穿电压BV对于多漏极的MOS功率器件的区域的输出电阻的变化趋势，曲线A，对于常规MOS功率器件的变化趋势，曲线B，对于硅中理想极限的变化趋势，曲线C，
图5示出了在已知类型的多漏极的功率MOS器件中，当电荷平衡条件变化时击穿电压BV的趋势，
图6-10示出了在制造工艺的一些步骤中，图1的多漏极的功率器件的横截面图，
图11-14示出了在根据本发明的工艺的第一个实施例的一些制造步骤中多漏极的功率器件的横截面图，
图15示出了图11的器件的半导体衬底的放大部分，
图16示出了图14的器件的半导体衬底的放大部分，
图17和18分别示出了对于图14的多漏极的MOS功率器件的P型柱状区和N型漏极外延层的浓度分布曲线，
图19-22示出了在根据本发明的工艺的第一个实施例的一些制造步骤中多漏极的功率器件的横截面图，
图23示出了图22的器件的半导体衬底放大部分，
图24示出了图22的器件的半导体衬底放大部分，
图25和26分别示出了对于图12的多漏极的MOS功率器件的P型柱状区和N型漏极外延层的浓度分布曲线
具体实施方式
参考这些附图，描述在半导体衬底上制造多漏极的功率电子器件的工艺。
下文描述的工艺步骤不形成制造集成电路的完整工艺流程。本发明可以和本领域目前使用的集成电路的制造工艺一起实施，在说明书中，仅仅包括通常使用的那些工艺步骤，它们对于理解本发明是必要的。
表示制造过程中的集成电子器件的部分的横截面的图没有按照比例画出，而是相反画出它们是为了示出本发明的重要特征。
参考图11-14，现在描述根据本发明制造的尤其是多漏极的MOS器件30的工艺的第一个实施例。
如图11所示，例如，在N+型半导体衬底100上，形成包括具有例如在3和20ohm*cm之间的电阻率ρ1和例如在2和20μm之间的厚度X1，并且通过外延生长在半导体衬底100上形成的N型第一半导体层21的漏极半导体层20。
有利地是，在第一半导体层21上形成第一光刻掩模之后，通过该第一光刻掩模在该第一半导体层21中形成沟槽，用来形成图中未示出的零级指示器。
一旦去掉第一掩模，在整个第一半导体层21上，进行第一N型掺杂剂的注入步骤，以形成第一N型注入区D1。
然后在第一半导体层21上，形成第二掩模，其中形成了多个开口。通过这些开口，进行第一P型掺杂剂的选择性注入步骤，用来借助于连续的扩散步骤形成第一P型注入子区51。
根据本发明有利地是，这些第一注入步骤具有相同的投影射程(projected range)，也就是，以相同的深度T从第一半导体层21的表面，将P型掺杂剂离子和N型掺杂剂离子注入到第一半导体层21中。
根据本发明有利地是，以第一注入剂量Φ1P进行第一P型掺杂剂的选择性注入步骤，该第一注入剂量被选择为平衡通过以第一剂量Φ1N进行的第一N型掺杂剂的注入步骤引入的掺杂剂的浓度。例如第一P型注入剂量Φ1P包含在1.5×1012和1.5×1014at/cm2之间，例如第一N型注入剂量Φ1N包含在5.0×1011和1.0×1014at/cm2之间，同时所使用的注入能量例如包含在200和800keV之间。
如参考现有技术已经强调的，当在漏极半导体层20内实现电荷平衡情况时，获得最高的击穿电压BV。
根据本发明有利地是，可以注入P型掺杂剂和N型掺杂剂来获得在漏极半导体层20中获得的电荷平衡。因此，通过根据本发明的工艺，相对于根据现有技术形成的器件，可以实现最终器件30的更好生产效率。
一旦去掉第二掩模，如图12所示，在第一半导体层21上，形成包括具有例如在3和20ohm*cm之间的电阻率ρ2和例如在1和10μm之间的厚度X2并且通过外延生长形成的第二N型半导体层。
在整个第二半导体层22上，进行第二N型掺杂剂的注入步骤，以形成第二N型注入区D2。
然后在第二半导体层22上，形成第三掩模，其中形成了多个开口。有利地是，这些第三掩模借助于零级指示器和第二掩模对准。通过这些开口，进行第二P型掺杂剂的选择性注入步骤，用来借助于连续的扩散步骤形成和第一P型注入子区51对准的第二P型注入子区52。
有利地是，这些第二注入步骤也具有相同的投影射程。
根据本发明有利地是，以第二注入剂量Φ2P进行第二P型掺杂剂的选择性注入步骤，该第二注入剂量被选择为平衡通过以第二剂量Φ2N进行的第二N型掺杂剂的注入步骤引入的掺杂剂的浓度。例如第一P型注入剂量Φ2P包含在1.5×1012和1.5×1014at/cm2之间，例如第一N型注入剂量Φ2N包含在5.0×1011和1.0×1014at/cm2之间，同时所使用的注入能量例如包含在200和800keV之间。
有利地是，第一半导体层21的电阻率等于第二半导体层22的电阻率，因此第二注入步骤使用和第一注入步骤相同的注入参数。
如图13所示，最后，形成具有例如在0.15和7ohm*cm之间的电阻率ρ3和在1和8μm之间的厚度X3并且通过外延生长形成的第三N型半导体层23。
然后在第三外延层23上形成第四掩模，其中形成了多个开口。有利地是，这些第四掩模借助于零级指示器和第三掩模对准。通过这些开口，进行第三P+型掺杂剂的选择性注入步骤，用来形成和第一子区51和第二子区52对准的器件30的主体区40。
然后以公知的方法在第三外延层23上形成第五掩模，其中形成了另外的多个开口。
然后通过这些开口，进行第六N+型掺杂剂的选择性注入步骤，用来在主体区40内部形成源极区60。
然后进行扩散工艺，用于完成器件30的子区51、52和主体和源极区，使得子区51、52共同形成和主体区40对准并电接触的单一电连续柱状区50，如图14所示。
应当注意的是，在根据本发明的工艺中，在漏极半导体层20中，扩散工艺实现了子区51和52的P掺杂剂的“各向异性”扩散，这是因为在沿着平行于漏极半导体层20的表面的方向上，由P型子区51和N型区D1形成的结p/n和由子区52和区域D2形成的结p/n一样由于在区域D1和区域D2中进行N掺杂剂的注入而在横向扩散中受到限制，同时在垂直于漏极半导体层20的表面的方向上对于扩散没有限制。
因此，在这种扩散步骤之后，每个P型子区51、52都基本上呈现椭圆形的形状，其中第一半直径r远远小于第二半直径w，如图15和16所示，分别在扩散工艺之前和之后。尤其是，如图16所示，因为这种P型柱状区50的最小宽度小于半导体层21的厚度：2w＜X1，所以获得了基本上椭圆形形状的P型柱状区50。
用根据本发明的工艺，沿着漏极半导体层20的P型柱状区和N型区的浓度分布曲线显示出连续的后退式(back type)变化，如图17和18分别所示的，允许在漏极半导体层20的N型区中获得电荷平衡和高浓度的载流子。
因此，漏极半导体层20形成由形成MOS功率器件的多个基础单元共用的漏极层。每个基础单元包括主体区40，在其下面有柱状区50，根据本发明，该柱状区50是通过子区51和52的各向异性扩散获得的椭圆形部分形成的。然后以在漏极半导体层20的表面上形成薄栅极氧化层70和多晶硅层80的常规制造步骤完成该工艺。然后在多晶硅层80中和薄栅极氧化层70中提供开口，直到它们露出漏极半导体层20和每个源极区60对准的表面部分。形成绝缘层90，直到它完全覆盖多晶硅层80，并且它部分覆盖源极区60，以便于允许形成在器件30上的源极金属层101接触源极区60和主体区40。图中未示出的漏极金属层最终形成在半导体衬底100的下表面上。
参考图19-22，描述根据本发明的工艺的第二个实施例。
关于参考图11-14描述的垂直功率MOSFET晶体管30在结构上和功能上是相同的元件将给出相同的附图标记。
例如，在N+型半导体衬底100上，形成包括具有例如在3和20ohm*cm之间的电阻率ρ1和例如在2和20μm之间的厚度X1并且通过外延生长形成的第一N型层21的漏极半导体层20。
有利地是，在第一半导体层21上形成第一光刻掩模之后，通过该第一光刻掩模在该第一半导体层21中形成沟槽，用来形成图中未示出的零级指示器。
一旦去掉第一掩模，在第一半导体层21上形成第二掩模，其中形成多个开口。通过这些开口，进行第一P型掺杂剂的选择性注入步骤，用来借助于连读的扩散步骤形成第一P型注入子区51。
一旦去掉第二掩模，在第一半导体层21上形成第三掩模，其中形成了和第一半导体层21中没有形成第一P型注入子区51的多个部分对准的多个开口。通过这些开口，进行第一N型掺杂剂的选择性注入步骤，用来借助于连续的扩散步骤形成第一N型注入子区D1a。
有利地是，对于P和N注入剂的掩模具有彼此互补的开口，但是绝不禁止它们不准确地互补，即对于每个层来说，P和N子区域彼此不相邻。
根据本发明有利地是，以第一注入剂量Φ1P进行第一P型掺杂剂的选择性注入步骤，该第一注入剂量被选择为平衡通过以第一剂量Φ1N进行的第一N型掺杂剂的选择性注入步骤引入的掺杂剂的浓度。第一P型注入剂量Φ1P例如包含在5.0×1012和2.0×1014at/cm2之间，第一N型注入剂量Φ1N例如包含在5.0×1011和5.0×1013at/cm2之间。
有利地是，借助于包括形成具有包含在100和800keV之间的注入能量的“盒状”曲线的不同能量的一系列注入剂，可以形成P掺杂剂的选择性注入步骤和N掺杂剂的选择性注入步骤。
换句话说，通过一系列彼此对准并分别在与半导体层21的表面不同距离处形成的注入区在半导体层21中形成各个子区，到每个注入区的半导体层21的表面的距离取决于注入能量。
连续扩散工艺允许彼此对准的这些注入区沿着基本上为椭圆形形状的外延层21形成单一的电连续子区。
如已经参考现有技术强调的，当在漏极半导体层20的内部实现平衡情况时，获得最高的击穿电压BV。
在该实施例中，有利地是，P型注入剂和N型注入剂没必要必须显示出相同的投影射程。
一旦去掉第三掩模，如图20所示，在第一半导体层21上形成具有例如在3和20ohm*cm之间的电阻率ρ2和例如在1和10μm之间的厚度X2并且通过外延生长形成的第二N型半导体层22。
在第二半导体层22上，形成第四掩模，其中形成和第一P型注入子区51对准的多个开口。通过这些开口，进行第二P型掺杂剂的选择性注入步骤，用来借助于连续扩散工艺形成第二P型注入子区52，如图20所示。
一旦去掉第四掩模，在第二半导体层22上形成第五掩模，其中形成了和第二半导体层22中的第一N型注入子区D1a对准的多个开口。通过这些开口，进行第二N型掺杂剂的选择性注入步骤，用来借助于连续的扩散步骤形成第二N型注入子区D2a。
根据本发明有利地是，以第二注入剂量Φ2P进行第二P型掺杂剂的选择性注入步骤，该第二注入剂量被选择为平衡通过以第二剂量Φ2N进行的第二N型掺杂剂的选择性注入步骤引入的掺杂剂的浓度。第一P型注入剂量Φ1P例如包含在5.0×1012和2.0×1014at/cm2之间，第一N型注入剂量Φ1N例如包含在5.0×1011和5.0×1013at/cm2之间。
有利地是，分别借助于包括形成具有包含在100和800keV之间的注入能量的“盒状”曲线的不同能量的一系列注入步骤可以形成第二P掺杂剂的选择性注入步骤和第二N掺杂剂的选择性注入步骤。
如图21所示，最后形成具有例如在0.15和7ohm*cm之间的电阻率ρ3和在1和8μm之间的厚度X3并且通过外延生长形成的第三N型半导体层23。
然后在第三外延层23上形成第六掩模，其中形成了和第一P型掺杂子区51对准的多个开口。然后通过这些开口进行第三N+掺杂剂的选择性注入步骤，用来形成器件30的主体区40。
然后以常规的方法在第三外延层23上形成第七掩模，其中形成了另外的多个开口。
然后通过这些开口，进行第六P+型掺杂剂的选择性注入步骤，用来在主体区40的内部形成源极区60。
然后进行扩散工艺，用于完成器件30的子区51、52、D1a和D2a以及主体和源极区，使得子区51、52形成和主体区40对准并电接触的单一电连续柱状区50，并且子区D1a、D2a沿着漏极半导体区20形成单一的电连续N形柱状区D，如图22所示。
在根据本发明的工艺的该实施例中，在漏极半导体层20中，扩散工艺实现了形成子区51和D1a的注入的P掺杂剂和N掺杂剂的“各向异性”扩散，因为沿着平行于器件30的表面的方向，由P型子区51和N型子区D1形成的结p/n在横向扩散中由于高P和N浓度同时存在而受到限制，换句话说，它们彼此限制，同时在垂直于漏极半导体层20的表面的方向上没有限制。
因此，在这种扩散工艺之后，每个P型子区51、52和每个N子区D1a、D2a都基本上呈现椭圆形的形状，其中第一半直径r1和r2远远大于第二半直径w1和w2，如图23和24所示，分别在扩散工艺之前和之后。尤其是，如图24所示，因为这种P型柱状区50的最大宽度小于半导体层21的厚度：2w1＜X1，所以获得了基本上椭圆形形状的P型柱状区50。有利的是，N型柱状区D的最大宽度小于半导体层21的厚度：2w2＜X1。
由于根据本发明的工艺，沿着漏极半导体层20的P型柱状区和N型区的浓度分布曲线显示出连续的后退式(back type)变化，如图25和26分别所示的，允许在漏极半导体层20的N型区中获得电荷平衡和高浓度的载流子。
因此，漏极半导体层20形成由形成MOS功率器件30的多个基础单元共用的漏极层。每个基础单元包括主体区40，在其下面有柱状区50，根据本发明，柱状区是通过P型的子区51、52的各向异性扩散获得的椭圆形部分形成的。而且，还通过N型的子区D1a、D2a的“各向异性”扩散获得的椭圆形部分形成的N形柱状区D变化到P型的柱状区50。
然后以参考根据本发明工艺的先前实施例已经描述的常规制造步骤完成该工艺。
有利地是，在根据本发明的第一个实施例和工艺中，第二半导体层22具有低于第一半导体层21的厚度X1的厚度X2。以这种方式，柱状区50和半导体衬底100隔开，使得减小了和半导体层20和半导体衬底100之间的界面相邻的电场。在该界面区中高的电场值实际上产生了器件在击穿电压BV时的不稳定性。
在说明书中，已经对包含三个外延层21、22、23的漏极半导体层20作出了特定的标记。然而，所使用的外延层的数量可以是不同的。外延层的这种数量实际上取决于最终的器件30必须承受的击穿电压BV。
而且，在优选实施例中，外延层21、22、23的电阻率是相同的，但是有利地是，形成漏极半导体层20的每个单一外延层的电阻率和相邻层的电阻率是不同的，以便于形成更坚固的器件。
总之，以根据本发明的工艺制造的功率器件30表现出下述的优点：
改善了漏极半导体层20内部的电荷平衡控制，
借助于具有基本上“椭圆形的”形状的部分实现了柱状区50和D，
增加了形成漏极半导体层20的单一外延层的厚度X1、X2和X3，
减少了形成漏极半导体层20的步骤的数量，
可以使用具有高热预算的热工艺；以及
缩放由此形成的功率器件的尺寸。
而且，在根据本发明的工艺的第二个实施例中，有利地是，N和P注入步骤的投影射程没必要必须一致。
而且，尽管在根据本发明的工艺的最后一个实施例中，对于单一外延层形成了两个掩模步骤，但是后者的厚度可能相对于第一个实施例使用的掩膜的厚度更大一些，因此可以获得具有更少数量外延层的用于获得理想击穿电压必需的漏极半导体层20的总厚度，由此获得较低的制造成本和较低的故障率。

Claims (20)

1.一种制造集成在第一导电类型的半导体衬底(100)上的多漏极的功率电子器件(30)的工艺，在该半导体衬底上形成漏极半导体层(20)，其特征在于它包括下述步骤：
在所述半导体衬底(100)上至少形成第一导电类型的第一电阻率值(ρ1)的第一半导体层(21)，形成所述漏极外延层(20)，
借助于第一选择性注入步骤用第一注入剂量(Φ1P)形成第二导电类型的第一子区(51)，
借助于第二注入步骤用第二注入剂量(Φ1N)形成第一导电类型的第二子区(D1，D1a)，所述第一和第二注入步骤两者具有相同的投影射程，
形成表面半导体层(23)，其中第二导电类型的主体区(40)被形成为和所述第一子区(51)对准，
执行热扩散工艺，使得所述第一子区(51)形成和所述主体区(40)对准并电接触的单一电连续柱状区(50)，所述柱状区(50)被形成为其最大宽度(2w；2w1)小于第一半导体层(21)的厚度(X1)。
2.根据权利要求1的工艺，其特征在于它还包括下述步骤：
在所述第一半导体层(21)上至少形成第一导电类型的第二电阻率值(ρ2)的第二半导体层(22)，
借助于第三选择性注入步骤用第三注入剂量(Φ2P)形成和所述第一子区(51)对准的第二导电类型的第三子区(52)，
借助于第四注入步骤用第四注入剂量(Φ2N)形成第一导电类型的第四子区(D2，D2a)，
其中在所述热扩散工艺中，所述第一和第三子区(51，52)形成和所述主体区(40)对准和电接触的单一电连续柱状区(50)。
3.根据权利要求1的工艺，其特征在于第一导电类型的所述第二子区(D1)形成平行于所述第一半导体层(21)的表面的各个连续注入层，在其中所述第二子区被形成。
4.根据权利要求3的工艺，其特征在于第二导电类型的所述连续注入层(D1；D2)和所述第一和第三区(51，52)在离所述第一和第二半导体层(21，22)的表面相同的距离(T)处形成，在其中所述连续注入层和所述第一和第三区被形成。
5.根据权利要求1的工艺，其特征在于在所述第一半导体层(21)的一部分中形成第一导电类型的所述第二子区(D1a)，在其中所述第二子区被形成，所述部分相应地与第二导电类型的所述第一子区(51)分离。
6.根据权利要求5的工艺，其特征在于第一导电类型的所述第二和第四子区(D1a，D2a)和第二导电类型的所述第一和第三子区(51，52)彼此互补。
7.根据权利要求5的工艺，其特征在于在所述热扩散工艺中，所述第二和第四子区(D1a，D2a)形成电连续柱状区(D)。
8.根据权利要求1的工艺，其特征在于第二导电类型的所述第一注入剂量(Φ1P)平衡以第一导电类型的所述第二注入剂量(Φ1N)引入的电荷。
9.根据权利要求2的工艺，其特征在于借助于外延生长形成所述至少第一半导体层(21)和所述至少第二半导体层(22)，所述至少第一半导体层(21)和所述至少第二半导体层(22)具有相同的电阻率值。
10.根据权利要求3的工艺，其特征在于以包含在5.0×1011和1.0×1014at/cm2之间的相应注入剂量(Φ1N，Φ2N)形成第一导电类型的所述子区(D1，D2)，以包含在1.5×1012和1.5×1014at/cm2之间的相应注入剂量(Φ1P，Φ2P)和在200和800keV之间的注入能量形成第二导电类型的所述子区(51，52)。
11.根据权利要求5的工艺，其特征在于以包含在5.0×1011和5.0×1013at/cm2之间的至少一种相应注入剂量(Φ1N，Φ2N)形成第一导电类型的所述子区(D1a，D2a)，以包含在5×1012和2×1014at/cm2之间的至少一种相应注入剂量(Φ1P，Φ2P)形成第二导电类型的所述子区(51，52)。
12.根据权利要求11的工艺，其特征在于通过以不同注入能量执行它们中的每一个的一系列注入步骤，形成所述子区(D1a，D2a；51，52)中的每一个。
13.根据权利要求2的工艺，其特征在于所述至少第二半导体层(22)具有比所述第一半导体层(21)薄的厚度。
14.根据权利要求1的工艺，其特征在于所述柱状区(50)之间的最小距离小于第一半导体层(21)的厚度(X1)。
15.根据权利要求2的工艺，其特征在于所述第一导电类型的第四子区(D2)形成一个平行于所述半导体层(22)的表面的相应连续注入层，在其中第四子区被形成。
16.根据权利要求2的工艺，其特征在于所述第一导电类型的第四子区(D2a)形成在所述第二半导体层(22)的一部分中，在其中第四子区被形成，所述部分相应地与所述第二导电类型的第三子区(52)分离。
17.一种多漏极的功率电子器件(30)，在其上第一导电类型的半导体衬底(100)包括多个基础单元和包括形成在所述半导体衬底(100)上的至少第一半导体层(21)的第一导电类型的漏极半导体层(20)，所述器件包括：
形成在所述漏极半导体层(20)上的第二导电类型的多个主体区(40)，
和所述多个主体区(40)对准并电接触并且形成在所述漏极半导体层(20)中的第二导电类型的第一多个柱状区(50)，
所述器件(30)的特征在于第二导电类型的所述柱状区(50)的每一个都包括在所述第一半导体层(21)中的椭圆形状的至少一部分，其最大宽度(2w；2w1)小于所述第一半导体层(21)的厚度(X1)。
18.根据权利要求17的器件，其特征在于它包括形成在所述漏极半导体层(20)的部分中的第一导电类型的第二多个柱状区(D)，其中没有第二导电类型的所述第一多个柱状区(50)，第一导电类型的所述柱状区(D)的每一个都包括至少一部分椭圆形状。
19.根据权利要求18的器件，其特征在于所述漏极半导体层(20)是由至少一个外延层形成的。
20.根据权利要求18的器件，其特征在于在所述第一多个柱状区(50)之间的最小距离小于第一半导体层(21)的厚度(X1)。
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