CN1214540A - 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 - Google Patents
具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 Download PDFInfo
- Publication number
- CN1214540A CN1214540A CN 97120453 CN97120453A CN1214540A CN 1214540 A CN1214540 A CN 1214540A CN 97120453 CN97120453 CN 97120453 CN 97120453 A CN97120453 A CN 97120453A CN 1214540 A CN1214540 A CN 1214540A
- Authority
- CN
- China
- Prior art keywords
- silicon layer
- layer
- amorphous silicon
- ion
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
利用BF2穿越硅化钨形成P+多晶硅栅极的金属氧化物半导体晶体管的制作方法,利用磷离子存在于栅极中用以牵制固定硼离子而降低硼离子的穿透栅极氧化层,此过程为利用BF2穿越硅化钨形成P+硅层,注入能量为20至180KeV,剂量必须高于6E15atoms/cm2,接着以700至900℃的温度对其施以热处理使非晶型硅转变成多晶硅因而形成具有P+多晶硅的栅极。
Description
本发明涉及一种晶体管的制造方法,特别涉及一种利用BF2穿越硅化钨形成具有P+多晶硅栅极的金属氧化物晶体管的制作方法。
半导体技术已能增进集成电路于晶片上的密度,金属氧化物半导体(MOS)晶体管是一种具有电流于漏极与源极间的通道流动的元件并由栅极电压控制该元件的开与关,以P通道元件而言多数载流子为空穴,因此栅极为负向偏压,当栅极达到一临界电压则元件开始导通。
多晶硅一般做为栅极的物质,通常以化学气相淀积法形成时会以硼扩散注入多晶硅以降低其电阻,另外使用多晶硅与金属硅化物的栅极结构有利于元件的缩小,因此在工业界非常重要。
P通道元件利用硼离子注入以调整临界电压,在PMOS工艺中若栅极氧化层太薄则P+多晶硅栅极的临界电压不易控制,若栅极氧化层小于125埃且于后续工艺中以900℃,30分钟的离子注入后的热处理,则硼离子会穿透(penetrate)栅极氧化层。
本发明的主要目的是提供利用BF2穿越硅化钨形成具有P+多晶硅栅极的晶体管的制作方法。
本发明的又一目的是利用磷离子存在于栅极中用以抑制硼离子穿透栅极氧化层。
为实现上述目的,提供了一种具有P+多晶硅栅极的金属氧化物晶体管的制作方法,其中非晶硅层以低压化学气相淀积形成于衬底上,厚度约1500-2000埃之间,上述的非晶硅层于形成时以SiH4与PH3反应产生磷扩散而注入非晶型硅层中以形成轻微掺杂的N型非晶型硅层,工艺温度为550℃,离子掺杂浓度约为1E17至1F18 atoms/cm3。硅化钨形成于非晶硅层之上用以降低非晶硅层的电阻,接着以离子注入形成P+硅层,此过程为利用BF2穿越硅化钨形成P+硅层,注入能量为20至180KeV,剂量必须高于6E15atoms/cm2。接着以700至900℃的温度对其施以热处理使非晶型硅转变成多晶硅。以光刻、曝光及蚀刻技术蚀刻多晶硅层与硅化钨形成栅极结构,以离子掺杂形成掺杂区的漏极与源极。
图1为第一实施例的形成二氧化硅层与非晶硅的截面图。
图2为第一实施例的形成硅化钨的截面图。
图3为第一实施例的形成离子穿透硅化钨进入非晶型硅的截面图。
图4为第一实施例的形成栅极结构的截面图。
图5为第一实施例的形成漏极与源极的截面图。
图6为第一实施例的形成侧壁间隙的截面图。
图7为第二实施例结构的截面图。
图8为第三实施例的形成N井与P井的截面图。
图9为第三实施例的形成的二氧化硅层、非晶硅与硅化钨的截面图。
图10为第三实施例的形成离子穿透硅化钨进入非晶硅的截面图。
图11为第三实施例的形成栅极结构的截面图。
图12为第三实施例的形成N通道元件的掺杂区的截面图。
图13为第三实施例的形成P通道元件的掺杂区的截面图。
本发明的应用可适用于CMOS与PMOS。参阅图1,本发明的优选实施例为利用晶面为<100>的P型单晶硅半导体为衬底(substrate)1。将衬底1置于炉管的含氧环境中将衬底的表面形成一厚度约为数百埃的二氧化硅层,接着在上述的二氧化硅层之上以化学气相淀积形成氮化硅层,然后以光刻技术将光刻胶形成于氮化硅层之上,接着以蚀刻技术蚀刻氮化硅层与二氧化硅层,此蚀刻后的结构将作为制作场氧化层的掩模,去除光刻胶后将衬底置于高温炉之中以湿式氧化法进行场氧化层3的生长,厚度约4000-6000埃,完成场氧化层3的制作后以湿蚀刻去除氮化硅层。接着第一二氧化硅层5形成于衬底之上,形成温度为850至1000℃,厚度约为100埃,上述的第一二氧化硅层5将做为栅极氧化层5。
接着一非晶硅层7以低压化学气相淀积形成于第一二氧化硅层5之上,厚度约1500-2000埃之间,上述的非晶型硅层7于形成时以SiH4与PH3反应产生磷扩散而注入非晶硅层7中以形成轻微掺杂的N型非晶硅层7,工艺温度为550℃,离子掺杂浓度约为1F17至1E18 atoms/cm3。
如图2所示,一金属硅化物9形成于非晶型硅层7之上用以降低非晶硅层7的电阻,以一优选实施例而言,一硅化钨9以WF6与SiH4反应而形成于非晶型硅层7之上,厚度约500-1500埃之间,另外亦可用其他方法形成金属硅化物,例如于非晶硅层7之上形成钛金属,厚度约500-1500埃之间,然后以快速热处理工艺使硅与钛反应形成金属硅化物。
参阅图3,以离子注入形成P+硅层7a,此过程为利用BF2穿越硅化钨形成P+硅层7a,注入能量为20至180KeV,剂量必须高于6E15 atoms/cm2。接着以700至900℃的温度对其施以热处理使非晶硅转变成多晶硅。
参阅图4,以光刻、曝光及蚀刻技术蚀刻第一二氧化硅层5、P+多晶硅层7a与硅化钨9以形成栅极结构。如图5所示,以BF2为离子源,剂量约为4E15 atoms/cm2形成掺杂区的漏极13与源极11。参阅图6,以化学气相淀积法淀积第二二氧化硅层于上述结构上,厚度约1000-2000埃之间,以非等向性蚀刻该第二二氧化硅层以形成侧壁间隙15。
如图7所示,为防止残余的钨穿透栅极氧化层,栅极可由三层的复合硅层所组成。第一层硅7b为轻微掺杂的硅形成于衬底1上,第二层7c为未掺杂的硅淀积于第一层硅7b之上,第三层硅7d形成于第二层7c之上,该第三层硅7d为轻微掺杂的硅,因此形成掺杂硅/未掺杂硅/掺杂硅的复合结构。接着硅化钨形成于复合硅层之上,利用BF2穿越硅化钨与热处理形成具有P+多晶硅栅极的金属氧化物半导体晶体管。
本发明的另一实施例用以制作CMOS。如图8所示,晶面为<100>的P型单晶硅半导体为衬底(substrate)20,首先以热氧化方法形成垫氧化层22,接着于衬底中以磷注入形成N井24和以硼注入形成P井26,之后通道隔断28以离子注入形成于P井26之中,下一步骤利用热氧化方法制作厚度为4000至6000埃的场氧化层30。
参阅图9,以湿蚀刻去除垫氧化层22,接下一步骤为形成第一二氧化硅层32于衬底20上,对优选实施例而言,此第一二氧化硅层32的厚度为100埃,温度为850至1000℃。
接着一非晶硅层34以低压化学气相淀积形成于第一二氧化硅层32之上,厚度约1500-2000埃之间,上述的非晶型硅层34在形成时以SiH4与PH3反应而产生磷扩散,在注入非晶型硅层34中形成轻微掺杂的N型非晶硅层34,工艺温度为550℃,离子掺杂浓度约为1E17至1E18 atoms/cm3。接着一金属硅化物36形成于非晶硅层34之上用以降低非晶硅层34的电阻,对一优选实施例而言,一硅化钨36以WF6与SiH4反应而形成于非晶型硅层34之上,厚度约500-1500埃之间。
如图10所示,一光刻胶38形成于P井区域26之上,利用BF2穿越硅化钨36形成P+硅层,注入能量为20至180KeV,剂量必须高于6E15atoms/cm2。接着以700至900℃的温度对其施以热处理以使非晶硅转变成多晶硅。接着去除光刻胶38。
如图11所示,以光刻与蚀刻技术蚀刻第一二氧化硅层32、多晶硅层34与硅化钨36以形成栅极结构。
参阅图12,第二光刻胶40形成于N井区域24之上,以离子注入于P井26有源区以形成轻微掺杂漏极(LDD)42,接着以化学气相淀积法以温度650至750℃淀积二氧化硅层于P井26上,随后以非等向性蚀刻蚀刻上述的二氧化硅层形成侧壁间隙(side wall spacer)44,之后以N型离子例如砷注入以形成N通道元件的漏极46与源极48,去除第二光刻胶48。
参阅图13,第三光刻胶50形成于P井区域26之上,以P型离子例如BF2注入于N井24有源区以形成P通道元件的漏极52与源极,之后去除第三光刻胶50。
栅极中的磷离子将有助于固定硼离子于栅极中,因此可减小硼离子的穿越栅极进入栅极氧化层中而影响元件的性能的可能性。
本发明对一优选实施例说明如上,而熟悉此领域的技术人员,在不脱离本发明的精神范围内,可作些修改变动,其专利保护范围应当视后附的权利要求范围及其等同领域而定。
Claims (29)
1.一种具有P+多晶硅栅极的金属氧化物半导体晶体管的制作方法,该方法包含下列步骤:
形成二氧化硅层于半层体衬底上;
形成N型非晶硅层于该二氧化硅层之上,该非晶硅层以SiH4与PH3反应而产生在非晶型硅层中的磷扩散;
形成金属硅化物于该非晶硅之上;
离子注入形成P+硅层,该P+硅层的形成为利用BF2穿越金属硅化物进入该非晶硅所形成的具有P+的硅层;
对该非晶硅层热处理使其转变为多晶硅层;
蚀刻该金属硅化物、该多晶硅层及该二氧化硅层以形成栅极结构;以及
以离子注入形成漏极与源极。
2.如权利要求1所述的方法,其中所述的非晶硅层的厚度为1500至2000埃。
3.如权利要求1所述的方法,其中所述的非晶硅层的形成温度为550℃。
4.如权利要求1所述的方法,其中所述的非晶硅层的离子浓度为1E17至1E18 atoms/cm3。
5.如权利要求1所述的方法,其中所述的金属硅化物为硅化钨。
6.如权利要求5所述的方法,其中所述的硅化钨为利用WF6与SiH4反应而形成。
7.如权利要求6所述的方法,其中所述的硅化钨厚度为500至1500埃。
8.如权利要求1所述的方法,其中形成所述的P+硅层的离子注入能量为20至180KeV。
9.如权利要求8所述的方法,其中形成所述的P+硅层的离子注入剂量超过6E15 atoms/cm2。
10.如权利要求8所述的方法,其中所述的热处理温度为700至900℃之间。
11.一种具有P+多晶硅栅极的P型金属氧化物半导体晶体管(PMOS)的制作方法,该方法包含下列步骤:
形成二氧化硅层于半导体衬底上;
形成N型非晶硅层于该二氧化硅层之上,该非晶硅层以SiH4与PH3反应而在非晶硅层中产生磷扩散,该非晶硅层的形成温度为550℃,离子浓度为1E17至1E18 atoms/cm3;
形成硅化钨于该非晶硅之上;
离子注入形成P+硅层,该P+硅层是利用BF2穿越硅化钨进入该非晶硅而形成,该P+硅层的离子注入能量为20至180KeV,离子注入剂量超过6E15atoms/cm2;
对该非晶硅层进行热处理使其转变为多晶硅层,该热处理温度为700至900℃之间;
蚀刻该金属硅化物、该多晶硅层及该二氧化硅层以形成栅极结构;以及
以离子注入形成漏极与源极。
12.如权利要求11所述的方法,其中所述的非晶硅层的厚度为1500至2000埃。
13.如权利要求11所述的方法,其中所述的硅化钨厚度为500至1500埃。
14.一种具有P+多晶硅栅极的P型金属氧化物半导体晶体管(PMOS)的制作方法,该方法包含下列步骤:
形成二氧化硅层于半导体衬底上;
形成第一掺杂硅层于该二氧化硅层之上;
形成无掺杂硅层于该第一掺杂硅层之上;
形成第二掺杂硅层于该无掺杂硅层之上;
形成硅化钨于该第二掺杂硅层之上;
以离子注入形成P+硅层,该P+硅层是利用BF2穿越硅化钨进入该非晶硅而形成;
对该非晶硅层热处理使其转变为多晶硅层;
蚀刻该硅化钨、该多晶硅层及该二氧化硅层以形成栅极结构;以及
以离子注入形成漏极与源极。
15.如权利要求14所述的方法,其中所述的第一掺杂硅层、无掺杂硅层与第二掺杂硅层为非晶硅。
16.如权利要求14所述的方法,其中所述的第一掺杂硅层与第二掺杂硅层的非晶硅是以SiH4与PH3反应而在非晶型硅层中产生磷扩散,该非晶硅层的形成温度为550℃,离子浓度为1E17至1E18 atoms/cm3。
17.如权利要求14所述的方法,其中所述的P+硅层的离子注入能量为20至180KeV。
18.如权利要求17所述的方法,其中所述的P+硅层的离子注入剂量超过6E15 atoms/cm2。
19.如权利要求14所述的方法,其中所述的热处理温度为700至900℃之间。
20.一种具有P+多晶硅栅极的C型金属氧化物半导体晶体管(CMOS)的制作方法,该方法包含下列步骤:
形成N井与P井于半导体衬底中;
形成场氧化层;
形成第一二氧化硅层于该衬底上;
形成非晶硅层于该场氧化层和该第一二氧化硅层之上,该非晶硅以SiH4与PH3反应而在非晶硅层中产生磷扩散以形成N型硅;
形成金属硅化物层于该非晶硅层之上;
形成第一光刻胶于P井之上;
以离子注入形成P+硅层,该P+硅层是利用BF2穿越金属硅化物进入该非晶型硅而形成;
去除第一光刻胶;
对该非晶硅层热处理使其转变为多晶硅层;
蚀刻该金属硅化物、该多晶硅层及该二氧化硅层以形成栅极结构;
形成第二光刻胶于N井之上;
以离子注入形成轻微掺杂的漏极;
去除第二光刻胶;
形成第二二氧化硅层于晶片上;
以非等向性蚀刻形成侧壁间隙;
形成第三光刻胶;
以离子注入形成N通道元件的漏极与源极;
去除第三光刻胶;
形成第四光刻胶于P井之上;
以离子注入形成P通道元件的漏极与源极;以及
去除第四光刻胶。
21.如权利要求20所述的方法,其中所述的非晶硅层的厚度为1500至2000埃。
22.如权利要求20所述的方法,其中所述的非晶硅层的形成温度为550℃。
23.如权利要求20所述的方法,其中所述的非晶硅层的离子浓度为1E17至1E18 atoms/cm3。
24.如权利要求20所述的方法,其中所述的金属硅化物为硅化钨。
25.如权利要求24所述的方法,其中所述的硅化钨厚度为500至1500埃。
26.如权利要求20所述的方法,其中形成所述的P+硅层的离子注入能量为20至180KeV。
27.如权利要求26所述的方法,其中形成所述的P+硅层的离子注入剂量超过6E15 atoms/cm2。
28.如权利要求20所述的方法,其中所述的热处理温度为700至900℃之间。
29.如权利要求20所述的方法,其中所述的N井的掺杂离子为磷,所述的P井的掺杂离子为硼。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN97120453A CN1125482C (zh) | 1997-10-15 | 1997-10-15 | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN97120453A CN1125482C (zh) | 1997-10-15 | 1997-10-15 | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1214540A true CN1214540A (zh) | 1999-04-21 |
CN1125482C CN1125482C (zh) | 2003-10-22 |
Family
ID=5175957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN97120453A Expired - Lifetime CN1125482C (zh) | 1997-10-15 | 1997-10-15 | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1125482C (zh) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1327498C (zh) * | 2002-01-31 | 2007-07-18 | 株式会社东芝 | 半导体装置和半导体装置的制造方法 |
CN100380576C (zh) * | 2002-05-20 | 2008-04-09 | 先进微装置公司 | 以减少远处散射的栅极氧化制造高性能金属氧化物半导体晶体管的方法 |
CN100431154C (zh) * | 2001-03-28 | 2008-11-05 | 精工电子有限公司 | 半导体集成电路器件及其制造方法 |
US7598549B2 (en) | 2004-12-16 | 2009-10-06 | Elpida Memory, Inc. | Semiconductor device having a silicon layer in a gate electrode |
US7851383B2 (en) | 2007-03-22 | 2010-12-14 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and system for forming a controllable gate oxide |
CN101587834B (zh) * | 2008-05-23 | 2011-05-04 | 中芯国际集成电路制造(北京)有限公司 | 栅极结构的制造方法 |
CN101258587B (zh) * | 2005-07-08 | 2011-08-17 | 意法半导体股份有限公司 | 具有多漏结构的半导体功率器件及其相应的制造工艺 |
US8023328B2 (en) | 2004-09-27 | 2011-09-20 | Macronix International Co., Ltd. | Memory device with charge trapping layer |
CN102064101B (zh) * | 2009-11-18 | 2013-03-13 | 上海华虹Nec电子有限公司 | 采用p型多晶硅电极来抑制栅电极注入的方法 |
CN103187254A (zh) * | 2011-12-28 | 2013-07-03 | 北大方正集团有限公司 | 一种双层多晶硅栅的制造方法 |
CN103325665A (zh) * | 2013-05-28 | 2013-09-25 | 上海宏力半导体制造有限公司 | 多晶硅层的形成方法 |
CN107104145A (zh) * | 2016-02-19 | 2017-08-29 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
CN109346402A (zh) * | 2018-10-08 | 2019-02-15 | 西安微电子技术研究所 | 一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法 |
-
1997
- 1997-10-15 CN CN97120453A patent/CN1125482C/zh not_active Expired - Lifetime
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100431154C (zh) * | 2001-03-28 | 2008-11-05 | 精工电子有限公司 | 半导体集成电路器件及其制造方法 |
CN1327498C (zh) * | 2002-01-31 | 2007-07-18 | 株式会社东芝 | 半导体装置和半导体装置的制造方法 |
CN100380576C (zh) * | 2002-05-20 | 2008-04-09 | 先进微装置公司 | 以减少远处散射的栅极氧化制造高性能金属氧化物半导体晶体管的方法 |
US8023328B2 (en) | 2004-09-27 | 2011-09-20 | Macronix International Co., Ltd. | Memory device with charge trapping layer |
US7598549B2 (en) | 2004-12-16 | 2009-10-06 | Elpida Memory, Inc. | Semiconductor device having a silicon layer in a gate electrode |
US7875518B2 (en) | 2004-12-16 | 2011-01-25 | Elpida Memory, Inc. | Semiconductor device having silicon layer in a gate electrode |
CN101258587B (zh) * | 2005-07-08 | 2011-08-17 | 意法半导体股份有限公司 | 具有多漏结构的半导体功率器件及其相应的制造工艺 |
US7851383B2 (en) | 2007-03-22 | 2010-12-14 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and system for forming a controllable gate oxide |
CN101587834B (zh) * | 2008-05-23 | 2011-05-04 | 中芯国际集成电路制造(北京)有限公司 | 栅极结构的制造方法 |
CN102064101B (zh) * | 2009-11-18 | 2013-03-13 | 上海华虹Nec电子有限公司 | 采用p型多晶硅电极来抑制栅电极注入的方法 |
CN103187254A (zh) * | 2011-12-28 | 2013-07-03 | 北大方正集团有限公司 | 一种双层多晶硅栅的制造方法 |
CN103187254B (zh) * | 2011-12-28 | 2015-12-02 | 北大方正集团有限公司 | 一种双多晶硅栅的制造方法 |
CN103325665A (zh) * | 2013-05-28 | 2013-09-25 | 上海宏力半导体制造有限公司 | 多晶硅层的形成方法 |
CN103325665B (zh) * | 2013-05-28 | 2017-10-10 | 上海华虹宏力半导体制造有限公司 | 多晶硅层的形成方法 |
CN107104145A (zh) * | 2016-02-19 | 2017-08-29 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
CN107104145B (zh) * | 2016-02-19 | 2020-08-07 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
CN109346402A (zh) * | 2018-10-08 | 2019-02-15 | 西安微电子技术研究所 | 一种消除Polycide MOS工艺制程中WSix剥落的工艺和版图设计方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1125482C (zh) | 2003-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2670563B2 (ja) | 半導体装置の製造方法 | |
US5780330A (en) | Selective diffusion process for forming both n-type and p-type gates with a single masking step | |
CN1125482C (zh) | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 | |
CN100365769C (zh) | 半导体器件及其制作方法 | |
US6376318B1 (en) | Method of manufacturing a semiconductor device | |
CN1720607A (zh) | 含有掺杂高-k侧壁隔片的场效应晶体管的漏极/源极延伸结构 | |
CN101593701B (zh) | 应变nmos器件以及应变cmos器件的制造方法 | |
US5646435A (en) | Method for fabricating CMOS field effect transistors having sub-quarter micrometer channel lengths with improved short channel effect characteristics | |
CN1366711A (zh) | 具有硅-锗(Sii-x-Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 | |
CN1197148C (zh) | 异质结bicoms集成电路的制造方法 | |
CN1327498C (zh) | 半导体装置和半导体装置的制造方法 | |
TWI270933B (en) | Use of liner oxide implant to prevent dopant segregation from extensions | |
CN101399191B (zh) | 栅层的制造方法及半导体器件的制造方法 | |
CN1747135A (zh) | 改善栅极多晶硅层电阻值的方法 | |
CN1812055A (zh) | 减少字元线片电阻的方法 | |
CN1466177A (zh) | 金氧半导体晶体管的制造方法 | |
US20030062598A1 (en) | Method for manufacturing and structure of semiconductor device with sinker contact region | |
US7164186B2 (en) | Structure of semiconductor device with sinker contact region | |
US6362061B1 (en) | Method to differentiate source/drain doping by using oxide slivers | |
CN102054698B (zh) | 提高半导体器件阈值电压的方法 | |
KR0179100B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
US6319762B1 (en) | Method for fabricating poly-spacers | |
CN1495885A (zh) | 半导体器件的制造方法 | |
CN117525136A (zh) | 一种具有N埋层的SiC UMOS及制备方法 | |
KR100286341B1 (ko) | 모스트랜지스터제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term |
Granted publication date: 20031022 |
|
CX01 | Expiry of patent term |