CN107104145A - 场效应晶体管的制备方法和场效应晶体管 - Google Patents
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Abstract
本发明提供了一种场效应晶体管的制备方法和场效应晶体管，其中，制备方法包括：在衬底上依次形成氧化层和图形化的氮化硅层；对衬底进行热氧化处理；依次对图形化的氮化硅层和场氧化层进行刻蚀至暴露出衬底的指定区域为止；在指定区域上形成栅氧化层；形成图形化的掩膜复合层；在形成掩膜复合层的衬底上形成第一离子掺杂区；在形成第一离子掺杂区的衬底上形成氮化硅介质层，并依次进行氧化硅层的淀积处理和刻蚀处理；在形成侧墙结构的衬底上，形成第二离子掺杂区；在形成第二离子掺杂区后，刻蚀氮化硅介质层和栅氧化层；在暴露出第二离子掺杂区的衬底上形成金属电极。通过本发明技术方案，避免了接触孔套刻，提升了器件可靠性。
Description
技术领域
本发明涉及半导体芯片技术领域，具体而言，涉及一种场效应晶体管的制备方法和一种场效应晶体管。
背景技术
在集成电路芯片的制造过程中，有源区往往需要用金属连接。有源区表面需要通过光刻、刻蚀来制造出接触孔，然后生长金属层，金属层会通过接触孔，将源区连接起来。
相关技术中，如图1所示，场效应晶体管通常包括：衬底102、场氧化层108、栅氧化层110、多晶硅层112、第一离子掺杂区114、侧墙116、第二离子掺杂区118、介质层120以及金属电极122。
在制作接触孔的过程中，由于需要做光刻，这就存在光刻图形套准偏差的问题，导致设计的接触孔不能太大，并且必须距离多晶硅栅极保持一定的距离，防止接触孔中的金属与多晶硅栅极短路。这就决定了器件的设计尺寸不能太小，从而严重影响芯片的集成度。
因此，如何设计一种新的场效应晶体管的制备方案以避免接触孔套刻成为亟待解决的技术问题。
发明内容
本发明正是基于上述技术问题至少之一，提出了一种新的场效应晶体管的制备方案，通过在硅栅上形成掩膜复合层，并在掩膜复合层的边缘形成侧墙，实现了栅极与金属电极之间的隔离，而不必再采用接触孔套刻工艺形成金属电极，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
有鉴于此，本发明提出了一种场效应晶体管的制备方法，包括：在衬底上依次形成氧化层和图形化的氮化硅层；以图形化的氮化硅层为掩蔽，对衬底进行热氧化处理，以形成场氧化层；依次对图形化的氮化硅层和场氧化层进行刻蚀至暴露出衬底的指定区域为止；在指定区域上形成栅氧化层；在形成栅氧化层的衬底上形成图形化的掩膜复合层；在形成掩膜复合层的衬底上形成第一离子掺杂区；在形成第一离子掺杂区的衬底上形成氮化硅介质层，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成掩膜复合层的侧墙结构；在形成侧墙结构的衬底上，形成第二离子掺杂区；在形成第二离子掺杂区后，刻蚀氮化硅介质层和栅氧化层，以暴露出第二离子掺杂区；在暴露出第二离子掺杂区的衬底上形成金属电极。
在该技术方案中，通过在硅栅上形成掩膜复合层，并在掩膜复合层的边缘形成侧墙，实现了栅极与金属电极之间的隔离，而不必再采用接触孔套刻工艺形成金属电极，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
在上述技术方案中，优选地，在衬底上依次形成氧化层和图形化的氮化硅层，具体包括以下步骤：以温度范围为900℃至1200℃的热氧化工艺在衬底上形成氧化层；以温度范围为600℃至900℃的化学气相淀积工艺在氧化层上形成氮化硅层；通过干法刻蚀工艺依次对氮化硅进行刻蚀，以形成图形化的氮化硅层。
在该技术方案中，通过以温度范围为900℃至1200℃的热氧化工艺在衬底上形成氧化层，且以温度范围为600℃至900℃的化学气相淀积工艺在氧化层上形成氮化硅层，再通过干法刻蚀工艺依次对氮化硅进行刻蚀，以形成图形化的氮化硅层，形成了场氧化层形成的掩膜层，基于氮化硅层作为掩膜，通过高温氧气与衬底接触形成场氧化层，由于氮化硅层下的硅难以被氧化，所以在氮化硅层下方形成的场氧化层极薄，也即形成的场氧化层呈现一种“鸟嘴”的形状。
在上述技术方案中，优选地，以图形化的氮化硅层为掩蔽，对衬底进行热氧化处理，以形成场氧化层，具体还包括以下步骤：以图形化的氮化硅层为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对衬底进行热氧化处理，以形成场氧化层。
在该技术方案中，通过以图形化的氮化硅层为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对衬底进行热氧化处理，以形成场氧化层，一方面，降低了衬底的热应力，另一方面，提升了栅氧化层的致密性，提升了器件可靠性。
在上述任一项技术方案中，优选地，在指定区域上形成栅氧化层，具体包括以下步骤：以温度范围为900℃至1200℃的热氧化工艺在指定区域上形成栅氧化层。
在该技术方案中，通过以温度范围为900℃至1200℃的热氧化工艺在指定区域上形成栅氧化层，一方面，进一步地降低了衬底的热应力，另一方面，进一步地提升了栅氧化层的致密性，提升了器件可靠性。
在上述任一项技术方案中，优选地，在形成栅氧化层的衬底上形成图形化的掩膜复合层，具体包括以下步骤：以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层；通过化学气相淀积工艺在多晶硅层上形成氧化硅介质层；依次对氧化硅介质层和多晶硅层进行干法刻蚀，以形成掩膜复合层。
在该技术方案中，通过以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层，且通过化学气相淀积工艺在多晶硅层上形成氧化硅介质层，再依次对氧化硅介质层和多晶硅层进行干法刻蚀，以形成掩膜复合层，实现了栅极与金属电极之间的隔离，而不必再采用接触孔套刻工艺形成金属电极，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
在上述任一项技术方案中，优选地，在形成掩膜复合层的衬底上形成第一离子掺杂区，具体包括以下步骤：N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在注入窗口中形成第一离子掺杂区。
在该技术方案中，通过设定N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在注入窗口中形成第一离子掺杂区，形成了场效应晶体管的功能层，工艺简单且生产成本低，利于大规模推广生产。
在上述任一项技术方案中，优选地，在形成第一离子掺杂区的衬底上形成氮化硅介质层，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成掩膜复合层的侧墙结构，具体包括以下步骤：以温度范围为600℃至900℃的化学气相淀积工艺在形成第一离子掺杂区的衬底上形成氮化硅介质层；在形成氮化硅介质层的衬底上形成氧化硅层，并进行反刻处理，以形成掩膜复合层的侧墙结构。
在该技术方案中，通过形成氮化硅介质层，并以氮化硅介质层为掩蔽形成掩膜复合层侧墙结构，将硅栅封闭地包覆于氮化硅介质层和侧墙结构内侧，因此，在后期制作金属电极的过程中，即使不制作接触孔，也不会导致金属电极和硅栅短接，从而解决了接触孔套刻的难题，简化了工艺步骤，利于进一步地提高电路集成化。
在上述任一项技术方案中，优选地，在形成侧墙结构的衬底上，形成第二离子掺杂区，具体包括以下步骤：N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在注入窗口中形成第二离子掺杂区。
在该技术方案中，通过设定N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在注入窗口中形成第二离子掺杂区，形成了场效应晶体管的功能层，工艺简单且生产成本低，利于大规模推广生产。
在上述任一项技术方案中，优选地，在形成第二离子掺杂区后，刻蚀氮化硅介质层和栅氧化层，以暴露出第二离子掺杂区，具体包括以下步骤：采用加热至100℃至200℃的磷酸溶液对氮化硅介质层进行湿法刻蚀处理；采用干法刻蚀对栅氧化层进行刻蚀处理。
在该技术方案中，通过采用加热至100℃至200℃的磷酸溶液对暴露出的氮化硅层进行湿法刻蚀处理，降低了氮化硅层造成的应力影响，进而提升了器件可靠性。
根据本发明的第二方面，还提出了一种场效应晶体管，采用如上述任一项技术方案所述的场效应晶体管的制备方法制备而成，因此，该场效应晶体管具有和上述技术方案中任一项所述的场效应晶体管的制备方法相同的技术效果，在此不再赘述。
通过以上技术方案，通过在硅栅上形成掩膜复合层，并在掩膜复合层的边缘形成侧墙，实现了栅极与金属电极之间的隔离，而不必再采用接触孔套刻工艺形成金属电极，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
附图说明
图1示出了相关技术中场效应晶体管的结构的示意图；
图2示出了根据本发明的实施例的场效应晶体管的制备方法的示意流程图；
图3至图16示出了根据本发明的实施例的场效应晶体管的制备过程的剖面的示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用第三方不同于在此描述的第三方方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
下面结合图2至图16对本发明的实施例的场效应管的制备方法进行具体说明。
如图2至图16所示，根据本发明的实施例的场效应晶体管的制备方法，包括：步骤202，在衬底102上依次形成氧化层104和图形化的氮化硅层106；步骤204，以图形化的氮化硅层106为掩蔽，对衬底102进行热氧化处理，以形成场氧化层108；步骤206，依次对图形化的氮化硅层106和场氧化层108进行刻蚀至暴露出衬底102的指定区域为止；步骤208，在指定区域上形成栅氧化层110；步骤210，在形成栅氧化层110的衬底102上形成图形化的掩膜复合层；步骤212，在形成掩膜复合层的衬底102上形成第一离子掺杂区114；步骤214，在形成第一离子掺杂区114的衬底102上形成氮化硅介质层126，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成掩膜复合层的侧墙116结构；步骤216，在形成侧墙116结构的衬底102上，形成第二离子掺杂区118；步骤218，在形成第二离子掺杂区118后，刻蚀氮化硅介质层126和栅氧化层110，以暴露出第二离子掺杂区118；步骤220，在暴露出第二离子掺杂区118的衬底102上形成金属电极122。
在该技术方案中，通过在硅栅上形成掩膜复合层，并在掩膜复合层的边缘形成侧墙116，实现了栅极与金属电极122之间的隔离，而不必再采用接触孔套刻工艺形成金属电极122，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
在上述技术方案中，优选地，在衬底102上依次形成氧化层104和图形化的氮化硅层106，具体包括以下步骤：以温度范围为900℃至1200℃的热氧化工艺在衬底102上形成氧化层104；以温度范围为600℃至900℃的化学气相淀积工艺在氧化层104上形成氮化硅层106；通过干法刻蚀工艺依次对氮化硅进行刻蚀，以形成图形化的氮化硅层106。
在该技术方案中，通过以温度范围为900℃至1200℃的热氧化工艺在衬底102上形成氧化层，且以温度范围为600℃至900℃的化学气相淀积工艺在氧化层上形成氮化硅层106，再通过干法刻蚀工艺依次对氮化硅进行刻蚀，以形成图形化的氮化硅层106，形成了场氧化层108形成的掩膜层，基于氮化硅层106作为掩膜，通过高温氧气与衬底102接触形成场氧化层108，由于氮化硅层106下的硅难以被氧化，所以在氮化硅层106下方形成的场氧化层108极薄，也即形成的场氧化层108呈现一种“鸟嘴”的形状。
在上述技术方案中，优选地，以图形化的氮化硅层106为掩蔽，对衬底102进行热氧化处理，以形成场氧化层108，具体还包括以下步骤：以图形化的氮化硅层106为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对衬底102进行热氧化处理，以形成场氧化层108。
在该技术方案中，通过以图形化的氮化硅层106为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对衬底102进行热氧化处理，以形成场氧化层108，一方面，降低了衬底102的热应力，另一方面，提升了栅氧化层110的致密性，提升了器件可靠性。
在上述任一项技术方案中，优选地，在指定区域上形成栅氧化层110，具体包括以下步骤：以温度范围为900℃至1200℃的热氧化工艺在指定区域上形成栅氧化层110。
在该技术方案中，通过以温度范围为900℃至1200℃的热氧化工艺在指定区域上形成栅氧化层110，一方面，进一步地降低了衬底102的热应力，另一方面，进一步地提升了栅氧化层110的致密性，提升了器件可靠性。
在上述任一项技术方案中，优选地，在形成栅氧化层110的衬底102上形成图形化的掩膜复合层，具体包括以下步骤：以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层112；通过化学气相淀积工艺在多晶硅层112上形成氧化硅介质层124；依次对氧化硅介质层124和多晶硅层112进行干法刻蚀，以形成掩膜复合层。
在该技术方案中，通过以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层112，且通过化学气相淀积工艺在多晶硅层112上形成氧化硅介质层124，再依次对氧化硅介质层124和多晶硅层112进行干法刻蚀，以形成掩膜复合层，实现了栅极与金属电极122之间的隔离，而不必再采用接触孔套刻工艺形成金属电极122，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
在上述任一项技术方案中，优选地，在形成掩膜复合层的衬底102上形成第一离子掺杂区114，具体包括以下步骤：N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在注入窗口中形成第一离子掺杂区114。
在该技术方案中，通过设定N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在注入窗口中形成第一离子掺杂区114，形成了场效应晶体管的功能层，工艺简单且生产成本低，利于大规模推广生产。
在上述任一项技术方案中，优选地，在形成第一离子掺杂区114的衬底102上形成氮化硅介质层126，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成掩膜复合层的侧墙116结构，具体包括以下步骤：以温度范围为600℃至900℃的化学气相淀积工艺在形成第一离子掺杂区114的衬底102上形成氮化硅介质层126；在形成氮化硅介质层126的衬底102上形成氧化硅层，并进行反刻处理，以形成掩膜复合层的侧墙116结构。
在该技术方案中，通过形成氮化硅介质层126，并以氮化硅介质层126为掩蔽形成掩膜复合层侧墙116结构，将硅栅封闭地包覆于氮化硅介质层126和侧墙116结构内侧，因此，在后期制作金属电极122的过程中，即使不制作接触孔，也不会导致金属电极122和硅栅短接，从而解决了接触孔套刻的难题，简化了工艺步骤，利于进一步地提高电路集成化。
在上述任一项技术方案中，优选地，在形成侧墙116结构的衬底102上，形成第二离子掺杂区118，具体包括以下步骤：N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在注入窗口中形成第二离子掺杂区118。
在该技术方案中，通过设定N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在注入窗口中形成第二离子掺杂区118，形成了场效应晶体管的功能层，工艺简单且生产成本低，利于大规模推广生产。
在上述任一项技术方案中，优选地，在形成第二离子掺杂区118后，刻蚀氮化硅介质层126和栅氧化层110，以暴露出第二离子掺杂区118，具体包括以下步骤：采用加热至100℃至200℃的磷酸溶液对氮化硅介质层126进行湿法刻蚀处理；采用干法刻蚀对栅氧化层110进行刻蚀处理。
在该技术方案中，通过采用加热至100℃至200℃的磷酸溶液对暴露出的氮化硅层106进行湿法刻蚀处理，降低了氮化硅层106造成的应力影响，进而提升了器件可靠性。
下面结合图3至图14对本发明的制作方法进行进一步说明。
如图3所示，在衬底102上依次形成以温度范围为900℃至1200℃的热氧化工艺在衬底102上形成氧化层104，厚度范围0.05um至0.50um，以及以温度范围为600℃至900℃的化学气相淀积工艺在氧化层上形成氮化硅层106，厚度范围0.10um至0.50um。
如图4所示，通过干法刻蚀工艺对氮化硅进行刻蚀，以形成图形化的氮化硅层106。
如图5所示，以图形化的氮化硅层106为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对衬底102进行热氧化处理，以形成场氧化层108，厚度范围为0.1um至2.0um。
如图6所示，使用热磷酸腐蚀掉图形化的氮化硅层106，使用氢氟酸腐蚀掉氧化层104。
如图7所示，以温度范围为900℃至1200℃的热氧化工艺在指定区域上形成栅氧化层110，厚度范围为0.01um至1.0um。
如图8所示，以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层112，厚度范围为0.05um至1.0um，通过化学气相淀积工艺在多晶硅层112上形成氧化硅介质层124，厚度范围为0.1um至1.0um，依次对氧化硅介质层124和多晶硅层112进行干法刻蚀，以形成掩膜复合层。
如图9所示，通过光刻与刻蚀，形成多晶硅栅极。
如图10所示，使用N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在注入窗口中形成第一离子掺杂区114。
如图11所示，以温度范围为600℃至900℃的化学气相淀积工艺在形成第一离子掺杂区114的衬底上形成氮化硅介质层126，厚度范围为0.05um至0.5um。
如图12所示，在形成氮化硅介质层126的衬底上形成氧化硅层，并进行反刻处理，以形成所述掩膜复合层的侧墙116。
如图13所示，使用N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在注入窗口中形成第二离子掺杂区118。
如图14所示，采用加热至100℃至200℃的磷酸溶液对氮化硅介质层126进行湿法刻蚀处理。
如图15所示，采用干法刻蚀对栅氧化层110进行刻蚀处理。
如图16所示，采用铝硅铜合金生成金属电极122，厚度范围为0.1um至4.0um。
根据本发明的实施例的场效应晶体管的结构包括：衬底102、场氧化层108、栅氧化层110、多晶硅层112、第一离子掺杂区114、侧墙116、第二离子掺杂区118、金属电极122、氧化硅介质层124以及氮化硅介质层126，简化了现有技术中制备介质层120(如图1所示)的步骤。
以上结合附图详细说明了本发明的技术方案，考虑到相关技术中避免接触孔套刻的技术问题，本发明提出了一种新的的场效应晶体管的制备方案，通过在硅栅上形成掩膜复合层，并在掩膜复合层的边缘形成侧墙，实现了栅极与金属电极之间的隔离，而不必再采用接触孔套刻工艺形成金属电极，提升了器件的可靠性，同时降低了工艺难度，工艺集成度高。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种场效应晶体管的制备方法，其特征在于，包括：
在衬底上依次形成氧化层和图形化的氮化硅层；
以所述图形化的氮化硅层为掩蔽，对所述衬底进行热氧化处理，以形成场氧化层；
依次对所述图形化的氮化硅层和所述场氧化层进行刻蚀至暴露出所述衬底的指定区域为止；
在所述指定区域上形成栅氧化层；
在形成所述栅氧化层的衬底上形成图形化的掩膜复合层；
在形成所述掩膜复合层的衬底上形成第一离子掺杂区；
在形成所述第一离子掺杂区的衬底上形成氮化硅介质层，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成所述掩膜复合层的侧墙结构；
在形成所述侧墙结构的衬底上，形成第二离子掺杂区；
在形成所述第二离子掺杂区后，刻蚀所述氮化硅介质层和所述栅氧化层，以暴露出所述第二离子掺杂区；
在暴露出所述第二离子掺杂区的衬底上形成金属电极。
2.根据权利要求1所述的场效应晶体管的制备方法，其特征在于，在衬底上依次形成氧化层和图形化的氮化硅层，具体包括以下步骤：
以温度范围为900℃至1200℃的热氧化工艺在所述衬底上形成所述氧化层；
以温度范围为600℃至900℃的化学气相淀积工艺在所述氧化层上形成所述氮化硅层；
通过干法刻蚀工艺依次对所述氮化硅进行刻蚀，以形成图形化的氮化硅层。
3.根据权利要求2所述的场效应晶体管的制备方法，其特征在于，以所述图形化的氮化硅层为掩蔽，对所述衬底进行热氧化处理，以形成场氧化层，具体还包括以下步骤：
以所述图形化的氮化硅层为掩蔽，以温度范围为900℃至1200℃的热氧化工艺对所述衬底进行热氧化处理，以形成所述场氧化层。
4.根据权利要求3所述的场效应晶体管的制备方法，其特征在于，在所述指定区域上形成栅氧化层，具体包括以下步骤：
以温度范围为900℃至1200℃的热氧化工艺在所述指定区域上形成栅氧化层。
5.根据权利要求4所述的场效应晶体管的制备方法，其特征在于，在形成所述栅氧化层的衬底上形成图形化的掩膜复合层，具体包括以下步骤：
以温度范围为500℃至800℃的化学气相淀积工艺形成多晶硅层；
通过化学气相淀积工艺在所述多晶硅层上形成氧化硅介质层；
依次对所述氧化硅介质层和所述多晶硅层进行干法刻蚀，以形成所述掩膜复合层。
6.根据权利要求5所述的场效应晶体管的制备方法，其特征在于，在形成所述掩膜复合层的衬底上形成第一离子掺杂区，具体包括以下步骤：
N型掺杂的离子的注入剂量范围为1.0E12/cm2至1.0E14/cm2，注入能量范围40keV至150keV，在所述注入窗口中形成所述第一离子掺杂区。
7.根据权利要求6所述的场效应晶体管的制备方法，其特征在于，在形成所述第一离子掺杂区的衬底上形成氮化硅介质层，并依次进行氧化硅层的淀积处理和刻蚀处理，以形成所述掩膜复合层的侧墙结构，具体包括以下步骤：
以温度范围为600℃至900℃的化学气相淀积工艺在形成所述第一离子掺杂区的衬底上形成氮化硅介质层；
在形成所述氮化硅介质层的衬底上形成氧化硅层，并进行反刻处理，以形成所述掩膜复合层的侧墙结构。
8.根据权利要求7所述的场效应晶体管的制备方法，其特征在于，在形成所述侧墙结构的衬底上，形成第二离子掺杂区，具体包括以下步骤：
N型掺杂的离子的注入剂量范围为1.0E14/cm2至1.0E16/cm2，注入能量范围40keV至150keV，在所述注入窗口中形成所述第二离子掺杂区。
9.根据权利要求1至8中任一项所述的场效应晶体管的制备方法，其特征在于，在形成所述第二离子掺杂区后，刻蚀所述氮化硅介质层和所述栅氧化层，以暴露出所述第二离子掺杂区，具体包括以下步骤：
采用加热至100℃至200℃的磷酸溶液对所述氮化硅介质层进行湿法刻蚀处理；
采用干法刻蚀对所述栅氧化层进行刻蚀处理。
10.一种场效应晶体管，其特征在于，采用如权利要求1至9中任一项所述的场效应晶体管的制备方法制备而成。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1214540A (zh) * | 1997-10-15 | 1999-04-21 | 世界先进积体电路股份有限公司 | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 |
| CN1365137A (zh) * | 2001-01-11 | 2002-08-21 | 世界先进积体电路股份有限公司 | 一种在半导体基底上形成自行对准的接触窗结构的方法 |
| CN104851801A (zh) * | 2014-02-13 | 2015-08-19 | 北大方正集团有限公司 | 一种源漏轻掺杂方法和装置 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1214540A (zh) * | 1997-10-15 | 1999-04-21 | 世界先进积体电路股份有限公司 | 具有p+多晶硅栅极的金属氧化物半导体晶体管的制作方法 |
| CN1365137A (zh) * | 2001-01-11 | 2002-08-21 | 世界先进积体电路股份有限公司 | 一种在半导体基底上形成自行对准的接触窗结构的方法 |
| CN104851801A (zh) * | 2014-02-13 | 2015-08-19 | 北大方正集团有限公司 | 一种源漏轻掺杂方法和装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047749A (zh) * | 2019-03-21 | 2019-07-23 | 中国电子科技集团公司第五十五研究所 | 一种射频ldmos平坦化工艺中氮化硅的去除方法 |
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