JP5893471B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、トレンチゲート型ＭＩＳＦＥＴとダイオードとを備えた半導体装置およびその製造方法に好適に利用できるものである。
トレンチゲート型のＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有している。
特開平５−２６７５８８号公報（特許文献１）には、バイポーラトランジスタまたはダイオードなど内部回路の破壊防止に好適な半導体保護装置に関する技術が記載されている。
特表２００２−５３８６０２号公報（特許文献２）には、トレンチド・ゲートＭＯＳＦＥＴとともにモノリシック集積されたショットキダイオードに関する技術が記載されている。
特開２００６−３２４４１２号公報（特許文献３）には、ＳＯＩ基板におけるトレンチ分離で囲まれたＳＯＩ層に設けるトランジスタ素子の動作時温度を検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置に関する技術が記載されている。
特開平５−２６７５８８号公報 特表２００２−５３８６０２号公報 特開２００６−３２４４１２号公報
トレンチゲート型のＭＩＳＦＥＴを備えた半導体装置にダイオードを内蔵させる場合がある。このような半導体装置についても、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板に形成されたトレンチゲート型電界効果トランジスタおよびダイオードを有する半導体装置は、前記半導体基板に前記ダイオード用の第１導電型の第１半導体領域と第２導電型の第２半導体領域とが形成されている。第１絶縁膜を介して導電体部が埋め込まれた溝が、平面視で前記第２半導体領域を囲むように、前記半導体基板に形成されている。前記第１半導体領域の一部は、前記第２半導体領域の直下に形成されて、前記第２半導体領域との間に前記ダイオード用のＰＮ接合が形成され、前記溝に埋め込まれた前記導電体部は、前記第１半導体領域または前記第２半導体領域に電気的に接続されている。
また、一実施の形態によれば、半導体基板に形成されたトレンチゲート型電界効果トランジスタおよびダイオードを有する半導体装置の製造方法は、半導体基板に第１溝および第２溝を形成してから、前記第１溝内にゲート絶縁膜を介して前記トレンチゲート型電界効果トランジスタ用のゲート電極を、前記第２溝内にダミーゲート絶縁膜を介してダミーゲート電極を、それぞれ形成する。また、半導体基板に前記ダイオード用の第１導電型の第１半導体領域と第２導電型の第２半導体領域とを形成する。この際、前記第２半導体領域は、前記第２溝により平面的に囲まれ、前記第１半導体領域の一部は、前記第２半導体領域の直下に形成されて、前記第２半導体領域との間に前記ダイオード用のＰＮ接合が形成される。前記溝に埋め込まれた前記導電体部は、前記第１半導体領域または前記第２半導体領域に電気的に接続される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 図４のＡ１−Ａ１線の断面図である。 図４のＢ１−Ｂ１線の断面図である。 図４のＣ１−Ｃ１線の断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図８と同じ半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１２と同じ半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６と同じ半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１８と同じ半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図３０と同じ半導体装置の製造工程中の要部断面図である。 図３０に続く半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の使用例を示す回路ブロック図である。 比較例の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 図３６のＡ２−Ａ２線の断面図である。 図３６のＢ２−Ｂ２線の断面図である。 図３６のＣ２−Ｃ２線の断面図である。 第１検討例の半導体装置の要部断面図である。 第２検討例の半導体装置の要部断面図である。 第１変形例の半導体装置の要部平面図である。 第２変形例の半導体装置の要部平面図である。 本実施の形態の第３変形例の半導体装置の要部平面図である。 本実施の形態の第３変形例の半導体装置の要部平面図である。 基板に形成したダイオードにより形成された温度検知用ダイオードの回路図である。 電圧−電流特性を示すグラフである。 他の本実施の形態の半導体装置の要部断面図である。 他の本実施の形態の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
図１および図２は、本実施の形態の半導体装置の要部断面図である。図３は、本実施の形態の半導体装置の要部平面図であり、ＭＩＳＦＥＴ形成領域ＲＧ１の要部平面図が示されている。なお、図１におけるＭＩＳＦＥＴ形成領域ＲＧ１の断面は、図３のＤ１−Ｄ１線の断面にほぼ相当している。図４は、本実施の形態の半導体装置の要部平面図であり、ダイオード形成領域ＲＧ２の平面図が示されている。図５〜図７は、本実施の形態の半導体装置の要部断面図であり、ダイオード形成領域ＲＧ２の断面が示されているが、図４のＡ１−Ａ１線の断面図が図５に対応し、図４のＢ１−Ｂ１線の断面図が図６に対応し、図４のＣ１−Ｃ１線の断面図が図７に対応している。なお、図５〜図７では、図面を見やすくするために、絶縁膜ＩＬ２は図示を省略している。
図３は、基板ＳＵＢの主面が示してあり、平面図であるが、図面を見やすくするために、ｐ型半導体領域ＰＲ１，ＰＲ２、ｎ＋型半導体領域ＮＲ１、溝ＴＲ１およびゲート引き出し用配線部ＧＥ１にハッチングを付してある。また、図４は、基板ＳＵＢの主面が示してあり、平面図であるが、図面を見やすくするために、ｐ型半導体領域ＰＲ３ｂ、ｐ＋型半導体領域ＰＲ４、ｎ＋型半導体領域ＮＲ２および溝ＴＲ２にハッチングを付してある。なお、溝ＴＲ１には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれているが、図３では、溝ＴＲ１が形成されている領域（平面領域）を、太い線のハッチングを付して示してある。また、図３には、ゲート引き出し用配線部ＧＥ１も示してあるが、ゲート引き出し用配線部ＧＥ１は、溝ＴＲ１に埋め込まれたゲート電極ＧＥと一体的に形成されている。また、溝ＴＲ２には、ダミーゲート絶縁膜ＧＩＤを介してダミーゲート電極ＧＥＤが埋め込まれているが、図４では溝ＴＲ２が形成されている領域（平面領域）を、太い線のハッチングを付して示してある。
本実施の形態の半導体装置は、ダイオードとトレンチゲート型の電界効果トランジスタ、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、とを備えた半導体装置である。このため、本実施の形態の半導体装置は、トレンチゲート型のＭＩＳＦＥＴが形成された領域であるＭＩＳＦＥＴ形成領域ＲＧ１と、ダイオードが形成された領域であるダイオード形成領域ＲＧ２とを有している。ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とは、同一の半導体基板ＳＵＢの主面における互いに異なる領域に対応している。
また、図１では、ＭＩＳＦＥＴ形成領域ＲＧ１の隣にダイオード形成領域ＲＧ２を配置した場合を示しているが、これに限定されず、ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とは隣り合っていなくともよい。但し、ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とは、同じ半導体基板ＳＵＢに形成されている。
また、図２には、ＭＩＳＦＥＴ形成領域ＲＧ１が示されるだけでなく、ＭＩＳＦＥＴ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴのゲート電極をゲート引き出し用配線部ＧＥ１で引き出す領域（ゲート引き出し領域）も示されている。
以下、本実施の形態の半導体装置の構造について、図１〜図３を参照して具体的に説明する。
トレンチゲート型のＭＩＳＦＥＴ（トレンチ型ゲート構造を有するＭＩＳＦＥＴ）とダイオードとが、半導体基板（以下、単に基板という）ＳＵＢの主面に形成されている。図１に示されるように、基板ＳＵＢは、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＵＢ１と、基板本体ＳＵＢ１の主面上に形成された、例えばｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＵＢ１とエピタキシャル層ＥＰとは、同じ導電型（ここではｎ型）であるが、基板本体ＳＵＢ１の不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＵＢ１の抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。エピタキシャル層ＥＰは、基板本体ＳＵＢ１の主面上にエピタキシャル成長により形成されている。
エピタキシャル層ＥＰの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）ＦＩＬが形成されている。フィールド絶縁膜ＦＩＬは、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とは、フィールド絶縁膜ＦＩＬによって電気的に分離されている。すなわち、ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とは、それぞれ、フィールド絶縁膜ＦＩＬによって電気的に分離された（すなわちフィールド絶縁膜ＦＩＬによって平面的に囲まれた）活性領域である。
ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰにトレンチゲート型ＭＩＳＦＥＴが形成され、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰにダイオード素子が形成されているが、まず、ＭＩＳＦＥＴ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴの構成について説明する。トレンチゲート型ＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。
ＭＩＳＦＥＴ形成領域ＲＧ１において、フィールド絶縁膜ＦＩＬとその下層のｐ型ウエルＰＷ１とに囲まれた活性領域に、複数の単位トランジスタセルが形成されており、後述のパワーＭＩＳＦＥＴＱ１は、ＭＩＳＦＥＴ形成領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、トレンチゲート型のＭＩＳＦＥＴ（トレンチ型ゲート構造を有するＭＩＳＦＥＴ）で形成されている。各単位トランジスタセルを構成するトレンチゲート型のＭＩＳＦＥＴは、ｎチャネル型のＭＩＳＦＥＴである。
基板本体ＳＵＢ１およびエピタキシャル層ＥＰ（ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰ）は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板ＳＵＢの裏面（すなわち基板本体ＳＵＢ１の裏面）全面に、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば、基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。
なお、基板ＳＵＢにおいて、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、基板ＳＵＢの裏面と称することとする。また、基板本体ＳＵＢ１において、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、基板本体ＳＵＢ１の裏面と称することとする。このため、基板ＳＵＢの裏面と、基板本体ＳＵＢ１の裏面とは、同じものである。
また、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰ中には、ｐ型半導体領域ＰＲ１が形成されており、このｐ型半導体領域ＰＲ１は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。
また、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰにおいて、ｐ型半導体領域ＰＲ１の上部にｎ＋型半導体領域ＮＲ１が形成されており、このｎ＋型半導体領域ＮＲ１は、上記単位トランジスタセルのソース領域としての機能を有している。従って、ｎ＋型半導体領域ＮＲ１はソース用の半導体領域である。
また、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰにおいて、ｐ型半導体領域ＰＲ１の上部にｐ＋型半導体領域ＰＲ２が形成されており、このｐ＋型半導体領域ＰＲ２は、水平方向（水平方向は基板ＳＵＢの主面に平行な方向に対応）に見てｎ＋型半導体領域ＮＲ１に隣接して形成されている。すなわち、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰにおいて、溝ＴＲ１に隣接してｎ＋型半導体領域ＮＲ１が形成され、ｐ＋型半導体領域ＰＲ２は、ｎ＋型半導体領域ＮＲ１の分だけ溝ＴＲ１から離間して形成されている。つまり、ｐ型半導体領域ＰＲ１の上部にｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２が形成されているが、溝ＴＲ１に隣接してｎ＋型半導体領域ＮＲ１が形成され、互いに隣り合うｎ＋型半導体領域ＮＲ１の間に、ｐ＋型半導体領域ＰＲ２が形成されている。ｐ＋型半導体領域ＰＲ２とｐ型半導体領域ＰＲ１とは、同じ導電型であるが、ｐ＋型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ１の不純物濃度（ｐ型不純物濃度）よりも高い。
また、基板ＳＵＢには、その主面から基板ＳＵＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されている。溝ＴＲには、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成された溝ＴＲ１と、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成された溝ＴＲ２とがある。すなわち、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成された溝ＴＲ１と、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成された溝ＴＲ２とは、同工程で形成されている。このため、溝ＴＲ１の深さ（底部の深さ位置）と溝ＴＲ２の深さ（底部の深さ位置）とは、ほぼ同じである。
なお、「深さ」または「深さ位置」とは、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）からの距離（基板ＳＵＢの主面に垂直な方向の距離）に対応しており、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）に近い側を浅い側とし、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）から遠い側（換言すれば基板ＳＵＢの裏面に近い側）を深い側とする。
ＭＩＳＦＥＴ形成領域ＲＧ１において、溝ＴＲ１は、ｎ＋型半導体領域ＮＲ１の上面からｎ＋型半導体領域ＮＲ１およびｐ型半導体領域ＰＲ１を貫通し（通り抜け）、その下層のエピタキシャル層ＥＰ中で終端するように形成されている。すなわち、溝ＴＲ１の底面は、ｐ型半導体領域ＰＲ１の下面（底面）よりも深いが、基板本体ＳＵＢ１には達しておらず、エピタキシャル層ＥＰの途中（深さ方向の途中）に位置している。
溝ＴＲ１の底面および側面には、酸化シリコン膜などの絶縁膜からなるゲート絶縁膜ＧＩが形成されている。また、溝ＴＲ１内には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、溝ＴＲ１内に埋め込まれた導電膜（導電体膜）からなり、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトシリコン膜）からなる。ゲート電極ＧＥは、上記単位トランジスタセルのゲート電極としての機能を有している。
フィールド絶縁膜ＦＩＬ上の一部にも、ゲート電極ＧＥと同一層の導電膜からなるゲート引き出し用配線部（ゲート引き出し部）ＧＥ１が形成されている。ゲート引き出し用配線部ＧＥ１は、ゲート電極ＧＥと一体的に形成されており、互いに電気的に接続されている。ゲート引き出し用配線部ＧＥ１は、溝ＴＲ１内のゲート電極ＧＥを溝ＴＲ１外の基板ＳＵＢの表面上に引き出して基板ＳＵＢの表面上に延在させた部分であり、ゲート引き出し部とみなすことができる。すなわち、ゲート引き出し用配線部ＧＥ１は、溝ＴＲ１内に埋め込まれたゲート電極ＧＥと一体的に形成されて溝ＴＲ１外の基板ＳＵＢ上に延在するゲート引き出し部である。
ｐ型ウエルＰＷ１は、ＭＩＳＦＥＴ形成領域ＲＧ１に周辺部に形成されている。ｐ型ウエルＰＷ１は、ゲート引き出し用配線部ＧＥ１の下方に位置し、ｐ型ウエルＰＷ１の底部は、溝ＴＲ１の底部よりも深い。ｐ型ウエルＰＷ１は、ＭＩＳＦＥＴ形成領域ＲＧ１の周辺部のｐ型半導体領域ＰＲ１と隣接しているが、ｐ型ウエルＰＷ１の底部は、ｐ型半導体領域ＰＲ１の底部よりも深い。
また、図１および図２に示される各溝ＴＲ１およびそれに埋め込まれた各ゲート電極ＧＥは、図１および図２の紙面に垂直な方向に延在しているが、ゲート電極ＧＥ同士は、図１および図２の断面図には示されない領域において一体的に連結されている。このため、ＭＩＳＦＥＴ形成領域ＲＧ１に形成されている複数の単位トランジスタセルのゲート電極ＧＥは、互いに電気的に接続されるとともに、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。
次に、ダイオード形成領域ＲＧ２に形成されたダイオードの構成について説明する。
図１および図２に示されるように、ダイオード形成領域ＲＧ２の基板ＳＵＢ（より特定的にはエピタキシャル層ＥＰ）には、ｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３、ｐ＋型半導体領域ＰＲ４、ｎ＋型半導体領域ＮＲ２および溝ＴＲ２が形成されており、溝ＴＲ２内にはダミーゲート絶縁膜ＧＩＤを介してダミーゲート電極ＧＥＤが形成されている（埋め込まれている）。
ｐ型の半導体領域であるｐ型ウエルＰＷ２は、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成されているが、ＭＩＳＦＥＴ形成領域ＲＧ１のｐ型ウエルＰＷ１と同工程（同じイオン注入工程）で形成されている。このため、ｐ型ウエルＰＷ１，ＰＷ２は、エピタキシャル層ＥＰの主面から所定の深さにわたって形成されているが、ダイオード形成領域ＲＧ２のｐ型ウエルＰＷ２の深さ（接合深さ、底部の深さ位置）は、ＭＩＳＦＥＴ形成領域ＲＧ１のｐ型ウエルＰＷ１の深さ（接合深さ、底部の深さ位置）とほぼ同じである。また、ｐ型ウエルＰＷ２の不純物濃度は、ｐ型ウエルＰＷ１の不純物濃度とほぼ同じである。
ダイオード形成領域ＲＧ２において、ｐ型ウエルＰＷ２の上層部分には、ｐ型半導体領域（ｐ型ベース領域）ＰＲ３が形成されており、このｐ型半導体領域ＰＲ３の上層部分には、ｐ＋型半導体領域ＰＲ４およびｎ＋型半導体領域ＮＲ２が形成されている。
ｐ＋型半導体領域ＰＲ４とｐ型半導体領域ＰＲ３とは、同じ導電型であるが、ｐ＋型半導体領域ＰＲ４の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）よりも高い。また、ｐ型半導体領域ＰＲ３とｐ型ウエルＰＷ２とは、同じ導電型であるが、ｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ２の不純物濃度（ｐ型不純物濃度）よりも高い。
また、ｐ型半導体領域ＰＲ３の深さ（底部の深さ位置）は、ｐ型ウエルＰＷ２の深さ（底部の深さ位置）よりも浅く、かつ、ｐ＋型半導体領域ＰＲ４およびｎ＋型半導体領域ＮＲ２の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ３の深さ（底部の深さ位置）よりも浅い。ｐ＋型半導体領域ＰＲ４の深さ（底部の深さ位置）とｎ＋型半導体領域ＮＲ２の深さ（底部の深さ位置）とは、同じであっても、あるいは相違していてもよいが、例えば、ほぼ同程度とされている。
ダイオード形成領域ＲＧ２において、基板ＳＵＢ（のエピタキシャル層ＥＰ）に溝ＴＲ２が形成されているが、溝ＴＲ２の底面および側面には、酸化シリコン膜などの絶縁膜からなるダミーゲート絶縁膜ＧＩＤが形成されている。ダミーゲート絶縁膜ＧＩＤは、ＭＩＳＦＥＴ形成領域ＲＧ１のゲート絶縁膜ＧＩと同工程で形成された絶縁膜であり、ゲート絶縁膜ＧＩと同種（同層）の絶縁膜により形成されている。このため、ダミーゲート絶縁膜ＧＩＤと上記ゲート絶縁膜ＧＩとは、同じ絶縁材料で形成されており、例えば、上記ゲート絶縁膜ＧＩが酸化シリコン膜の場合には、ダミーゲート絶縁膜ＧＩＤも酸化シリコン膜で構成されている。また、ダミーゲート絶縁膜ＧＩＤと上記ゲート絶縁膜ＧＩとは、同工程で形成されていることを反映して、ほぼ同じ厚みを有している。
溝ＴＲ２内には、絶縁膜であるダミーゲート絶縁膜ＧＩＤを介して、導電体部であるダミーゲート電極ＧＥＤが埋め込まれている。ダミーゲート電極ＧＥＤは、導電体部であり、溝ＴＲ２内に埋め込まれた導電膜（導電体膜）からなる。ダミーゲート電極ＧＥＤは、ＭＩＳＦＥＴ形成領域ＲＧ１のゲート電極ＧＥと同工程により形成されている。すなわち、ダミーゲート電極ＧＥＤは、ＭＩＳＦＥＴ形成領域ＲＧ１のゲート電極ＧＥと同工程で形成された導電体膜で形成されている。このため、ダミーゲート電極ＧＥＤは、ゲート電極ＧＥを構成する導電膜と同種（同層）の導電膜により形成されている。従って、ダミーゲート電極ＧＥＤとゲート電極ＧＥとは、同じ材料で形成されており、例えば、ゲート電極ＧＥが多結晶シリコン膜の場合には、ダミーゲート電極ＧＥＤも多結晶シリコン膜で構成されている。
ダミーゲート電極ＧＥＤおよびダミーゲート絶縁膜ＧＩＤは、トレンチゲート型ＭＩＳＦＥＴを構成するゲートＧＥおよびゲート絶縁膜ＧＩと同工程で形成されているが、ダミーゲート電極ＧＥＤおよびダミーゲート絶縁膜ＧＩＤは、トレンチゲート型ＭＩＳＦＥＴを構成していない。すなわち、ダミーゲート電極ＧＥは、トランジスタのゲート電極としては機能せず、また、ダミーゲート絶縁膜ＧＩＤは、トランジスタのゲート絶縁膜としては機能しない。このため、ダミーゲート電極ＧＥＤは、トランジスタのゲート電極としては機能しないダミーの（擬似的な）ゲート電極であり、ダミーゲート絶縁膜ＧＩＤは、トランジスタのゲート絶縁膜としては機能しないダミーの（擬似的な）ゲート絶縁膜である。
このように、ダイオード形成領域ＲＧ２の溝ＴＲ２、ダミーゲート絶縁膜ＧＩＤおよびダミーゲート電極ＧＥＤは、ＭＩＳＦＥＴ形成領域ＲＧ１の溝ＴＲ１、ゲート絶縁膜ＧＩおよびゲート電極ＧＥと同工程で形成されているため、基本的には同様の断面構造を有しているが、形成されている位置（平面位置）と機能とが相違している。
溝ＴＲ２は、ダイオード形成領域ＲＧ２において、ｐ型ウエルＰＷ２中で終端するように形成されている。すなわち、溝ＴＲ２の底面は、ｐ型半導体領域ＰＲ３、ｐ型半導体領域ＰＲ４およびｎ＋型半導体領域ＮＲ２の各底面（下面）よりも深いが、ｐ型ウエルＰＷ２の底面（下面）よりも浅くなっている。このため、溝ＴＲ２の底面は、ｎ−型となっている部分のエピタキシャル層ＥＰには達しておらず、ｐ型ウエルＰＷ２の途中（深さ方向の途中）に位置しており、ｐ型ウエルＰＷ２は溝ＴＲ２の直下にも延在している。
ダイオード形成領域ＲＧ２のｎ＋型半導体領域ＮＲ２は、ダイオードのカソードとして機能するが、図４〜図７からも分かるように、ｎ＋型半導体領域ＮＲ２の周囲は、平面視で、溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤを介してダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）によって囲まれている。このため、ｎ＋型半導体領域ＮＲ２は溝ＴＲ２に平面視で隣接しているが、ｎ＋型半導体領域ＮＲ２の底面は、溝ＴＲ２の底面よりも浅くなっている。なお、「平面視」または「平面的に」とは、基板ＳＵＢの主面に平行な平面で見た場合を言うものとする。
ｐ型半導体領域ＰＲ３の深さ（底面の深さ位置）は、溝ＴＲ２の底部よりも浅いため、ｐ型半導体領域ＰＲ３は、溝ＴＲ２によって分割（分離）された状態になっている。すなわち、ｐ型半導体領域ＰＲ３は、ｎ＋型半導体領域ＮＲ２の直下に位置するｐ型半導体領域ＰＲ３ａと、ｎ＋型半導体領域ＮＲ２とは平面視で重ならないｐ型半導体領域ＰＲ３ｂとを有している。従って、ｐ型半導体領域ＰＲ３のうち、ｎ＋型半導体領域ＮＲ２の直下に位置する部分（領域）が、ｐ型半導体領域ＰＲ３ａに対応し、ｐ型半導体領域ＰＲ３のうち、ｎ＋型半導体領域ＮＲ２の直下に位置する部分（すなわちｐ型半導体領域ＰＲ３ａ）以外の部分（領域）が、ｐ型半導体領域ＰＲ３ｂに対応することになる。
ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとは上下に（すなわち基板ＳＵＢの厚み方向に）重なっているが、ｐ型半導体領域ＰＲ３ｂはｎ＋型半導体領域ＮＲ２と重なっていない。そして、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとは、溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤおよびダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）によって分離されている。すなわち平面視で、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとの間に溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤおよびダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）が存在し、かつ、溝ＴＲ２の深さがｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂの深さ（底部の深さ位置）よりも深いため、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとは直接的には接していない状態となっている。
本実施の形態では、ｐ型半導体領域ＰＲ３ａは、ｎ＋型半導体領域ＮＲ２と同じ平面領域に、ｎ＋型半導体領域ＮＲ２の直下に形成されているため、図４において、ｐ型半導体領域ＰＲ３ａが形成されている領域を示すとすれば、ｎ＋型半導体領域ＮＲ２が形成されている領域と同じ（平面視で同じ）である。
上下に重なっているｎ＋型半導体領域ＮＲ２およびｐ型半導体領域ＰＲ３ａの積層構造と、ｐ型半導体領域ＰＲ３ｂとの間には、溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤおよびダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）が存在する。具体的には、上下に重なっているｎ＋型半導体領域ＮＲ２およびｐ型半導体領域ＰＲ３ａの積層構造の周囲（平面的に見た周囲）を溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤおよびダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）が囲んだ状態となっている。このため、ｐ型半導体領域ＰＲ３ｂは、ｎ＋型半導体領域ＮＲ２にもｐ型半導体領域ＰＲ３ａにも接していない。つまり、ｎ＋型半導体領域ＮＲ２は、ｐ型半導体領域ＰＲ３ａに接しているが、ｐ型半導体領域ＰＲ３ｂには接しておらず、ｐ型半導体領域ＰＲ３ａは、ｎ＋型半導体領域ＮＲ２に接しているが、ｐ型半導体領域ＰＲ３ｂには接しておらず、ｐ型半導体領域ＰＲ３ｂは、ｎ＋型半導体領域ＮＲ２およびｐ型半導体領域ＰＲ３ａのどちらにも接していない。
ｐ＋型半導体領域ＰＲ４の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ３ｂの深さ（底部の深さ位置）よりも浅く形成されている。ｐ＋型半導体領域ＰＲ４は、上面が基板ＳＵＢの表面で露出するとともに、側面および底面がｐ型半導体領域ＰＲ３ｂに接するように形成されている。すなわち、ｐ＋型半導体領域ＰＲ４は、ｐ型半導体領域ＰＲ３ｂの上層部分の一部に、ｐ型半導体領域ＰＲ３ｂに内包されるように形成されている。このため、ｐ＋型半導体領域ＰＲ４は、ｐ型半導体領域ＰＲ３ｂと接しており、電気的に接続されている。また、ｐ＋型半導体領域ＰＲ４は、ｎ＋型半導体領域ＮＲ２およびｐ型半導体領域ＰＲ３ａのどちらにも、平面視で重なっておらず、また、接してもいない。ｐ＋型半導体領域ＰＲ４は、プラグＰＧ３のコンタクト抵抗を低減するために形成されており、ｐ＋型半導体領域ＰＲ４上に後述のプラグＰＧ３が形成されている。
ｐ型ウエルＰＷ２の深さ（底部の深さ位置）は、溝ＴＲ２の深さ（底部の深さ位置）よりも深い。そして、ｐ型ウエルＰＷ２は、ｐ型半導体領域ＰＲ３ａおよびｐ型半導体領域ＰＲ３ｂの両方に接するとともに、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとの間にある溝ＴＲ２の下にも延在している。すなわち、ｐ型ウエルＰＷ２は、ｐ型半導体領域ＰＲ３ａの直下の領域、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとの間にある溝ＴＲ２の直下の領域、および、ｐ型半導体領域ＰＲ３ｂの直下の領域にわたって、連続的に形成されている。このため、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとは、ｐ型ウエルＰＷ２を介して電気的に接続された状態になっている。従って、ｐ型半導体領域ＰＲ３ａは、ｐ型ウエルＰＷ２およびｐ型半導体領域ＰＲ３ｂを通じて、ｐ＋型半導体領域ＰＲ４に電気的に接続されている。つまり、ｐ型ウエルＰＷ２とｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとｐ型半導体領域ＰＲ４とは、いずれも同じ導電型（ここではｐ型）の半導体領域であり、これら（ＰＷ２，ＰＲ３，ＰＷ４）が接することにより、ｐ型ウエルＰＷ２とｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとｐ型半導体領域ＰＲ４とは、互いに電気的に接続されている。
このため、ダイオード形成領域ＲＧ２について、基板ＳＵＢの主面に垂直な断面で見ると、ｎ＋型半導体領域ＮＲ２の下にｐ型半導体領域ＰＲ３ａがあり、更にその下にｐ型ウエルＰＷ２があり、更にその下には、ｎ−型の部分のエピタキシャル層ＥＰがある。また、ダイオード形成領域ＲＧ２について、基板ＳＵＢの主面に垂直な断面で見ると、ｐ＋型半導体領域ＰＲ４の下にｐ型半導体領域ＰＲ３ｂがあり、更にその下にｐ型ウエルＰＷ２があり、更にその下には、ｎ−型の部分のエピタキシャル層ＥＰがある。
ダイオード形成領域ＲＧ２のｎ＋型半導体領域ＮＲ２は、ダイオードのカソードとして機能し、ｎ＋型半導体領域ＮＲ２に接するｐ型半導体領域ＰＲ３ａ（すなわちｎ＋型半導体領域ＮＲ２の下に位置してｎ＋型半導体領域ＮＲ２の接するｐ型半導体領域ＰＲ３ａは、ダイオードのアノードとして機能する。すなわち、深さ方向にｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとが隣接し、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間（界面）にＰＮ接合が形成されることにより、ダイオード（ダイオード素子、ＰＮダイオード、ダイオードＤＤ）が形成される。ダイオード形成領域ＲＧ２に形成されたこのダイオードを、以下ではダイオードＤＤと称することとする。なお、深さ方向と基板ＳＵＢの厚み方向とは同義であり、いずれも、基板ＳＵＢの主面に略垂直な方向である。
このように、ＭＩＳＦＥＴ形成領域ＲＧ１の基板ＳＵＢ（のエピタキシャル層ＥＰ）にトレンチゲート型ＭＩＳＦＥＴが形成され、ダイオード形成領域ＲＧ２の基板ＳＵＢ（のエピタキシャル層ＥＰ）にダイオード素子（ダイオードＤＤ）が形成されている。
次に、エピタキシャル層ＥＰよりも上層の構造について説明する。
基板ＳＵの主面（すなわちエピタキシャル層ＥＰの主面）上には、ゲート引き出し用配線部ＧＥ１、ゲート電極ＧＥおよびダミーゲート電極ＧＥＤを覆うように、絶縁膜（層間絶縁膜）ＩＬ１が形成されている。絶縁膜ＩＬ１は、層間絶縁膜であり、例えば酸化シリコン膜からなる。
絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＮＴが形成されている。コンタクトホールＣＮＴのうちのコンタクトホール（開口部、貫通孔）ＣＮＴ１は、ゲート引き出し用配線部ＧＥ１の上部に形成（配置）されており、コンタクトホールＣＮＴ１の底部では、ゲート引き出し用配線部ＧＥ１の一部が露出されている。また、コンタクトホールＣＮＴのうちのコンタクトホール（開口部、貫通孔）ＣＮＴ２は、ＭＩＳＦＥＴ形成領域ＲＧ１において、平面視で隣り合う溝ＴＲ１の間に形成（配置）されており、コンタクトホールＣＮＴ２の底部では、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ２とが露出されている。
また、絶縁膜ＩＬ１に形成されたコンタクトホールＣＮＴのうちのコンタクトホール（開口部、貫通孔）ＣＮＴ３は、ダイオード形成領域ＲＧ２において、ｐ＋型半導体領域ＰＲ４の上部に形成（配置）されており、コンタクトホールＣＮＴ３の底部では、ｐ＋型半導体領域ＰＲ４の一部が露出されている。また、コンタクトホールＣＮＴのうちのコンタクトホール（開口部、貫通孔）ＣＮＴ４は、ダイオード形成領域ＲＧ２において、ｎ＋型半導体領域ＮＲ２の上部に形成（配置）されており、コンタクトホールＣＮＴ４の底部では、ｎ＋型半導体領域ＮＲ２の一部が露出されている。また、コンタクトホールＣＮＴのうちのコンタクトホール（開口部、貫通孔）ＣＮＴ５は、ダイオード形成領域ＲＧ２において、ダミーゲート電極ＧＥＤの上部に形成（配置）されており、コンタクトホールＣＮＴ５の底部では、ダミーゲート電極ＧＥＤの一部が露出されている。
コンタクトホールＣＮＴ内には、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。
プラグＰＧは、コンタクトホールＣＮＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン膜とすることができる。なお、プラグＰＧは、後述する配線Ｍ１と一体的に形成することもでき、その場合には、プラグＰＧは配線Ｍ１の一部により形成されることになる。
プラグＰＧのうち、コンタクトホールＣＮＴ１内に埋め込まれているプラグＰＧ１は、その底部でゲート引き出し用配線部ＧＥ１に接している。このため、プラグＰＧ１は、その底部でゲート引き出し用配線部ＧＥ１に電気的に接続されている。また、プラグＰＧのうち、ＭＩＳＦＥＴ形成領域ＲＧ１においてコンタクトホールＣＮＴ２内に埋め込まれているプラグＰＧ２は、その底部でｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ２とに接している。このため、プラグＰＧ２は、その底部でｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２に電気的に接続されている。プラグＰＧ１は、ソース用のｎ＋型半導体領域ＮＲ１に電気的に接続されるとともに、ｐ＋型半導体領域ＰＲ２にも電気的に接続されているが、このｐ＋型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ１に接して電気的に接続されている。このため、プラグＰＧ２は、ｐ＋型半導体領域ＰＲ２を通じて、チャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されていることになる。プラグＰＧ２は、ソース用配線Ｍ１Ｓに電気的に接続されている。従って、ソース用配線Ｍ１Ｓが、ソース用のｎ＋型半導体領域ＮＲ１だけでなく、チャネルとなるｐ型半導体領域ＰＲ１にも電気的に接続されていることになり、これにより、ベース電位を一定とすることができる。
また、プラグＰＧのうち、ダイオード形成領域ＲＧ２においてコンタクトホールＣＮＴ３内に埋め込まれているプラグＰＧ３は、その底部でｐ＋型半導体領域ＰＲ４に接している。このため、プラグＰＧ３は、その底部でｐ＋型半導体領域ＰＲ４に電気的に接続されている。また、プラグＰＧのうち、ダイオード形成領域ＲＧ２においてコンタクトホールＣＮＴ４内に埋め込まれているプラグＰＧ４は、その底部でｎ＋型半導体領域ＮＲ２に接している。このため、プラグＰＧ４は、その底部でｎ＋型半導体領域ＮＲ２に電気的に接続されている。また、プラグＰＧのうち、ダイオード形成領域ＲＧ２においてコンタクトホールＣＮＴ５内に埋め込まれているプラグＰＧ５は、その底部でダミーゲート電極ＧＥＤに接している。このため、プラグＰＧ５は、その底部でダミーゲート電極ＧＥＤに電気的に接続されている。
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には、導電膜からなる配線Ｍ１が形成されている。配線Ｍ１は、ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃを含んでいる。
配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、一部がプラグＰＧ１上に延在してプラグＰＧ１に接することで、プラグＰＧ１に電気的に接続されている。このため、ゲート用配線Ｍ１Ｇは、プラグＰＧ１を介して、ゲート引き出し用配線部ＧＥ１に電気的に接続されている。従って、ゲート用配線Ｍ１Ｇは、プラグＰＧ１およびゲート引き出し用配線部ＧＥ１を介して、ＭＩＳＦＥＴ形成領域ＲＧ１のゲート電極ＧＥと電気的に接続されている。
また、配線Ｍ１のうちのソース用配線Ｍ１Ｓは、一部がプラグＰＧ２上に延在してプラグＰＧ２に接することで、プラグＰＧ２に電気的に接続されている。このため、ソース用配線Ｍ１Ｓは、プラグＰＧ２を介して、ｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２と電気的に接続されている。
また、配線Ｍ１のうちのアノード用配線Ｍ１Ａは、一部がプラグＰＧ３上に延在してプラグＰＧ３に接することで、プラグＰＧ３に電気的に接続されている。このため、アノード用配線Ｍ１Ａは、プラグＰＧ３を介して、ｐ＋型半導体領域ＰＲ４と電気的に接続されている。
また、配線Ｍ１のうちのカソード用配線Ｍ１Ｃは、一部がプラグＰＧ４上に延在してプラグＰＧ４に接することで、プラグＰＧ４に電気的に接続されている。このため、カソード用配線Ｍ１Ｃは、プラグＰＧ４を介して、ｎ＋型半導体領域ＮＲ２と電気的に接続されている。
カソード用配線Ｍ１Ｃは、プラグＰＧ４を通じて、ｎ＋型半導体領域ＮＲ２に電気的に接続され、アノード用配線Ｍ１Ａは、プラグＰＧ３は、ｐ＋型半導体領域ＰＲ４、ｐ型半導体領域ＰＲ３ｂおよびｐ型ウエルＰＷ２を通じて、ｐ型半導体領域ＰＲ３ａに電気的に接続されている。そして、ｐ型半導体領域ＰＲ３ａとｎ＋型半導体領域ＮＲ２との間に、ＰＮ接合が形成されることでダイオードＤＤが形成されている。
すなわち、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間にＰＮ接合を形成したことでダイオードＤＤが形成され、このダイオードＤＤのカソード（ｎ＋型半導体領域ＮＲ２）を、プラグＰＧ４を介してカソード用配線Ｍ１Ｃに引き出している。そして、このダイオードＤＤのアノード（ｐ型半導体領域ＰＲ３ａ）を、ｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３ｂ、ｐ＋型半導体領域ＰＲ４およびプラグＰＧ３を介して、アノード用配線Ｍ１Ａに引き出している。
また、プラグＰＧ３が接続されたアノード用配線Ｍ１ＡまたはプラグＰＧ４が接続されたカソード用配線Ｍ１Ｃのいずれか一方は、一部がプラグＰＧ５上に延在してプラグＰＧ５に接することで、プラグＰＧ５に電気的に接続されている。このため、ダミーゲート電極ＧＥＤは、プラグＰＧ５を介して、アノード用配線Ｍ１Ａまたはカソード用配線Ｍ１Ｃのどちらか一方に電気的に接続されている。
具体的には、コンタクトホールＣＮＴ５は、ｎ＋型半導体領域ＮＲ２の周囲（平面的に見た周囲）を囲む溝ＴＲ２の上部に形成されており、コンタクトホールＣＮＴ５に埋め込まれたプラグＰＧ５は、この溝ＴＲ２に埋め込まれたダミーゲート電極ＧＥＤに接して電気的に接続されている。そして、このプラグＰＧ５は、アノード用配線Ｍ１またはカソード用配線Ｍ１Ｃのどちらか一方に接続されている。なお、図１および図４〜図７では、ダミーゲート電極ＧＥＤがプラグＰＧ５を介してカソード用配線Ｍ１Ｃに電気的に接続されている場合が示されているが、後述の図３６〜図３９のように、ダミーゲート電極ＧＥＤを、プラグＰＧ５を介して、カソード用配線Ｍ１Ｃではなくアノード用配線Ｍ１Ａに接続することもできる。
また、図４の場合、コンタクトホールＣＮＴ５は、平面視で溝ＴＲ２に内包されるように形成されている。この場合、コンタクトホールＣＮＴ５に埋め込まれたプラグＰＧ５の底部は、ダミーゲート電極ＧＥＤ（またはダミーゲート電極ＧＥＤおよびダミーゲート絶縁膜ＧＩＤ）にのみ接することになる。
しかしながら、プラグＰＧ５をカソード用配線Ｍ１Ｃに接続する場合（すなわちダミーゲート電極ＧＥＤをｎ＋型半導体領域ＮＲ２に電気的に接続する場合）には、平面視でコンタクトホールＣＮＴ５が溝ＴＲ２からはみ出して、ｎ＋型半導体領域ＮＲ２の一部がコンタクトホールＣＮＴ５から露出するようにすることもできる。この場合、コンタクトホールＣＮＴ５に埋め込まれたプラグＰＧ５の底部は、ダミーゲート電極ＧＥＤとｎ＋型半導体領域ＮＲ２との両方に接して電気的に接続されることになる。
また、プラグＰＧ５をアノード用配線Ｍ１Ａに接続する場合（すなわちダミーゲート電極ＧＥＤをアノード用のｐ型半導体領域に電気的に接続する場合）には、平面視でコンタクトホールＣＮＴ５が溝ＴＲ２からはみ出して、ｐ型半導体領域ＰＲ３ａ（またはｐ＋型半導体領域ＰＲ４）の一部がコンタクトホールＣＮＴ５から露出するようにすることもできる。この場合、コンタクトホールＣＮＴ５に埋め込まれたプラグＰＧ５の底部は、ダミーゲート電極ＧＥＤとｐ型半導体領域ＰＲ３ａ（またはｐ＋型半導体領域ＰＲ４）との両方に接して電気的に接続されることになる。
また、溝ＴＲ２の幅については、コンタクトホールＣＮＴ５を形成する部分（プラグＰＧ５を接続する部分）を、他の部分よりも広い幅にすることも可能である。その場合も、溝ＴＲ２は、ダミーゲート電極ＧＥＤで埋め込み可能（すなわち後述の導電体膜ＣＤＰで埋め込み可能）な幅にすることが好ましい。
ゲート用配線Ｍ１Ｇとソース用配線Ｍ１Ｓとアノード用配線Ｍ１Ａとカソード用配線Ｍ１Ｃとは、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に導電膜（導電体膜）を形成し、この導電膜をパターニングすることにより形成されている。すなわち、ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃは、パターニングされた導電膜により形成されている。この導電膜は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃは、同層の導電膜からなる。但し、ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃは、互いに分離されている。
なお、図１、図２、図５〜図７では、プラグＰＧと配線Ｍ１とを別々に形成した場合が示されている。他の形態として、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。その場合、プラグＰＧ１とゲート用配線Ｍ１Ｇとが一体的に形成され、プラグＰＧ２とソース用配線Ｍ１Ｓとが一体的に形成され、プラグＰＧ３とアノード用配線Ｍ１Ａとが一体的に形成され、プラグＰＧ４とカソード用配線Ｍ１Ｃとが一体的に形成され、プラグＰＧ５はカソード用配線Ｍ１Ｃまたはアノード用配線Ｍ１Ａと一体的に形成される。
配線Ｍ１（ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃ）は、例えばポリイミド系の樹脂などからなる表面保護のための絶縁膜（保護膜、表面保護膜）ＩＬ２により覆われている。すなわち、絶縁膜ＩＬ１上に、配線Ｍ１（ゲート用配線Ｍ１Ｇ、ソース用配線Ｍ１Ｓ、アノード用配線Ｍ１Ａ、およびカソード用配線Ｍ１Ｃ）を覆うように、絶縁膜ＩＬ２が形成されている。この絶縁膜ＩＬ２は、半導体装置（半導体チップ）の最上層の膜（絶縁膜）である。絶縁膜ＩＬ２には複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。
すなわち、絶縁膜ＩＬ２に形成された開口部ＯＰ（開口部ＯＰのうち、ゲート用のボンディングパッドを形成するための開口部ＯＰ）から露出するゲート用配線Ｍ１Ｇによって、ゲート用のボンディングパッドＰＤＧが形成される。また、絶縁膜ＩＬ２に形成された開口部ＯＰ（開口部ＯＰのうち、ソース用のボンディングパッドを形成するための開口部ＯＰ）から露出するソース用配線Ｍ１Ｓによって、ソース用のボンディングパッドＰＤＳが形成される。また、絶縁膜ＩＬ２に形成された開口部ＯＰ（開口部ＯＰのうち、アノード用のボンディングパッドを形成するための開口部ＯＰ）から露出するアノード用配線Ｍ１Ａによって、アノード用のパッド電極（図示せず）が形成される。また、絶縁膜ＩＬ２に形成された開口部ＯＰ（開口部ＯＰのうち、カソード用のボンディングパッドを形成するための開口部ＯＰ）から露出するカソード用配線Ｍ１Ｃによって、カソード用のパッド電極（図示せず）が形成される。
このような構成の半導体装置においては、ＭＩＳＦＥＴ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴの動作電流は、ドレイン用のエピタキシャル層ＥＰとソース用のｎ＋型半導体領域ＮＲ１との間をゲート電極ＧＥの側面（すなわち、溝ＴＲ１の側面）に沿って基板ＳＵＢの厚さ方向に流れるようになっている。すなわち、チャネルが基板ＳＵＢの厚さ方向に沿って形成される。ｐ型半導体領域ＰＲ１のうち、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接する領域、すなわち、ｎ型半導体領域ＮＲ１とエピタキシャル層ＥＰとの間で溝ＴＲ１に沿った領域が、チャネル形成領域（チャネル層）となる。
このため、ＭＩＳＦＥＴ形成領域ＲＧ１に形成されたトレンチゲート型ＭＩＳＦＥＴは、縦型のＭＩＳＦＥＴでもある。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ここでは基板ＳＵＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
トレンチゲート型ＭＩＳＦＥＴに電流を流すには、ゲート用のボンディングパッドＰＤＧから、ゲート用配線Ｍ１Ｇなどを介して、ゲート電極ＧＥにＶｔｈ（チャネルの反転電圧、しきい値電圧）以上の電圧を印加する。これにより、ソース用のボンディングパッドＰＤＳと、裏面電極ＢＥとの間に、ソース用配線Ｍ１Ｓ、ソース領域（ｎ型半導体領域ＮＲ１）、チャネル層、エピタキシャル層ＥＰ（ドレイン領域）および基板本体ＳＵＢ１を介して、電流を流すことができる。
また、本実施の形態では、上述のように、ダミーゲート電極ＧＥＤを、カソード用配線Ｍ１Ｃまたはアノード用配線Ｍ１Ａのどちらか一方と繋いでいる。ダミーゲート電極ＧＥＤをカソード用配線Ｍ１Ｃに繋いだ場合には、ダミーゲート電極ＧＥＤは、プラグＰＧ５、カソード用配線Ｍ１Ｃ、およびプラグＰＧ４を介して、ｎ＋型半導体領域ＮＲ２に電気的に接続されることになる。また、ダミーゲート電極ＧＥＤをアノード用配線Ｍ１Ａに繋いだ場合には、ダミーゲート電極ＧＥＤは、プラグＰＧ５、アノード用配線Ｍ１Ａ、およびプラグＰＧ３を介して、ｐ＋型半導体領域ＰＲ４に電気的に接続されることになる。
すなわち、ｎ＋型半導体領域ＮＲ２の周囲（平面的に見た周囲）を囲む溝ＴＲ２に埋め込まれたダミーゲート電極ＧＥＤは、ダイオードＤＤのアノードまたはカソードのどちらか一方に電気的に接続されている。ダミーゲート電極ＧＥＤをダイオードＤＤのカソードに接続する場合は、プラグＰＧ５をカソード用配線Ｍ１Ｃに接続すればよく、これにより、ダミーゲート電極ＧＥＤは、プラグＰＧ５、カソード用配線Ｍ１ＣおよびプラグＰＧ４を介して、ｎ＋型半導体領域ＮＲ２（カソード領域）に電気的に接続される。一方、ダミーゲート電極ＧＥＤをダイオードＤＤのアノードに接続する場合は、プラグＰＧ５をアノード用配線Ｍ１Ａに接続すればよく、これにより、ダミーゲート電極ＧＥＤは、プラグＰＧ５、アノード用配線Ｍ１Ａ、プラグＰＧ３、ｐ＋型半導体領域ＰＲ４、ｐ型半導体領域ＰＲ３ｂおよびｐ型ウエルＰＷ２を介して、ｐ型半導体領域ＰＲ３ａ（アノード領域）に電気的に接続される。
これにより、ｎ＋型半導体領域ＮＲ２の周囲（平面的に見た周囲）を囲む溝ＴＲ２に埋め込まれたダミーゲート電極ＧＥＤは、浮遊電位（フローティング電位）とはならず、ダイオードＤＤのアノードまたはカソードのどちらか一方と同電位となる。つまり、プラグＰＧ５をアノード用配線Ｍ１Ａに接続した場合（すなわちダミーゲート電極ＧＥＤをプラグＰＧ５を介してアノード用配線Ｍ１Ａに接続した場合）は、ダミーゲート電極ＧＥＤは、ダイオードＤＤのアノードと同電位となる。また、プラグＰＧ５をカソード用配線Ｍ１Ｃに接続した場合（すなわちダミーゲート電極ＧＥＤをプラグＰＧ５を介してカソード用配線Ｍ１Ｃに接続した場合）は、ダミーゲート電極ＧＥＤは、ダイオードＤＤのカソードと同電位となる。
また、ここでは、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にすることもでき、この場合、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴが形成され、また、ダイオードのアノードとカソードも逆になる。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図８〜図３３を参照して説明する。図８〜図３３は、半導体装置の製造工程中の要部断面図である。図８〜図３３のうち、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０および図３２は、上記図１に相当する領域の断面図が示されている。また、図８〜図３３のうち、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１および図３３は、上記図２に相当する領域の断面図が示されている。なお、図８と図９とは同じ工程段階であり、図１０と図１１とは同じ工程段階であり、図１２と図１３とは同じ工程段階であり、図１４と図１５とは同じ工程段階であり、図１６と図１７とは同じ工程段階であり、図１８と図１９とは同じ工程段階である。また、図２０と図２１とは同じ工程段階であり、図２２と図２３とは同じ工程段階であり、図２４と図２５とは同じ工程段階であり、図２６と図２７とは同じ工程段階であり、図２８と図２９とは同じ工程段階であり、図３０と図３１とは同じ工程段階であり、図３２と図３３とは同じ工程段階である。
本実施の形態の半導体装置を製造するには、まず、図８および図９に示されるように、半導体基板（以下、単に基板という）ＳＵＢを準備する。
基板（半導体基板、半導体ウエハ）ＳＵＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＵＢ１の主面上に、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ−型単結晶シリコンからなるエピタキシャル層ＥＰをエピタキシャル成長させることにより、形成することができる。基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＵＢ１の不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＵＢ１の抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。エピタキシャル層ＥＰの厚みは、例えば２．５μｍ〜１０μｍ程度とすることができる。
次に、図１０および図１１に示されるように、基板ＳＵＢ（エピタキシャル層ＥＰ）の表層部分にｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２を形成する。ｐ型ウエルＰＷ１は、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成され、ｐ型ウエルＰＷ２は、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成されるが、ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ工程（同じイオン注入工程）によって形成される。具体的には、ｐ型ウエルＰＷ１，ＰＷ２は、次のようにして形成することができる。
すなわち、まず、基板ＳＵＢの主面上に、ｐ型ウエルＰＷ１，ＰＷ２形成予定領域を露出しかつそれ以外の領域を覆うフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、基板ＳＵＢ（エピタキシャル層ＥＰ）の主面（ｐ型ウエルＰＷ１形成予定領域およびｐ型ウエルＰＷ２形成予定領域）にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入する。それから、前記フォトレジストパターンを除去してから、熱処理（イオン注入された不純物の活性化熱処理）を行う。熱処理温度は、例えば１０００〜１２００℃程度とすることができる。これにより、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに、ｐ型不純物が導入（ドープ）されたｐ型ウエルＰＷ１が形成され、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに、ｐ型不純物が導入（ドープ）されたｐ型ウエルＰＷ２が形成される。
次に、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）に、酸化シリコンなどの絶縁膜からなるフィールド絶縁膜（素子分離領域）ＦＩＬを形成する。具体的には、フィールド絶縁膜ＦＩＬは、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて次のようにして形成することができる。
まず、図１２および図１３に示されるように、基板ＳＵＢの主面上に、窒化シリコン膜ＳＮ１を形成してから、フォトリソグラフィ技術およびエッチング技術を用いて、フィールド絶縁膜ＦＩＬ形成予定領域の窒化シリコン膜ＳＮ１を除去する。これにより、基板ＳＵＢ（エピタキシャル層ＥＰ）の主面は、フィールド絶縁膜ＦＩＬ形成予定領域が露出され、かつそれ以外の領域が窒化シリコン膜ＳＮ１で覆われた状態になる。それから、熱酸化を行うことにより、窒化シリコン膜ＳＮ１で覆われていない領域（すなわちフィールド絶縁膜ＦＩＬ形成予定領域）の基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）を酸化して、酸化シリコンからなるフィールド絶縁膜ＦＩＬを形成する。基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）のうち、窒化シリコン膜ＳＮ１で覆われている領域には、熱酸化膜は形成されないため、フィールド絶縁膜ＦＩＬは形成されない。
フィールド絶縁膜ＦＩＬは、活性領域を規定（画定）するための素子分離領域として機能することができ、フィールド絶縁膜ＦＩＬによって、ＭＩＳＦＥＴ形成領域ＲＧ１とダイオード形成領域ＲＧ２とが、それぞれ他の領域から電気的に分離される。すなわち、ＭＩＳＦＥＴ形成領域ＲＧ１は、フィールド絶縁膜ＦＩＬによって平面的に囲まれた活性領域であり、ダイオード形成領域ＲＧ２は、フィールド絶縁膜ＦＩＬによって平面的に囲まれた活性領域である。
次に、基板ＳＵＢの主面に、溝（トレンチ）ＴＲを形成する。溝ＴＲは、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成される溝ＴＲ１と、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成される溝ＴＲ２とを有しており、溝ＴＲ１は、トレンチゲート（ゲート電極ＧＥ）形成用の溝（トレンチ、ゲート用トレンチ、ゲート電極用の溝）であり、溝ＴＲ２は、ダミーゲート電極用の溝である。具体的には、溝ＴＲ（ＴＲ１，ＴＲ２）は、例えば次のようにして形成することができる。
まず、図１４および図１５に示されるように、基板ＳＵＢ上に、フィールド絶縁膜ＦＩＬおよび窒化シリコン膜ＳＮ１を覆うように、絶縁膜ＳＯ１を形成する。絶縁膜ＳＯ１は、酸化シリコン膜などからなり、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができる。それから、絶縁膜ＳＯ１上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域に開口部を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＳＯ１をエッチング（例えばドライエッチング）することで、溝ＴＲ形成予定領域の絶縁膜ＳＯ１を選択的に除去する。それから、このフォトレジストパターンを除去する。絶縁膜ＳＯ１は、溝ＴＲ形成予定領域に開口部を有した状態となっているため、この絶縁膜ＳＯ１をエッチングマスク（ハードマスク）として用いて、窒化シリコン膜ＳＮ１およびエピタキシャル層ＥＰをエッチング（例えばドライエッチング）することにより、図１４および図１５に示されるように、エピタキシャル層ＥＰに溝ＴＲ（ＴＲ１，ＴＲ２）を形成する。その後、図１６および図１７に示されるように、絶縁膜ＳＯ１および窒化シリコン膜ＳＮ１を、エッチング（例えばウェットエッチング）などにより除去する。このようにして、溝ＴＲ（ＴＲ１，ＴＲ２）を形成することができる。溝ＴＲ（ＴＲ１，ＴＲ２）の深さは、例えば０．５μｍ〜３．０μｍ程度とすることができる。
また、他の形態として、基板ＳＵＢ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、エピタキシャル層ＥＰをドライエッチングすることにより、溝ＴＲを形成することができる。
ＭＩＳＦＥＴ形成領域ＲＧ１の溝ＴＲ１とダイオード形成領域ＲＧ２の溝ＴＲ２とは、同じ工程（同じエッチング工程）によって形成されるため、同じ深さを有している。ＭＩＳＦＥＴ形成領域ＲＧ１の溝ＴＲ１の深さは、後で形成するｐ型半導体領域ＰＲ１の底部（接合面）よりも深く、かつエピタキシャル層ＥＰの底部（エピタキシャル層ＥＰと基板本体ＳＵＢ１との界面）よりは浅くなる寸法である。ダイオード形成領域ＲＧ２の溝ＴＲ２の深さは、後で形成するｐ型半導体領域ＰＲ３の底部よりも深く、かつｐ型ウエルＰＷ２の底部よりは浅くなる寸法である。
次に、図１８および図１９に示されるように、例えば熱酸化法などを用いて、溝ＴＲ（ＴＲ１，ＴＲ２）の内壁面（側面および底面）上などに比較的薄い酸化シリコン膜などからなる絶縁膜ＧＩａを形成する。この絶縁膜ＧＩａは、後でゲート絶縁膜ＧＩおよびダミーゲート絶縁膜ＧＩＤとなる絶縁膜であり、溝ＴＲ（ＴＲ１，ＴＲ２）の内壁面（側面および底面）と、エピタキシャル層ＥＰの露出する上面とに形成される。
次に、基板ＳＵＢの主面上に、溝ＴＲ（ＴＲ１，ＴＲ２）内を埋めるように、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などの導電膜（導体膜）ＣＤＰを形成する。
次に、ゲート引き出し用配線部ＧＥ１形成予定領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＣＤＰ上に形成し、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＣＤＰをエッチバック（エッチング、異方性エッチング）する。このエッチバックにより、図２０および図２１に示されるように、溝ＴＲ（ＴＲ１，ＴＲ２）内と上記フォトレジストパターンの下に導電膜ＣＤＰを残し、それ以外の導電膜ＣＤＰを除去する。その後、フォトレジストパターンは除去する。溝ＴＲ１内に残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなり、溝ＴＲ１内に残存する導電膜ＣＤＰがゲート電極ＧＥとなり、溝ＴＲ２内に残存する絶縁膜ＧＩａがダミーゲート絶縁膜ＧＩＤとなり、溝ＴＲ２内に残存する導電膜ＣＤＰがダミーゲート電極ＧＥＤとなり、上記フォトレジストパターンの下に残存する導電膜ＣＤＰがゲート引き出し用配線部ＧＥ１となる。また、導電膜ＣＤＰのエッチバック工程で、エピタキシャル層ＥＰの上面の絶縁膜ＧＩａ（溝ＴＲの内壁以外の絶縁膜ＧＩａ）を除去する場合もある。
このようにして、溝ＴＲ１内に埋め込まれた導電膜ＣＤＰからなるゲート電極ＧＥと、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部ＧＥ１と、溝ＴＲ２内に埋め込まれた導電膜ＣＤＰからなるダミーゲート電極ＧＥＤと、が形成される。ゲート電極ＧＥは、絶縁膜ＧＩａ（すなわちゲート絶縁膜ＧＩ）を介して溝ＴＲ１内に埋め込まれた状態となっており、ダミーゲート電極ＧＥＤは、絶縁膜ＧＩａ（すなわちダミーゲート絶縁膜ＧＩＤ）を介して溝ＴＲ２内に埋め込まれた状態となっている。
なお、図２１には、点線で囲まれた領域ＲＧ３の拡大図も示されているが、この領域ＲＧ３の拡大図に示されるように、導電膜ＣＤＰのエッチバック工程でのオーバーエッチングにより、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面が、エピタキシャル層Ｅの上面よりも後退する（高さが低くなる）場合もある。図２１の領域ＲＧ３の拡大図では、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面が、エピタキシャル層Ｅの上面よりも距離Ｌ１だけ低くなっている場合が示されている。ここで、基板ＳＵＢの裏面に近い方を低いとし、基板ＳＵＢの裏面から遠い方を高いとしている。このような場合でも、この距離Ｌ１は、後で形成されるｎ＋型半導体領域ＮＲ１の深さ（厚み）よりも小さくする。すなわち、ゲート電極ＧＥの上面が、後で形成されるｎ＋型半導体領域ＮＲ１の底面（下面）よりも高い位置になるようにする。これにより、ゲート電極ＧＥに所定の電圧を印加してチャネルを反転したときに、ソース用のｎ＋型半導体領域ＮＲ１とドレイン用のエピタキシャル層ＥＰとの間に、ゲート電極ＧＥの側面（すなわち溝ＴＲ１の側面）に沿って電流を的確に流すことができるようになる。
次に、図２２および図２３に示されるように、基板ＳＵＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型半導体領域ＰＲ１，ＰＲ３を形成する。ｐ型半導体領域ＰＲ１は、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成され、ｐ型半導体領域ＰＲ３は、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成されるが、ｐ型半導体領域ＰＲ１とｐ型半導体領域ＰＲ３とは、同じ工程（同じイオン注入工程）によって形成される。ｐ型半導体領域ＰＲ１は、チャネル領域用のｐ型半導体領域であり、ｐ型半導体領域ＰＲ３は、アノード用のｐ型半導体領域である。
ＭＩＳＦＥＴ形成領域ＲＧ１のｐ型半導体領域ＰＲ１とダイオード形成領域ＲＧ２のｐ型半導体領域ＰＲ３とは、同じ工程（同じイオン注入工程）によって形成されるため、同じ深さを有している。ＭＩＳＦＥＴ形成領域ＲＧ１のｐ型半導体領域ＰＲ１の深さ（底部の深さ位置）は、溝ＴＲ１の深さ（底部の深さ位置）よりも浅く、かつ、ダイオード形成領域ＲＧ２のｐ型半導体領域ＰＲ３の深さ（底部の深さ位置）は、溝ＴＲ２の深さ（底部の深さ位置）よりも浅い。
次に、図２４および図２５に示されるように、基板ＳＵＢの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域ＮＲ１，ＮＲ２を形成する。ｎ＋型半導体領域ＮＲ１は、ソース領域用のｎ型半導体領域であり、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成され、ｎ＋型半導体領域ＮＲ２は、カソード用のｎ型半導体領域であり、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成される。
ｎ＋型半導体領域ＮＲ１，ＮＲ２を形成するためのイオン注入の際には、まず、ｎ＋型半導体領域ＮＲ１，ＮＲ２形成予定領域を露出しかつ他の領域を覆うようなフォトレジストパターンを基板ＳＵＢ（エピタキシャル層ＥＰ）の主面上に形成する。それから、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、基板ＳＵＢ（エピタキシャル層ＥＰ）の主面（ｎ＋型半導体領域ＮＲ１，ＮＲ２形成予定領域）にｎ型の不純物をイオン注入する。イオン注入後、フォトレジストパターンは除去する。
ｎ＋型半導体領域ＮＲ１とｎ＋型半導体領域ＮＲ２とは、同じ工程（同じイオン注入工程）によって形成される。このため、ＭＩＳＦＥＴ形成領域ＲＧ１のｎ＋型半導体領域ＮＲ１とダイオード形成領域ＲＧ２のｎ＋型半導体領域ＮＲ２とは、同じ深さを有している。ＭＩＳＦＥＴ形成領域ＲＧ１のｎ＋型半導体領域ＮＲ１の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ１の深さ（底部の深さ位置）よりも浅く、かつ、ダイオード形成領域ＲＧ２のｎ＋型半導体領域ＮＲ２の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ３の深さ（底部の深さ位置）よりも浅い。
次に、図２６および図２７に示されるように、基板ＳＵＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ＋型半導体領域ＰＲ２，ＰＲ４を形成する。ｐ＋型半導体領域ＰＲ２は、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰに形成され、ｐ＋型半導体領域ＰＲ４は、ダイオード形成領域ＲＧ２のエピタキシャル層ＥＰに形成される。
ｐ＋型半導体領域ＰＲ２，ＰＲ４を形成するためのイオン注入の際には、まず、ｐ＋型半導体領域ＰＲ２，ＰＲ４形成予定領域を露出しかつ他の領域を覆うようなフォトレジストパターンを基板ＳＵＢの主面上に形成する。それから、このフォトレジストパターンをマスク（イオン注入阻止マスク）として用いて、基板ＳＵＢ（エピタキシャル層ＥＰ）の主面（ｐ＋型半導体領域ＰＲ２，ＰＲ４形成予定領域）にｐ型の不純物をイオン注入する。イオン注入後、フォトレジストパターンは除去する。
ｐ＋型半導体領域ＰＲ２とｐ＋型半導体領域ＰＲ４とは、同じ工程（同じイオン注入工程）によって形成される。このため、ＭＩＳＦＥＴ形成領域ＲＧ１のｐ＋型半導体領域ＰＲ２とダイオード形成領域ＲＧ２のｐ＋型半導体領域ＰＲ４とは、同じ深さを有している。ＭＩＳＦＥＴ形成領域ＲＧ１のｐ＋型半導体領域ＰＲ２の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ１の深さ（底部の深さ位置）よりも浅く、かつ、ダイオード形成領域ＲＧ２のｐ＋型半導体領域ＰＲ４の深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲ３の深さ（底部の深さ位置）よりも浅い。また、ｐ＋型半導体領域ＰＲ２の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ１の不純物濃度（ｐ型不純物濃度）よりも高く、ｐ＋型半導体領域ＰＲ４の不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＲ３の不純物濃度（ｐ型不純物濃度）よりも高い。
ｐ型半導体領域ＰＲ２およびｎ型半導体領域ＮＲ１は、ＭＩＳＦＥＴ形成領域ＲＧ１のエピタキシャル層ＥＰの表層部分に形成されるが、ｐ型半導体領域ＰＲ１の上部に形成される。ｎ型半導体領域ＮＲ１は、トレンチゲート型ＭＩＳＦＥＴのソース領域としての機能を有しており、ソース用の半導体領域とみなすことができる。ｐ型半導体領域ＰＲ１は、トレンチゲート型ＭＩＳＦＥＴのチャネル形成領域としての機能を有している。ＭＩＳＦＥＴ形成領域ＲＧ１において、ｎ型半導体領域ＮＲ１およびｐ型半導体領域ＰＲ１は、溝ＴＲ１よりも浅く形成されるため、溝ＴＲ１は、ｎ型半導体領域ＮＲ１およびｐ型半導体領域ＰＲ１を貫通して、その下層のエピタキシャル層ＥＰ（ｎ−型のエピタキシャル層ＥＰ）中で終端した状態となっている。また、ダイオード形成領域ＲＧ２において、ｐ型半導体領域ＰＲ３は、溝ＴＲ２よりも浅く形成されるため、溝ＴＲ２は、ｐ型半導体領域ＰＲ３を貫通して、ｐ型ウエルＰＷ２中で終端した状態となっている。
また、ここでは、ｎ＋型半導体領域ＮＲ１，ＮＲ２を先に形成してから、ｐ＋型半導体領域ＰＲ２，ＰＲ４を形成する場合について説明したが、他の形態として、ｐ＋型半導体領域ＰＲ２，ＰＲ４を先に形成してから、ｎ＋型半導体領域ＮＲ１，ＮＲ２を形成することもできる。
次に、導入された不純物を活性化するための熱処理である活性化アニールを行う。この活性化アニールは、例えば８００〜１０００℃程度で行うことができる。これにより、基板ＳＵＢ（エピタキシャル層ＥＰ）に形成した各半導体領域（ｐ型半導体領域ＰＲ１，ＰＲ３、ｐ＋型半導体領域ＰＲ２，ＰＲ４およびｎ＋型半導体領域ＮＲ１，ＮＲ２など）に導入された不純物を活性化させることができる。
次に、図２８および図２９に示されるように、基板ＳＵＢの主面上に、ゲート電極ＧＥ、ゲート引き出し用配線部ＧＥ１およびダミーゲート電極ＧＥＤを覆うように、層間絶縁膜として絶縁膜（例えば酸化シリコン膜）ＩＬ１を形成する。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をエッチング（例えばドライエッチング）することにより、絶縁膜ＩＬ１にコンタクトホール（開口部、孔、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴのうち、コンタクトホールＣＮＴ１からゲート引き出し用配線部ＧＥ１が露出され、コンタクトホールＣＮＴ２からｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２が露出される。また、コンタクトホールＣＮＴのうち、コンタクトホールＣＮＴ３からｐ＋型半導体領域ＰＲ４が露出され、コンタクトホールＣＮＴ４からｎ＋型半導体領域ＮＲ２が露出され、コンタクトホールＣＮＴ５からダミーゲート電極ＧＥＤが露出される。
次に、図３０および図３１に示されるように、コンタクトホールＣＮＴ内に、導電体部（接続用導体部）として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３０および図３１では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
コンタクトホールＣＮＴ１内に埋め込まれたプラグＰＧが、プラグＰＧ１であり、コンタクトホールＣＮＴ２内に埋め込まれたプラグＰＧが、プラグＰＧ２である。また、コンタクトホールＣＮＴ３内に埋め込まれたプラグＰＧが、プラグＰＧ３であり、コンタクトホールＣＮＴ４内に埋め込まれたプラグＰＧが、プラグＰＧ４であり、コンタクトホールＣＮＴ５内に埋め込まれたプラグＰＧが、プラグＰＧ５である。プラグＰＧ１は、コンタクトホールＣＮＴ１の底部でゲート引き出し用配線部ＧＥ１に接して電気的に接続される。プラグＰＧ２は、コンタクトホールＣＮＴ２の底部でｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２に接して、それらと電気的に接続される。プラグＰＧ３は、コンタクトホールＣＮＴ３の底部でｐ＋型半導体領域ＰＲ４に接して電気的に接続される。プラグＰＧ４は、コンタクトホールＣＮＴ４の底部でｎ＋型半導体領域ＮＲ２に接して電気的に接続される。プラグＰＧ５は、コンタクトホールＣＮＴ５の底部でダミーゲート電極ＧＥＤに接して電気的に接続される。
次に、基板ＳＵＢの主面上に、すなわちプラグＰＧが埋め込まれた絶縁膜ＩＬ１上に、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）をスパッタリング法などにより形成し、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターン化することにより、配線Ｍ１を形成する。
配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、プラグＰＧ１を介して、ゲート引き出し用配線部ＧＥ１に電気的に接続される。また、配線Ｍ１のうちのソース用配線Ｍ１Ｓは、プラグＰＧ２を介して、ｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ２と電気的に接続される。また、配線Ｍ１のうちのアノード用配線Ｍ１Ａは、プラグＰＧ３を介して、ｐ＋型半導体領域ＰＲ４と電気的に接続される。また、配線Ｍ１のうちのカソード用配線Ｍ１Ｃは、プラグＰＧ４を介して、ｎ＋型半導体領域ＮＲ２と電気的に接続される。また、配線Ｍ１のうちのカソード用配線Ｍ１またはアノード用配線Ｍ１Ａは、プラグＰＧ５を介して、ダミーゲート電極ＧＥＤと電気的に接続される。
ここでは、プラグＰＧと配線Ｍ１とを別々に形成する場合について説明した。他の形態として、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。この場合、プラグＰＧを形成せずに、基板ＳＵＢの主面上に（すなわち絶縁膜ＩＬ１上に）、コンタクトホールＣＮＴを埋めるように、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）を形成し、この導電体膜をフォトリソグラフィ技術およびエッチング技術を用いてパターン化することにより、配線Ｍ１を形成する。この場合は、プラグＰＧが配線Ｍ１の一部で形成された状態（すなわちプラグＰＧが配線Ｍ１と一体的に形成された状態）となる。
次に、図３２および図３３に示されるように、基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、例えばポリイミド系の樹脂などからなり、表面保護のために形成する。
次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ２をパターン化し、配線Ｍ１の一部が露出するような開口部ＯＰを絶縁膜ＩＬ２に形成することで、ボンディングパッド（パッド電極）を形成する。
絶縁膜ＩＬ２の開口部ＯＰから露出するソース用配線Ｍ１Ｓが、ソース用のボンディングパッドＰＤＳとなり、絶縁膜ＩＬ２の開口部ＯＰから露出するゲート用配線Ｍ１Ｇが、ゲート用のボンディングパッドＰＤＧとなる。また、絶縁膜ＩＬ２の開口部ＯＰから露出するアノード用配線Ｍ１Ａが、アノード用のボンディングパッド（図示せず）となり、絶縁膜ＩＬ２の開口部ＯＰから露出するカソード用配線Ｍ１Ｃが、カソード用のボンディングパッド（図示せず）となる。
また、開口部ＯＰから露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（配線Ｍ１）の表面の酸化を抑制または防止することができる。
次に、基板ＳＵＢの裏面（エピタキシャル層ＥＰを形成した側とは逆側の基板ＳＵＢの主面、すなわちエピタキシャル層ＥＰを形成した側とは逆側の基板本体ＳＵＢ１の裏面）を研削または研磨して、基板ＳＵＢの厚みを薄くする。その後、基板ＳＵＢの裏面（基板本体ＳＵＢ１の裏面）全体に金属層を蒸着法などによって被着することにより、裏面電極（ドレイン電極）ＢＥを形成する。裏面電極ＢＥは、トレンチゲート型のＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。基板本体ＳＵＢ１およびエピタキシャル層ＥＰは、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴのドレイン領域としての機能を有している。裏面電極ＢＥは、例えば、基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。
このようにして、本実施の形態の半導体装置が製造される。その後、基板ＳＵＢをダイシングなどによって分割（分離、切断）することにより、基板ＳＵＢから個々の半導体チップ（半導体装置）が取得される。
＜半導体装置の回路構成例について＞
次に、本実施の形態の半導体装置の回路構成例について説明する。図３４は、本実施の形態の半導体装置の使用例を示す回路ブロック図である。図３４において、一点鎖線で囲まれた部分が本実施の形態の半導体装置（半導体チップ）ＣＰ１で構成された部分であり、二点鎖線で囲まれた部分が他の半導体装置（半導体チップ）ＣＰ２で構成された部分である。
図３４に示されるように、半導体装置ＣＰ１は、スイッチ用のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１を有し、半導体装置ＣＰ２は、制御回路ＤＲを有している。パワーＭＩＳＦＥＴＱ１は、制御回路ＤＲによって制御され、制御回路ＤＲは、パワーＭＩＳＦＥＴを駆動するためのドライバ回路（駆動回路）の機能も備えている。
パワーＭＩＳＦＥＴＱ１は、上記ＭＩＳＦＥＴ形成領域ＲＧ１に形成された複数の単位トランジスタセル（トレンチゲート型ＭＩＳＦＥＴ）が並列に接続されることで形成されている。このため、上記裏面電極ＢＥは、パワーＭＩＳＦＥＴＱ１のドレイン用の裏面電極であり、パワーＭＩＳＦＥＴＱ１のドレインは、半導体装置ＣＰ１の外部に配置された電源（バッテリなど）ＢＴと接続されている。パワーＭＩＳＦＥＴＱ１のソースは、半導体装置ＣＰ１の外部に配置された負荷ＬＡ１に接続されている。パワーＭＩＳＦＥＴＱ１のゲートは、制御回路ＤＲに接続されている。つまり、上記裏面電極ＢＥが電源ＢＴに接続され、上記ソース用のボンディングパッドＰＤＳが負荷ＬＡ１に接続され、上記ゲート用のボンディングパッドＰＤＧが制御回路ＤＲに接続されている。
制御回路ＤＲからパワーＭＩＳＦＥＴＱ１のゲートにオン信号（パワーＭＩＳＦＥＴＱ１をオン状態とするゲート電圧）を供給することで、パワーＭＩＳＦＥＴＱ１をオン状態とすることができるようになっている。パワーＭＩＳＦＥＴＱ１がオン状態になると、電源ＢＴの電圧がパワーＭＩＳＦＥＴＱ１から出力されて負荷ＬＡ１に供給される。制御回路ＤＲからパワーＭＩＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＩＳＦＥＴＱ１がオフ状態になると、電源ＢＴから負荷ＬＡ１への電圧の供給が停止される。半導体装置ＣＰ１のパワーＭＩＳＦＥＴＱ１のオン／オフの制御は、半導体装置ＣＰ２の制御回路ＤＲによって行われる。
このように、半導体装置ＣＰ１，ＣＰ２（あるいは半導体装置ＣＰ１，ＣＰ２を備えた半導体装置）は、電源ＢＴから負荷ＬＡ１への電圧の印加のオン・オフの切換を行う、スイッチ用の半導体装置として機能することができる。また、半導体装置ＣＰ１のパワーＭＩＳＦＥＴＱ１はスイッチ素子（スイッチング素子）として機能することができる。また、パワーＭＩＳＦＥＴＱ１の出力が負荷ＬＡ１に供給されるため、パワーＭＩＳＦＥＴＱ１は出力回路とみなすこともできる。
また、半導体装置ＣＰ１内には、温度検知用のダイオードＤＤ１が設けられている。ダイオードＤＤ１は、パワーＭＩＳＦＥＴＱ１の温度を検知するためのダイオード（回路）であり、パワーＭＩＳＦＥＴＱ１の発熱を検知するためのダイオード（回路）とみなすこともでき、パワーＭＩＳＦＥＴＱ１の温度（発熱）を検知可能とするために、半導体装置ＣＰ１内（好ましくは半導体装置ＣＰ１内におけるパワーＭＩＳＦＥＴＱ１の近傍）に配置されている。また、ダイオードＤＤ１を温度検知回路とみなすこともできる。
ダイオードＤＤ１は、上記ダイオード形成領域ＲＧ２に形成された上記ダイオードＤＤであり、上記ｎ＋型半導体領域ＮＲ２と上記ｐ型半導体領域ＰＲ３ａとの間にＰＮ接合が形成されることで形成されている。また、このダイオードＤＤ１は、ダイオードのＰＮ接合に順方向バイアスをかけて使用するＶＦダイオードである。
ダイオードＤＤ１のアノード（アノード用の上記配線Ｍ１Ａ）およびカソード（カソード用の上記配線Ｍ１Ｃ）の一方または両方は、制御回路ＤＲに接続されている。ダイオードＤＤ１は、温度によって電圧−電流特性が変化するため、ダイオードＤＤ１の電圧−電流特性を検知（モニタ）することで、半導体装置ＣＰ１におけるダイオードＤＤ１の温度（半導体装置ＣＰ１におけるダイオードＤＤ１が配置された領域の温度に対応）を検知することができる。このため、半導体装置ＣＰ１にダイオードＤＤ１を配置する（好ましくはパワーＭＩＳＦＥＴＱ１の近傍に配置する）ことで、パワーＭＩＳＦＥＴＱ１の温度（発熱）をダイオードＤＤ１で検知することができる。
このため、パワーＭＩＳＦＥＴＱ１が過剰に発熱してダイオードＤＤ１の温度が所定の上限温度よりも高くなったときには、制御回路ＤＲがパワーＭＩＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＩＳＦＥＴＱ１をオフ状態に切り換える。これにより、パワーＭＩＳＦＥＴＱ１の過剰な発熱時には、これをダイオードＤＤ１によって検知して、パワーＭＩＳＦＥＴＱ１を速やかにオフ状態に切り換えることができる。
例えば、パワーＭＩＳＦＥＴＱ１をオンにして電源ＢＴから負荷ＬＡ１に電圧を印加している状態でもしも負荷ＬＡ１が短絡すると、パワーＭＩＳＦＥＴＱ１に大電流（通常動作時よりも大きな電流）が流れてしまい、パワーＭＩＳＦＥＴＱ１が過剰に発熱する。このパワーＭＩＳＦＥＴＱ１の過剰な発熱による温度上昇をダイオードＤＤ１で検知することで、負荷ＬＡ１が短絡したときには、パワーＭＩＳＦＥＴＱ１を速やかにオフ状態に切り換えることができる。負荷ＬＡ１としては、スイッチ用の半導体装置（ＣＰ１）を介して電源ＢＴに接続することが望まれる任意の電子装置（または電子部品）を適用することができる。
また、ここでは、本実施の形態を適用するのに好適な回路構成例について図３４を参照して説明したが、他の回路構成に適用することもできる。
＜比較例について＞
図３５は、比較例の半導体装置の要部断面図であり、比較例の半導体装置におけるダイオード形成領域が示されている。
図３５の比較例の半導体装置は、基板ＳＵＢに相当する基板（半導体基板）ＳＵＢ１０１にダイオードが形成されている。具体的には、基板ＳＵＢ１０１は、ｎ＋型の単結晶シリコンからなる基板本体（半導体基板）ＳＵＢ１０２と、基板本体ＳＵＢ１０２の主面上に形成されたｎ−型の単結晶シリコンからなるエピタキシャル層ＥＰ１０１とを有している。そして、フィールド絶縁膜ＦＩＬ１０１で規定されたエピタキシャル層ＥＰ１０１の活性領域に、ダイオード用のｎ＋型半導体領域ＮＲ１０２、ｐ型半導体領域ＰＲ１０３およびｐ＋型半導体領域ＰＲ１０４が形成されている。基板ＳＵＢの主面上には、層間絶縁膜ＩＬ１０１が形成され、層間絶縁膜ＩＬ１０１にコンタクトホールＣＮＴ１０３，ＣＮＴ１０４が形成され、コンタクトホールＣＮＴ１０３，ＣＮＴ１０４内にプラグＰＧ１０３，ＰＧ１０４がそれぞれ形成されている。プラグＰＧ１０３，ＰＧ１０４が埋め込まれた層間絶縁膜ＩＬ１０１上には、アノード用の配線Ｍ１０１Ａおよびカソード用の配線Ｍ１０１Ｃが形成されている。層間絶縁膜ＩＬ１０１上には、配線Ｍ１０１Ａ，Ｍ１０１Ｃを覆うように保護膜（上記絶縁膜ＩＬ２に相当するもの）が形成されているが、図３５では、この保護膜の図示は省略している。基板ＳＵＢ１０１の裏面には、上記裏面電極ＢＥに相当する裏面電極ＢＥ１０１が形成されている。
ｎ＋型半導体領域ＮＲ１０２は、ダイオードのカソード用のｎ型半導体領域であり、エピタキシャル層ＥＰ１０１の表層部に形成されている。カソード用の配線Ｍ１０１Ｃは、コンタクトホールＣＮＴ１０４から露出するｎ＋型半導体領域ＮＲ１０２に、プラグＰＧ１０４を介して電気的に接続されている。ｐ型半導体領域ＰＲ１０３は、ダイオードのアノード用のｐ型半導体領域であり、ｎ＋型半導体領域ＮＲ１０２を内包するように形成されている。すなわち、ｎ＋型半導体領域ＮＲ１０２の側面および底面が、ｐ型半導体領域ＰＲ１０３に接しており、ｎ＋型半導体領域ＮＲ１０２とｐ型半導体領域ＰＲ１０３との間にＰＮ接合が形成されることで、ダイオードが形成されている。また、ｐ型半導体領域ＰＲ１０３よりの高不純物濃度のｐ＋型半導体領域ＰＲ１０４がエピタキシャル層ＥＰ１０１の表層部に形成されているが、このｐ＋型半導体領域ＰＲ１０４は、ｎ＋型半導体領域ＮＲ１０２から離間し、かつｐ型半導体領域ＰＲ１０３に内包される（従ってｐ型半導体領域ＰＲ１０３に接する）ように形成されている。アノード用の配線Ｍ１０１Ａは、コンタクトホールＣＮＴ１０３から露出するｐ＋型半導体領域ＰＲ１０４に、プラグＰＧ１０３を介して電気的に接続されている。
このような構成（図３５）の比較例の半導体装置は、次のような課題を有している。
すなわち、基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）に対してイオン注入を行うことにより、各半導体領域（図３５の場合はｎ＋型半導体領域ＮＲ１０２、ｐ型半導体領域ＰＲ１０３およびｐ＋型半導体領域ＰＲ１０４）を形成するが、このイオン注入の際に、基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）の表面に、イオン注入に伴う結晶欠陥が発生する。特に、ドーズ量が大きなイオン注入で結晶欠陥が発生しやすく、ｎ＋型半導体領域ＮＲ１０２形成用のイオン注入工程でｎ＋型半導体領域ＮＲ１０２の表層部分（表面付近）に結晶欠陥が発生しやすい。図３５では、ｎ＋型半導体領域ＮＲ１０２の表層部分に発生した結晶欠陥を×印で模式的に示してある。
イオン注入の後に、結晶欠陥を回復させるのに十分な熱処理を行うことも考えられるが、この場合、熱処理温度を高くする必要があるが、これは、イオン注入で注入された不純物を熱拡散させてしまうことにつながるため、熱処理温度の高温化には限界がある。また、トレンチゲート型ＭＩＳＦＥＴとダイオードを同一の半導体基板に形成した場合には、トレンチゲート型ＭＩＳＦＥＴのオン抵抗を低減するために、トレンチゲート型ＭＩＳＦＥＴのソース用の半導体領域（ｎ＋型半導体領域ＮＲ１に対応）、チャネル用の半導体領域（ｐ型半導体領域ＰＲ１に対応）およびトレンチゲート電極（ゲート電極ＧＥに対応）の各深さを浅くする要求がある。この要求をかなえるためには、イオン注入で注入した不純物の熱拡散を抑制することが好ましく、イオン注入後の熱処理温度を高くすることには、限界がある。
このため、イオン注入に起因した結晶欠陥が基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）の表面に残ってしまう虞があるが、その場合、トレンチゲート型ＭＩＳＦＥＴの特性には大きな問題は生じないが、ダイオードのリーク電流を増大させる虞がある。ダイオードのリーク電流が増大するのは、図３５の比較例の半導体装置の場合、ダイオードのカソード用のｎ＋型半導体領域ＮＲ１０２とダイオードのアノード用のｐ型半導体領域ＰＲ１０３とが、基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）の表面で隣接しており、ＰＮ接合面が基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）の表面に達しているためである。結晶欠陥が無い領域のＰＮ接合に比べて、結晶欠陥が生じている領域のＰＮ接合は、リークしやすい。このため、基板ＳＵＢ１０１（エピタキシャル層ＥＰ１０１）の表面およびその近傍では、イオン注入に伴う結晶欠陥が残存している可能性があり、そこにダイオードのＰＮ接合があることで、ｎ＋型半導体領域ＮＲ１０２とダイオードのアノード用のｐ型半導体領域ＰＲ１０３との間のＰＮ接合がリークしやすくなる（図３５では矢印ＹＧで指した位置でリークしやすくなる）。これは、ダイオードの特性の低下につながり、半導体装置の性能を低下させてしまう。
＜本実施の形態のダイオードの主要な特徴について＞
本実施の形態の半導体装置の主要な特徴の一つは、上記図４〜図７からも分かるように、ダイオード（ＤＤ）のカソードとして機能するｎ＋型半導体領域ＮＲ２の周囲が、平面視で、溝ＴＲ２によって囲まれていることである。すなわち、ダイオード形成領域ＲＧ２において、溝ＴＲ２が、平面視でｎ＋型半導体領域ＮＲ２を囲むように形成されている。つまり、ダイオード（ＤＤ）のカソードとして機能するｎ＋型半導体領域ＮＲ２の周囲は、平面視で、ダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２によって囲まれている。
ｎ＋型半導体領域ＮＲ２の周囲が、平面視で溝ＴＲ２によって囲まれていることにより、ダイオード（ＤＤ）のカソードとして機能するｎ＋型半導体領域ＮＲ２は、ダイオード（ＤＤ）のアノードとして機能するｐ型半導体領域に対して、平面的には（平面視では）接しておらず、基板ＳＵＢの厚み方向に接した状態となる。すなわち、アノード用のｐ型半導体領域の一部（ここではｐ型半導体領域ＰＲ３ａ）が、カソードとして機能するｎ＋型半導体領域ＮＲ２の直下に形成されており、ｎ＋型半導体領域ＮＲ２とｎ＋型半導体領域ＮＲ２の直下に位置するｐ型半導体領域（ここではｐ型半導体領域ＰＲ３ａ）との間にＰＮ接合が形成されることにより、ダイオード（ＤＤ）が形成されている。つまり、ｎ＋型半導体領域ＮＲ２の底面（下面）がｐ型半導体領域（ここではｐ型半導体領域ＰＲ３ａ）に接することにより、ｎ＋型半導体領域ＮＲ２の底面（下面）にＰＮ接合が形成され、それによってダイオード（ＤＤ）が形成されている。
ｎ＋型半導体領域ＮＲ２は、その底面（下面）が、アノード用のｐ型半導体領域（ここではｐ型半導体領域ＰＲ３ａ）と接しているため、カソードとして機能するｎ＋型半導体領域ＮＲ２は、ダイオード（ＤＤ）のアノード用のｐ型半導体領域（ここではｐ型半導体領域ＰＲ３ａ）と、基板ＳＵＢの厚み方向に接していることになる。一方、ｎ＋型半導体領域ＮＲ２の側面は、溝ＴＲ２に接しているため、ｎ＋型半導体領域ＮＲ２の側面は、ダイオード（ＤＤ）のアノード用のｐ型半導体領域とは接していない。このため、ｎ＋型半導体領域ＮＲ２の底面がアノード用のｐ型半導体領域と接し、ｎ＋型半導体領域ＮＲ２の側面は、アノード用のｐ型半導体領域とは接しておらず、その結果、ｎ＋型半導体領域ＮＲ２の側面は、いずれのｐ型半導体領域とも接しておらず、ｎ＋型半導体領域ＮＲ２は、いずれのｐ型半導体領域とも、平面的には（平面視では）接していないことになる。このため、カソード用のｎ型半導体領域（ここではｎ＋型半導体領域ＮＲ２）とアノード用のｐ型半導体領域との間のＰＮ接合は、ｎ＋型半導体領域ＮＲ２の側面には形成されずに、ｎ＋型半導体領域ＮＲ２の底面（下面）に形成されることになる。
ｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成する(このＰＮ接合によりダイオードＤＤが形成される)のは、ｐ型半導体領域ＰＲ３のうち、ｎ＋型半導体領域ＮＲ２の直下に位置する部分であるｐ型半導体領域ＰＲ３ａである。このため、主としてｐ型半導体領域ＰＲ３ａがダイオード（ＤＤ）のアノードとして機能するが、このｐ型半導体領域ＰＲ３ａは、ｐ型半導体領域ＰＲ３ａと同じ導電型のｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３ｂおよびｐ＋型半導体領域ＰＲ４を介して、プラグＰＧ３および配線（アノード用の配線）Ｍ１Ａに電気的に接続されている。このため、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとｐ型ウエルＰＷ２とｐ＋型半導体領域ＰＲ４とを合わせたものを、ダイオード（ＤＤ）のアノード用のｐ型半導体領域とみなすことができる。但し、ダイオード（ＤＤ）を形成するＰＮ接合が生じているのは、ｎ＋型半導体領域ＮＲ２とｎ＋型半導体領域ＮＲ２に接する部分のｐ型半導体領域との間であるため、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間（すなわちｎ＋型半導体領域ＮＲ２の底面）になる。また、ダイオード（ＤＤ）のカソード用のｎ型半導体領域は、ｎ＋型半導体領域ＮＲ２である。
このように、本実施の形態では、ダイオード（ＤＤ）のカソード用のｎ＋型半導体領域ＮＲ２の周囲が、平面視で溝ＴＲ２によって囲まれていることにより、ダイオード（ＤＤ）を形成するＰＮ接合が、ｎ＋型半導体領域ＮＲ２とｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域ＰＲ３ａとの間に形成されることになる。これにより、カソード用のｎ＋型半導体領域ＮＲ２とアノード用のｐ型半導体領域との間のＰＮ接合は、基板ＳＵＢの表面に達しておらず、たとえイオン注入に伴う結晶欠陥（上記図３５の比較例に関連して説明した結晶欠陥に対応）が基板ＳＵＢの表面付近に形成されていたとしても、その結晶欠陥が、ダイオード（ＤＤ）のＰＮ接合に影響するのを防止できる。
つまり、本実施の形態では、ダイオード（ＤＤ）を形成するＰＮ接合は、イオン注入に伴う結晶欠陥が残存しやすい基板ＳＵＢ（エピタキシャル層ＥＰ）の表面を避け、基板ＳＵＢ（エピタキシャル層ＥＰ）の表面よりも深い位置（ここではｎ＋型半導体領域ＮＲ２の底面）に形成されている。ｎ＋型半導体領域ＮＲ２の底面の深さは、基板ＳＵＢ（エピタキシャル層ＥＰ）の表面よりも深い位置にあり、基板ＳＵＢ（エピタキシャル層ＥＰ）の表面に比べてｎ＋型半導体領域ＮＲ２の底面の深さ位置には、イオン注入に伴う結晶欠陥が生じにくい。このため、ｎ＋型半導体領域ＮＲ２の底面で形成されるＰＮ接合は、イオン注入に伴う結晶欠陥の影響をほとんど受けず、結晶欠陥に起因したリークを生じにくい。従って、ダイオードの特性を向上させることができ、トレンチゲート型ＭＩＳＦＥＴおよびダイオードを備える半導体装置の性能を向上させることができる。
本実施の形態の半導体装置の主要な特徴の他の一つは、ダミーゲート電極ＧＥＤが、ダイオードＤＤのアノードまたはカソードのいずれか一方に電気的に接続されていることである。すなわち、ダミーゲート電極ＧＥＤは、アノード用のｐ型半導体領域またはカソード用のｎ＋型半導体領域ＮＲ２のいずれか一方に電気的に接続されている。
本実施の形態とは異なり、ダミーゲート電極ＧＥＤが、いずれの電位にも接続されておらず、フローティング電位（浮遊電位）とされている場合には、フローティング状態のダミーゲート電極ＧＥＤの電位が不安定になって、ダイオードＤＤの特性がばらついて（変動して）しまう。
それに対して、本実施の形態では、ダミーゲート電極ＧＥＤは、フローティング電位（浮遊電位）ではなく、ダイオードＤＤのアノードまたはカソードのいずれか一方に電気的に接続されている。すなわち、ダミーゲート電極ＧＥＤは、ダイオードＤＤのアノード用のｐ型半導体領域またはカソード用のｎ＋型半導体領域ＮＲ２のいずれか一方に電気的に接続されている。これにより、ダミーゲート電極ＧＥＤの電位は安定化するため、ダイオード（ＤＤ）の特性のばらつき（変動）を抑制または防止することができる。
図４〜図７の場合は、ダミーゲート電極ＧＥＤは、ダイオードＤＤのカソードに電気的に接続されている。すなわち、ダミーゲート電極ＧＥＤは、カソード用のｎ＋型半導体領域ＮＲ２に電気的に接続されている。具体的には、次のような接続関係になっている。
すなわち、図４〜図７の場合、カソード用のｎ＋型半導体領域ＮＲ２には、プラグＰＧ４を介して配線（カソード用の配線）Ｍ１Ｃが電気的に接続されている。つまり、ｎ＋型半導体領域ＮＲ２の上部にプラグＰＧ４が形成され、プラグＰＧ４の下部（底面）がｎ＋型半導体領域ＮＲ２に接し、プラグＰＧ４の上部（上面）が配線Ｍ１Ｃに接することで、配線Ｍ１Ｃがｎ＋型半導体領域ＮＲ２にプラグＰＧ４を介して電気的に接続された状態となっている。この配線Ｍ１Ｃは、プラグＰＧ５を介してダミーゲート電極ＧＥＤにも電気的に接続されている。すなわち、ダミーゲート電極ＧＥＤの上部にプラグＰＧ５が形成され、プラグＰＧ５の下部（底面）がダミーゲート電極ＧＥＤに接し、プラグＰＧ５の上部（上面）が配線Ｍ１Ｃに接することで、配線Ｍ１Ｃがダミーゲート電極ＧＥＤにプラグＰＧ５を介して電気的に接続された状態となっている。つまり、カソード用の配線Ｍ１Ｃは、プラグＰＧ４を介してカソード用のｎ＋型半導体領域ＮＲ２に電気的に接続されるだけでなく、プラグＰＧ５を介してダミーゲート電極ＧＥＤにも電気的に接続されている。これにより、ダミーゲート電極ＧＥＤは、プラグＰＧ５，配線Ｍ１ＣおよびプラグＰＧ４を介して、カソード用のｎ＋型半導体領域ＮＲ２に電気的に接続された状態となっている。
また、図４〜図７の場合、アノード用の配線Ｍ１Ａは、プラグＰＧ３を介してアノード用のｐ型半導体領域（ここではアノード用のｐ型半導体領域の一部であるｐ＋型半導体領域ＰＲ４）に電気的に接続されている。すなわち、ｐ＋型半導体領域ＰＲ４の上部にプラグＰＧ３が形成され、プラグＰＧ３の下部（底面）がｐ＋型半導体領域ＰＲ４に接し、プラグＰＧ３の上部（上面）が配線Ｍ１Ａに接することで、配線Ｍ１ＡがプラグＰＧ４を介してｐ＋型半導体領域ＰＲ４に（従ってアノード用のｐ型半導体領域に）電気的に接続された状態となっている。しかしながら、図４〜図７の場合、ダミーゲート電極ＧＥＤは、アノード用の配線Ｍ１Ａには電気的に接続されておらず、従って、ダミーゲート電極ＧＥＤは、アノード用のｐ型半導体領域には電気的に接続されていない。
他の形態として、ダミーゲート電極ＧＥＤを、ダイオードＤＤのカソードではなくアノードに電気的に接続することもでき、その場合を図３６〜図３９を参照して説明する。
図３６〜図３９は、ダミーゲート電極ＧＥＤを、ダイオードＤＤのアノードに電気的に接続した場合（すなわちダミーゲート電極ＧＥＤを、カソード用のｐ型半導体領域に電気的に接続した場合）の、本実施の形態の半導体装置の要部平面図（図３６）または要部断面図（図３７〜図３９）である。図３６〜図３９は、上記図４〜図７にそれぞれ対応するものであり、図３６のＡ２−Ａ２線の断面図が図３７に対応し、図３６のＢ２−Ｂ２線の断面図が図３８に対応し、図３６のＣ２−Ｃ２線の断面図が図３９に対応している。図３７〜図３９では、図面を見やすくするために、上記絶縁膜ＩＬ２は図示を省略している。また、図３６は、基板ＳＵＢの主面が示してあり、平面図であるが、図面を見やすくするために、上記図４と同様にハッチングを付してある。
図３６〜図３９の構造と、上記図４〜図７の構造との相違点は、コンタクトホールＣＮＴ５およびそれに埋め込まれたプラグＰＧ５の位置と、配線Ｍ１Ａ，Ｍ１Ｃのレイアウト（平面形状）であり、それ以外は基本的には同様とすることができる。
図３６〜図３９の場合は、ダミーゲート電極ＧＥＤは、ダイオードＤＤのアノードに電気的に接続されている。すなわち、ダミーゲート電極ＧＥＤは、アノード用のｐ型半導体領域に電気的に接続されている。具体的には、次のような接続関係になっている。
すなわち、図３６〜図３９の場合、アノード用のｐ型半導体領域には、プラグＰＧ３を介して配線（アノード用の配線）Ｍ１Ａが電気的に接続されており、この点は、図４〜図７の場合と同様である。つまり、アノード用のｐ型半導体領域の一部であるｐ＋型半導体領域ＰＲ４の上部にプラグＰＧ３が形成され、プラグＰＧ３の下部（底面）がｐ＋型半導体領域ＰＲ４に接し、プラグＰＧ３の上部（上面）が配線Ｍ１Ａに接することで、配線Ｍ１ＡがプラグＰＧ３を介してｐ＋型半導体領域ＰＲ４に（従ってアノード用のｐ型半導体領域に）電気的に接続された状態となっている。このアノード用の配線Ｍ１Ｃは、図３６〜図３９の場合、プラグＰＧ５を介してダミーゲート電極ＧＥＤにも電気的に接続されている。すなわち、ダミーゲート電極ＧＥＤの上部にプラグＰＧ５が形成され、プラグＰＧ５の下部（底面）がダミーゲート電極ＧＥＤに接し、プラグＰＧ５の上部（上面）が配線Ｍ１Ａに接することで、配線Ｍ１Ａがダミーゲート電極ＧＥＤにプラグＰＧ５を介して電気的に接続された状態となっている。つまり、図３６〜図３９の場合、アノード用の配線Ｍ１Ａは、プラグＰＧ３を介してアノード用のｐ型半導体領域に電気的に接続されるだけでなく、プラグＰＧ５を介してダミーゲート電極ＧＥＤにも電気的に接続されている。これにより、ダミーゲート電極ＧＥＤは、プラグＰＧ５、配線Ｍ１ＡおよびプラグＰＧ３を介して、アノード用のｐ型半導体領域に電気的に接続された状態となっている。なお、ｐ＋型半導体領域ＰＲ４は、ｐ型半導体領域ＰＲ３ｂおよびｐ型ウエルＰＷ２を介してｐ型半導体領域ＰＲ３ａに電気的に接続されているため、ダミーゲート電極ＧＥＤは、プラグＰＧ５、配線Ｍ１Ａ、プラグＰＧ３、ｐ＋型半導体領域ＰＲ４、ｐ型半導体領域ＰＲ３ｂおよびｐ型ウエルＰＷ２を介して、ｐ型半導体領域ＰＲ３ａに電気的に接続されることになる。
また、図３６〜図３９の場合、カソード用のｎ＋型半導体領域ＮＲ２に、プラグＰＧ４を介して配線（カソード用の配線）Ｍ１Ｃが電気的に接続されている点は、図４〜図７の場合と同様である。しかしながら、図３６〜図３９の場合、ダミーゲート電極ＧＥＤは、カソード用の配線Ｍ１Ｃには電気的に接続されておらず、従って、ダミーゲート電極ＧＥＤは、カソード用のｎ＋型半導体領域ＮＲ２には電気的に接続されていない。
このように、本実施の形態では、ダイオードＤＤのアノード（従ってアノード用のｐ型半導体領域）に電気的に接続されるか（図３６〜図３９の場合に対応）、あるいは、カソード（従ってｎ＋型半導体領域ＮＲ２）に電気的に接続されている（図４〜図７の場合に対応）。これにより、ダミーゲート電極ＧＥＤは、フローティング電位とならず、ダミーゲート電極ＧＥＤの電位が安定する。このため、ダイオードの特性のばらつき（変動）を抑制または防止することができ、半導体装置の性能を向上させることができる。
また、本実施の形態の半導体装置は、同一の基板ＳＵＢにトレンチゲート型のＭＩＳＦＥＴとダイオード（ＤＤ）とを形成した半導体装置である。このため、ｎ＋型半導体領域ＮＲ２を平面的に囲む溝ＴＲ２は、トレンチゲート（ゲート電極ＧＥ）形成用の溝ＴＲ１と同工程で形成することができ、溝ＴＲ２に絶縁膜を介して埋め込まれた導電体部を、トレンチゲート（ゲート電極ＧＥ）と同工程で形成したダミーゲート電極ＧＥＤとすることができる。これにより、製造工程数を増加させること無く、ｎ＋型半導体領域ＮＲ２を溝ＴＲ２（ダミーゲート絶縁膜ＧＩＤを介してダミーゲート電極ＧＥＤが埋め込まれた溝ＴＲ２）で囲むことができる。従って、製造工程数を抑制し、半導体装置の製造コストを低減できる。
また、溝ＴＲ２は、フィールド絶縁膜ＦＩＬに比べて、小さな幅で形成することが可能である。このため、ｎ＋型半導体領域ＮＲ２を囲むように溝ＴＲ２を形成したとしても、ダイオード形成領域ＲＧ２の平面寸法の増加を抑制することができ、半導体装置の平面積の増加を抑制または防止することができる。
また、トレンチゲート構造を形成するのと同工程でアノード用のｎ＋型半導体領域ＮＲ２を囲む溝構造を形成した場合、ｎ＋型半導体領域ＮＲ２を囲む溝ＴＲ２内には、絶縁膜（ダミーゲート絶縁膜ＧＩＤ）を介して導電体部（ダミーゲート電極ＧＥＤ）が埋め込まれた構造となる。溝ＴＲ２に埋め込まれたこの導電体部（ダミーゲート電極ＧＥＤ）をフローティングとせずに、アノードまたはカソードと電気的に接続することが重要であり、そうすることで、ダイオードの特性を安定させることができる。
また、イオン注入に伴う結晶欠陥（上記図３５の比較例に関連して説明した結晶欠陥に対応）が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面付近に形成されるが、基板ＳＵＢの表面からおよそ１００ｎｍ以上の深さの領域には、イオン注入に伴う結晶欠陥はほとんど形成されていないか、形成されても回復しやすい。このため、カソード用のｎ＋型半導体領域ＮＲ２の深さ（底面の深さ位置）は、基板ＳＵＢの表面から１００ｎｍ以上とすることが、より好ましい（例えば３００ｎｍ程度の深さとすることができる）。これにより、ｎ＋型半導体領域ＮＲ２の底面に形成されるＰＮ接合面が、基板ＳＵＢの表面から１００ｎｍ以上の深さとなるため、ＰＮ接合面に結晶欠陥が形成されているのを、より的確に防止することができ、結晶欠陥に起因したリークを、より的確に防止することができる。従って、ダイオードの特性を、より的確に向上させることができ、トレンチゲート型ＭＩＳＦＥＴおよびダイオードを備える半導体装置の性能を、より的確に向上させることができる。
また、本実施の形態では、ｎ＋型半導体領域ＮＲ２と、その直下のｐ型半導体領域ＰＲ３ａとの間にＰＮ接合を形成することでダイオードＤＤを形成しているが、このアノード用のｐ型半導体領域ＰＲ３ａを基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）に引き出すことで、アノード用の配線Ｍ１Ａをｐ型半導体領域ＰＲ３ａに電気的に接続することが可能になる。このため、ｎ＋型半導体領域ＮＲ２に直接接してＰＮ接合を形成するのは、アノード用のｐ型半導体領域の一部であるｐ型半導体領域ＰＲ３ａであるが、アノード用のｐ型半導体領域は、ｎ＋型半導体領域ＮＲ２の直下の領域から、ｎ＋型半導体領域ＮＲ２に溝ＴＲ２を介して平面視で隣接する領域にかけて形成することが好ましい。図４〜図７の場合（または図３６〜図３９の場合）には、ｐ型半導体領域ＰＲ３ａ，３ｂ、ｐ型ウエルＰＷ２およびｐ＋型半導体領域ＰＲ４からなるアノード用のｐ型半導体領域が、ｎ＋型半導体領域ＮＲ２の直下の領域から、ｎ＋型半導体領域ＮＲ２に溝ＴＲ２を介して平面視で隣接する領域にかけて形成されている。
具体的には、アノード用のｐ型半導体領域の一部（ｐ型半導体領域ＰＲ３ａとｎ＋型半導体領域ＮＲ２の直下の部分のｐ型ウエルＰＷ２とに対応）は、平面視でｎ＋型半導体領域ＮＲ２に重なる領域（すなわちｎ＋型半導体領域ＮＲ２の直下の領域）に形成されている。また、アノード用のｐ型半導体領域の他の一部（ｐ＋型半導体領域ＰＲ４とｐ型半導体領域ＰＲ３ｂとｐ型半導体領域ＰＲ３ｂの直下の部分のｐ型ウエルＰＷ２とに対応）は、平面視で、溝ＴＲ２を介してｎ＋型半導体領域ＮＲ２に隣接する領域に形成されている。また、アノード用のｐ型半導体領域の更に他の一部（溝ＴＲ２の直下の部分のｐ型ウエルＰＷ２に対応）は、平面視で溝ＴＲ２に重なる領域（すなわち溝ＴＲ２の直下の領域）に形成されている。つまり、アノード用のｐ型半導体領域は、平面視で、ｎ＋型半導体領域ＮＲ２に重なる領域と、溝ＴＲ２に重なる領域と、溝ＴＲ２を介してｎ＋型半導体領域ＮＲ２に隣接する領域とにわたって連続的に形成されている。
このように、アノード用のｐ型半導体領域を、ｎ＋型半導体領域ＮＲ２の直下の領域（平面視でｎ＋型半導体領域ＮＲ２に重なる領域）から、平面視で溝ＴＲ２を介してｎ＋型半導体領域ＮＲ２に隣接する領域にかけて形成する。そうすることで、平面視で溝ＴＲ２を介してｎ＋型半導体領域ＮＲ２に隣接する領域において、アノード用のｐ型半導体領域（ここではｐ型半導体領域ＰＲ３ｂおよびｐ＋型半導体領域ＰＲ４）を、基板ＳＵＢの表面で露出させることができ、そこに、プラグＰＧ３を介してアノード用の配線Ｍ１Ａを接続することができる。これにより、アノード用の配線Ｍ１Ａをアノード用のｐ型半導体領域に電気的に接続することが容易に可能となり、従って、アノード用の配線Ｍ１Ａをｐ型半導体領域ＰＲ３ａに電気的に接続することが容易に可能となる。
また、カソード用のｎ＋型半導体領域ＮＲ２の底部（底面）は、溝ＴＲ２の底部（底面）よりも浅いが、アノード用のｐ型半導体領域の底部（底面）は、溝ＴＲ２の底部（底面）よりも深くなっている。すなわち、カソード用のｎ＋型半導体領域ＮＲ２の底部（底面）の深さ位置は、溝ＴＲ２の底部（底面）の深さ位置よりも浅く、アノード用のｐ型半導体領域の底部（底面）の深さ位置は、溝ＴＲ２の底部（底面）の深さ位置よりも深くなっている。なお、図４〜図７の場合（または図３６〜図３９の場合）、アノード用のｐ型半導体領域の底部（底面）は、ｐ型ウエルＰＷ２の底部（底面）に対応している。
アノード用のｐ型半導体領域の底部（底面）を、溝ＴＲ２の底部（底面）よりも深くすることにより、溝ＴＲ２直下にもアノード用のｐ型半導体領域の一部が延在するようになる。このため、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成するｐ型半導体領域（ＰＲ３ａ）を、溝ＴＲ２直下に位置するｐ型半導体領域（ｐ型ウエルＰＷ２）を介して、溝ＴＲ２を挟んでｎ＋型半導体領域ＮＲ２に隣接する領域のｐ型半導体領域（ＰＲ３ｂ，ＰＲ４）に電気的に接続することができる。これにより、アノード用の配線Ｍ１Ａ（プラグＰＧ３）を、ｐ型半導体領域を経由して、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ＰＲ３ａ）まで電気的に接続することが容易に実現できる。
図４０は、第１検討例の半導体装置の要部断面図であり、図４〜図７（または図３６〜図３９）の構造において、ｐ型ウエルＰＷ２の形成を省略した場合の半導体装置の要部断面図であり、上記図５に対応する断面図が示されている。
図４０の場合、ｐ型ウエルＰＷ２が形成されていないため、アノード用のｐ型半導体領域は、ｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂおよびｐ＋型半導体領域ＰＲ４で形成されることになるが、この場合、アノード用のｐ型半導体領域の底部が、溝ＴＲ２の底部よりも浅いことになる。アノード用のｐ型半導体領域の底部が、溝ＴＲ２の底部よりも浅いと、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成するｐ型半導体領域（ＰＲ３ａ）を、基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）に引き出すことが難しい。つまり、図４０の場合は、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとの間がｐ型半導体領域でつながっていないため、アノード用の配線Ｍ１Ａを、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ＰＲ３ａ）と電気的に接続することが困難となる。
それに対して、本実施の形態では、アノード用のｐ型半導体領域の底部（ｐ型ウエルＰＷ２の底部に対応）は、溝ＴＲ２の底部よりも深くなっている。このため、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成するｐ型半導体領域（ＰＲ３ａ）を、溝ＴＲ２を越えて基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）に引き出すことができる。つまり、図４〜図７（または図３６〜図３９）の場合は、アノード用のｐ型半導体領域の底部（ｐ型ウエルＰＷ２の底部に対応）が、溝ＴＲ２の底部よりも深いことで、ｐ型半導体領域ＰＲ３ａとｐ型半導体領域ＰＲ３ｂとの間が、ｐ型ウエルＰＷ２でつながっている状態になる。このため、アノード用の配線Ｍ１Ａを、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ＰＲ３ａ）と電気的に接続することが容易に実現できる。
図４１は、第２検討例の半導体装置の要部断面図であり、図４〜図７（または図３６〜図３９）の構造において、ｐ型半導体領域ＰＲ３（ＰＲ３ａ，ＰＲ３ｂ）の形成を省略した場合の半導体装置の要部断面図であり、上記図５に対応する断面図が示されている。
図４１の場合、ｐ型半導体領域ＰＲ３（ＰＲ３ａ，ＰＲ３ｂ）が形成されていない。このため、図４〜図７（または図３６〜図３９）では、ｐ型半導体領域ＰＲ３（ＰＲ３ａ，ＰＲ３ｂ）となっていた領域は、図４１の場合は、ｐ型ウエルＰＷ２の一部となる。このため、図４１の場合は、アノード用のｐ型半導体領域は、ｐ型ウエルＰＷ２およびｐ＋型半導体領域ＰＲ４で形成されることになる。この場合、ｎ＋型半導体領域ＮＲ２と、ｎ＋型半導体領域ＮＲ２の直下に位置する部分のｐ型ウエルＰＷ２との間に、ＰＮ接合が形成されてダイオード（ＤＤ）が形成されることになる。
図４１の場合は、アノード用のｐ型半導体領域の底部（ｐ型ウエルＰＷ２の底部に対応）が、溝ＴＲ２の底部よりも深いため、溝ＴＲ２直下にもアノード用のｐ型半導体領域の一部（溝ＴＲ２直下のｐ型ウエルＰＷ２に対応）が延在するようになる。このため、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成する部分のｐ型ウエルＰＷ２を、溝ＴＲ２直下に位置する部分のｐ型ウエルＰＷ２を介して、溝ＴＲ２を挟んでｎ＋型半導体領域ＮＲ２に隣接する領域のｐ型ウエルＰＷ２およびｐ＋型半導体領域ＰＲ４に電気的に接続することができる。これにより、アノード用の配線Ｍ１Ａ（プラグＰＧ３）を、ｐ型半導体領域を経由して、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ｐ型ウエルＰＷ２）まで電気的に接続することが容易に実現できる。
このため、図４１の構造であっても、図４〜図７（または図３６〜図３９）の構造と同様に、カソード用のｎ＋型半導体領域ＮＲ２を溝ＴＲ２で平面的に囲んだことにより、イオン注入に伴う結晶欠陥に起因したリークを生じにくいダイオードを形成できる。そして、ダミーゲート電極ＧＥＤをアノードまたはカソードのいずれか一方に電気的に接続したことにより、ダイオードの特性のばらつき（変動）を抑制または防止できる。なお、ｎ＋型半導体領域ＮＲ２の底部が溝ＴＲ２の深さよりも浅いことは、図４１の構造も、図４〜図７（または図３６〜図３９）の構造も、共通である。従って、図４１の第２検討例は、本実施の形態の変形例とみなすことができる。
しかしながら、図４１の構造よりも、図４〜図７（または図３６〜図３９）の構造の方が、次の点で有利である。
すなわち、溝ＴＲ２は、トレンチゲート用の溝ＴＲ１と同工程で形成しており、ゲート電極ＧＥを埋め込むことを考慮して、深さをある程度確保する必要があるが、このような溝ＴＲ１，ＴＲ２よりも更に深さ（底面の位置）が深くなるような不純物拡散領域をイオン注入で形成する場合には、不純物濃度を高くすることは容易ではない。このため、図４１の場合のように、カソード用のｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成するｐ型半導体領域（図４１ではｐ型ウエルＰＷ２に対応）を、深さ（底面の位置）が溝ＴＲ２の深さよりも深くなるように形成する場合には、そのｐ型半導体領域（図４１ではｐ型ウエルＰＷ２に対応）の不純物濃度を高くすることには限界がある。
しなしながら、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２（カソード領域）との間にＰＮ接合を形成するｐ型半導体領域（アノード領域）は、不純物濃度が低いとダイオード特性が安定しにくい（ばらつきやすい）。これは、ｐ型半導体領域の不純物濃度が低い場合、そのｐ型半導体領域の不純物状態がばらつきやすく、また、可動イオンの影響を受けやすくなるためである。このため、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２（カソード領域）との間にＰＮ接合を形成するｐ型半導体領域（アノード領域）は、ある程度高い不純物濃度とすることが望ましい。しかしながら、上述のように、深さ（底面の位置）が溝ＴＲ２の深さよりも深くなるｐ型半導体領域を高不純物濃度に形成することは難しい。
それに対し、図４〜図７（又は図３６〜図３９）の構造の場合、アノード用のｐ型半導体領域は、ｎ＋型半導体領域ＮＲ２の直下に形成されてｎ＋型半導体領域ＮＲ２に接しかつ溝ＴＲ２の底部より浅いｐ型の第１領域（ｐ型半導体領域ＰＲ３ａに対応）と、この第１領域（ｐ型半導体領域ＰＲ３ａ）に接しかつ溝ＴＲ２の底部より深いｐ型の第２領域（ｐ型ウエルＰＷ２に対応）とを有している。すなわち、ｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）の底部は、溝ＴＲ２の底部よりも浅く、ｐ型の第２領域（ｐ型ウエルＰＷ２）の底部は、溝ＴＲ２の底部よりも深い。そして、第１領域（ｐ型半導体領域ＰＲ３ａ）は、第２領域（ｐ型ウエルＰＷ２）よりも高不純物濃度であり、第２領域（ｐ型ウエルＰＷ２）は、溝ＴＲ２の直下にも延在している。
このため、図４〜図７（または図３６〜図３９）の構造の場合、ｎ＋型半導体領域ＮＲ２の直下に形成されてｎ＋型半導体領域ＮＲ２に接するｐ型の第１領域（ｐ型半導体領域ＰＲ３ａに対応）については、溝ＴＲ２の底部よりも浅くしたことにより、高不純物濃度のｐ型領域とすることが容易である。ｎ＋型半導体領域ＮＲ２の直下に、ｎ＋型半導体領域ＮＲ２（カソード領域）との間にＰＮ接合を形成するように、高不純物濃度のｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）を設けたことで、ダイオード特性を安定させることができる。すなわち、ダイオード特性のばらつき（変動）を抑制することができる。そして、このｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）に接しかつ溝ＴＲ２の底部よりも深いｐ型の第２領域（ｐ型ウエルＰＷ２）を設けているが、このｐ型の第２領域（ｐ型ウエルＰＷ２）は、ｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）よりも低不純物濃度である。このため、ｐ型の第２領域（ｐ型ウエルＰＷ２）は、溝ＴＲ２の深さよりも深く形成することが容易であり、ｐ型の第２領域（ｐ型ウエルＰＷ２）を溝ＴＲ２の直下にも延在させることができる。
これにより、ｎ＋型半導体領域ＮＲ２の直下に位置してｎ＋型半導体領域ＮＲ２との間にＰＮ接合を形成するｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）を、溝ＴＲ２直下に位置する部分のｐ型ウエルＰＷ２を介して、溝ＴＲ２を挟んでｎ＋型半導体領域ＮＲ２に隣接する領域のｐ型半導体領域（ＰＷ２、ＰＲ３ｂ、ＰＲ４）に電気的に接続することができる。従って、アノード用の配線Ｍ１Ａ（プラグＰＧ３）を、ｐ型半導体領域を経由して、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ｐ型半導体領域ＰＲ３ａ）まで電気的に接続することが容易に実現できる。
また、上記ｐ型の第１領域（ｐ型半導体領域ＰＲ３ａ）は、ＭＩＳＦＥＴ形成領域ＲＧ１の上記ｐ型半導体領域ＰＲ１と同工程（同じイオン注入工程）で形成すれば、製造工程数を低減することができる。また、上記ｐ型の第２領域（ｐ型ウエルＰＷ２）は、ＭＩＳＦＥＴ形成領域ＲＧ１の上記ｐ型ウエルＰＷ１と同工程（同じイオン注入工程）で形成すれば、製造工程数を低減することができる。
＜変形例について＞
次に、本実施の形態の半導体装置の変形例について説明する。図４２は、本実施の形態の第１変形例の半導体装置の要部平面図であり、ダイオード形成領域ＲＧ２が示されている。図４３は、本実施の形態の第２変形例の半導体装置の要部平面図であり、ダイオード形成領域ＲＧ２が示されている。なお、図４２の第１変形例は、上記図４〜図７の半導体装置の変形例に対応し、図４２は上記図４に対応するものであり、図４３の第２変形例は、上記図３６〜図３９の半導体装置の変形例に対応し、図４３は上記図３６に対応するものである。
溝ＴＲ２がｎ＋型半導体領域ＮＲ２を平面視で囲んでいる点は、上記図４〜図７の半導体装置と図４２の第１変形例の半導体装置とで同じである。図４２の第１変形例の場合は、更に、アノード用のｐ型半導体領域が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面の露出した部分（ｐ型半導体領域ＰＲ３ｂおよびｐ型半導体領域ＰＲ４）を、溝ＴＲ２が平面視で囲んでいる。それ以外の構成については、図４２の第１変形例の半導体装置は、上記図４〜図７の半導体装置と同様である。
また、溝ＴＲ２がｎ＋型半導体領域ＮＲ２を平面視で囲んでいる点は、上記図３６〜図３９の半導体装置と図４３の第２変形例の半導体装置とで同じである。更に、図４３の第２変形例の場合は、図４２の第１変形例の場合と同様に、アノード用のｐ型半導体領域が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面の露出した部分（ｐ型半導体領域ＰＲ３ｂおよびｐ型半導体領域ＰＲ４）を、溝ＴＲ２が平面視で囲んでいる。それ以外の構成については、図４３の第２変形例の半導体装置は、上記図３６〜図３９の半導体装置と同様である。
すなわち、図４２の第１変形例の場合と図４３の第２変形例の場合は、溝ＴＲ２により平面的に囲まれかつ溝ＴＲ２を介して互いに隣接する２つの平面領域を設け、その２つの平面領域のうちの一方に、カソード用のｎ＋型半導体領域ＮＲ２を配置し、他方に、アノード領域を露出させてそこにプラグＰＧ４（配線Ｍ１Ａ）を接続している。
このような図４２の第１変形例および図４３の第２変形例の場合も、上述した本実施の形態の効果を得ることができる。
図４４および図４５は、本実施の形態の第３変形例の半導体装置の要部平面図（図４４）または要部断面図（図４５）であり、ダイオード形成領域ＲＧ２の平面図が図４４に示され、ダイオード形成領域ＲＧ２の断面図が図４５に示されている。なお、図４５は、ダイオード形成領域ＲＧ２の模式的な断面図であるため、図４４の断面には完全には一致しない。また、図４５では、図面を見やすくするために、上記絶縁膜ＩＬ２は図示を省略している。また、図４４は、平面図であるが、上記図４で付したハッチングと同様のハッチングを付してある。
図４４および図４５に示される第３変形例の半導体装置では、ダイオード形成領域ＲＧ２に複数のダイオードが形成され、それら複数のダイオードが直列に接続されており、ここでは一例として、ダイオード形成領域ＲＧ２に３つのダイオードが形成されて直列に接続されている場合について説明する。
図４４および図４５に示される第３変形例の半導体装置では、ダイオード形成領域ＲＧ２は、３つのダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃを有しており、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃ同士は、フィールド絶縁膜（素子分離領域）ＦＩＬにより分離されている。図４４および図４５の場合は、ダイオード形成領域ＲＧ２ａの隣にダイオード形成領域ＲＧ２ｂが配置され、ダイオード形成領域ＲＧ２ｂの隣（ダイオード形成領域ＲＧ２ａに隣り合う側とは反対側）にダイオード形成領域ＲＧ２ｃが配置されている。
図４４および図４５に示される第３変形例の半導体装置において、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃの基板ＳＵＢ（エピタキシャル層ＥＰ）のそれぞれには、ｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４、ｎ＋型半導体領域ＮＲ２および溝ＴＲ２が形成されている。各ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃにおけるｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４、ｎ＋型半導体領域ＮＲ２および溝ＴＲ２の構成は、上記図４〜図７の場合、上記図３６〜図３９の場合、上記図４２の場合、あるいは上記図４３の場合のいずれかと同様であるので、ここではその繰り返しの説明は省略する。なお、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃにおいても、溝ＴＲ２には、ダミーゲート絶縁膜ＧＩＤを介してダミーゲート電極ＧＥＤが埋め込まれている。
しかしながら、図４４および図４５に示される第３変形例の半導体装置の場合、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃに形成したプラグと配線の接続関係については、上記図４〜図７（または上記図３６〜図３９）の場合と一部相違しているおり、この点について以下に説明する。
ダイオード形成領域ＲＧ２ａには、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間のＰＮ接合によりダイオードＤＤａ（以下、ダイオード形成領域ＲＧ２ａに形成されたダイオードＤＤをダイオードＤＤａと称す）が形成されている。また、ダイオード形成領域ＲＧ２ｂには、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間のＰＮ接合によりダイオードＤＤｂ（以下、ダイオード形成領域ＲＧ２ｂに形成されたダイオードＤＤをダイオードＤＤｂと称す）が形成されている。また、ダイオード形成領域ＲＧ２ｃには、ｎ＋型半導体領域ＮＲ２とｐ型半導体領域ＰＲ３ａとの間のＰＮ接合によりダイオードＤＤｃ（以下、ダイオード形成領域ＲＧ２ｃに形成されたダイオードＤＤをダイオードＤＤｃと称す）が形成されている。これらのダイオードＤＤａ，ＤＤｂ，ＤＤｃが直列に接続されている。すなわち、ダイオード形成領域ＲＧ２ａのダイオードＤＤａのアノードが、ダイオード形成領域ＲＧ２ｂのダイオードＤＤｂのカソードに接続され、ダイオード形成領域ＲＧ２ｂのダイオードＤＤｂのアノードが、ダイオード形成領域ＲＧ２ｃのダイオードＤＤｃのカソードに接続されている。
具体的には、ダイオード形成領域ＲＧ２ａのｐ型半導体領域ＰＲ４に接続されたプラグＰＧ３ａ（ダイオード形成領域ＲＧ２ａのプラグＰＧ３をプラグＰＧ３ａと称す）は、配線Ｍ１ＡＣ１に接続され、この配線Ｍ１ＡＣ１は、ダイオード形成領域ＲＧ２ｂのプラグＰＧ４ｂ（ダイオード形成領域ＲＧ２ｂのプラグＰＧ４をプラグＰＧ４ｂと称す）にも接続されている。このプラグＰＧ４ｂは、ダイオード形成領域ＲＧ２ｂのｎ＋型半導体領域ＮＲ２に接続されている。このため、ダイオード形成領域ＲＧ２ａのｐ型半導体領域ＰＲ４（ダイオードＤＤａのアノード用のｐ型半導体領域）は、プラグＰＧ３ａ、配線Ｍ１ＡＣ１およびプラグＰＧ４ｂを介して、ダイオード形成領域ＲＧ２ｂのｎ＋型半導体領域ＮＲ２（ダイオードＤＤｂのカソード用のｎ型半導体領域）に電気的に接続されている。配線Ｍ１ＡＣ１は、ダイオード形成領域ＲＧ２ａのダイオードＤＤａのアノード用の配線と、ダイオード形成領域ＲＧ２ｂのダイオードＤＤｂのカソード用の配線とを兼ねている。
更に、ダイオード形成領域ＲＧ２ｂのｐ型半導体領域ＰＲ４に接続されたプラグＰＧ３ｂ（ダイオード形成領域ＲＧ２ｂのプラグＰＧ３をプラグＰＧ３ｂと称す）は、配線Ｍ１ＡＣ２に接続され、この配線Ｍ１ＡＣ２は、ダイオード形成領域ＲＧ２ｃのプラグＰＧ４ｃ（ダイオード形成領域ＲＧ２ｃのプラグＰＧ４をプラグＰＧ４ｃと称す）にも接続されている。このプラグＰＧ４ｃは、ダイオード形成領域ＲＧ２ｃのｎ＋型半導体領域ＮＲ２に接続されている。このため、ダイオード形成領域ＲＧ２ｂのｐ型半導体領域ＰＲ４（ダイオードＤＤｂのアノード用のｐ型半導体領域）は、プラグＰＧ３ｂ、配線Ｍ１ＡＣ２およびプラグＰＧ４ｃを介して、ダイオード形成領域ＲＧ２ｃのｎ＋型半導体領域ＮＲ２（ダイオードＤＤｃのカソード用のｎ型半導体領域）に電気的に接続されている。配線Ｍ１ＡＣ２は、ダイオード形成領域ＲＧ２ｂのダイオードＤＤｂのアノード用の配線と、ダイオード形成領域ＲＧ２ｃのダイオードＤＤｃのカソード用の配線とを兼ねている。
そして、ダイオード形成領域ＲＧ２ａのｎ＋型半導体領域ＮＲ２（ダイオードＤＤａのカソード用のｎ型半導体領域）に接続されたプラグＰＧ４ａ（ダイオード形成領域ＲＧ２ａのプラグＰＧ４をプラグＰＧ４ａと称す）は、配線Ｍ１Ｃ１に接続されている。また、ダイオード形成領域ＲＧ２ｃのｐ型半導体領域ＰＲ４（ダイオードＤＤｃのアノード用のｐ型半導体領域）に接続されたプラグＰＧ３ｃ（ダイオード形成領域ＲＧ２ｃのプラグＰＧ３をプラグＰＧ３ｃと称す）は、配線Ｍ１Ａ１に接続されている。配線Ｍ１Ｃ１は、ダイオード形成領域ＲＧ２ａのダイオードＤＤａのカソード用の配線であり、配線Ｍ１Ａ１は、ダイオード形成領域ＲＧ２ｃのダイオードＤＤｃのアノード用の配線である。配線Ｍ１Ａ１，Ｍ１ＡＣ１，Ｍ１ＡＣ２，Ｍ１Ｃ１は、上記配線Ｍ１により形成されているが、互いに分離されている。
これにより、配線Ｍ１Ｃ１と配線Ｍ１Ａ１との間に、ダイオード形成領域ＲＧ２ａのダイオードＤＤａとダイオード形成領域ＲＧ２ｂのダイオードＤＤｂとダイオード形成領域ＲＧ２ｃのダイオードＤＤｃとが直列に接続された状態となっている。これら直列接続されたダイオードを、例えば上記温度検知用のダイオードＤＤ１として用いることができる。
図４４および図４５に示される第３変形例の半導体装置においても、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃのカソード用のｎ＋型半導体領域ＮＲ２は、それぞれ溝ＴＲ２により平面的に囲まれている。これにより、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃのそれぞれにおいて、ダイオードを形成するＰＮ接合が、カソード用のｎ＋型半導体領域ＮＲ２の底面に形成される。このため、たとえイオン注入に伴う結晶欠陥（上記図３５の比較例に関連して説明した結晶欠陥に対応）が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面付近に形成されていたとしても、その結晶欠陥が、ダイオードのＰＮ接合に影響するのを防止できる。従って、ダイオードの特性を向上させることができ、トレンチゲート型ＭＩＳＦＥＴおよびダイオードを備える半導体装置の性能を向上させることができる。
また、図４４および図４５に示される第３変形例の半導体装置においても、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃに形成されたダミーゲート電極ＧＥＤが、ダイオードＤＤａ，ＤＤｂ，ＤＤｃのアノードまたはカソードに電気的に接続されている。
具体的には、ダイオード形成領域ＲＧ２ａのダミーゲート電極ＧＥＤに接続されたプラグＰＧ５ａ（ダイオード形成領域ＲＧ２ａのプラグＰＧ５をプラグＰＧ５ａと称す）は、配線Ｍ１ＡＣ１に接続されている。これにより、ダイオード形成領域ＲＧ２ａのダミーゲート電極ＧＥＤは、プラグＰＧ５ａ，ＰＧ３ａと配線Ｍ１ＡＣ１を介して、ダイオード形成領域ＲＧ２ａのｐ型半導体領域ＰＲ４に電気的に接続されるとともに、プラグＰＧ５ａ，ＰＧ４ｂと配線Ｍ１ＡＣ１を介して、ダイオード形成領域ＲＧ２ｂのｎ＋型半導体領域ＮＲ２に電気的に接続されている。つまり、ダイオード形成領域ＲＧ２ａのダミーゲート電極ＧＥＤは、ダイオードＤＤｂのカソード用のｎ型半導体領域と、ダイオードＤＤａのアノード用のｐ型半導体領域とに、電気的に接続されている。
また、ダイオード形成領域ＲＧ２ｂのダミーゲート電極ＧＥＤに接続されたプラグＰＧ５ｂ（ダイオード形成領域ＲＧ２ｂのプラグＰＧ５をプラグＰＧ５ｂと称す）は、配線Ｍ１ＡＣ２に接続されている。これにより、ダイオード形成領域ＲＧ２ｂのダミーゲート電極ＧＥＤは、プラグＰＧ５ｂ，ＰＧ３ｂと配線Ｍ１ＡＣ２を介して、ダイオード形成領域ＲＧ２ｂのｐ型半導体領域ＰＲ４に電気的に接続されるとともに、プラグＰＧ５ｂ，ＰＧ４ｃと配線Ｍ１ＡＣ２を介して、ダイオード形成領域ＲＧ２ｃのｎ＋型半導体領域ＮＲ２に電気的に接続されている。つまり、ダイオード形成領域ＲＧ２ｂのダミーゲート電極ＧＥＤは、ダイオードＤＤｃのカソード用のｎ型半導体領域と、ダイオードＤＤｂのアノード用のｐ型半導体領域とに、電気的に接続されている。
また、ダイオード形成領域ＲＧ２ｃのダミーゲート電極ＧＥＤに接続されたプラグＰＧ５ｃ（ダイオード形成領域ＲＧ２ｃのプラグＰＧ５をプラグＰＧ５ｃと称す）は、配線Ｍ１Ａ１に接続されている。これにより、ダイオード形成領域ＲＧ２ｃのダミーゲート電極ＧＥＤは、プラグＰＧ５ｃ，３ｃおよび配線Ｍ１Ａ１を介して、ダイオード形成領域ＲＧ２ｃのｐ型半導体領域ＰＲ４（ダイオードＤＤｃのアノード用のｐ型半導体領域）に電気的に接続されている。
他の形態として、ダイオード形成領域ＲＧ２ａのダミーゲート電極ＧＥＤをプラグＰＧ５ａを介して配線Ｍ１Ａ１に接続し、ダイオード形成領域ＲＧ２ｂのダミーゲート電極ＧＥＤをプラグＰＧ５ｂを介して配線Ｍ１ＡＣ１に接続し、ダイオード形成領域ＲＧ２ｃのダミーゲート電極ＧＥＤをプラグＰＧ５ｃを介して配線Ｍ１ＡＣ２に接続することもできる。
図４４および図４５に示される第３変形例の半導体装置においても、ダミーゲート電極ＧＥＤは、フローティング電位（浮遊電位）ではなく、いずれかのダイオードＤＤａ，ＤＤｂ，ＤＤｃのアノードまたはカソードに電気的に接続されていることにより、ダミーゲート電極ＧＥＤの電位が安定化するため、ダイオードの特性のばらつき（変動）を抑制または防止することができる。
また、図４４では、次のようにレイアウトを工夫している。
すなわち、ダイオード形成領域ＲＧ２ａの隣にダイオード形成領域ＲＧ２ｂを配置し、その更に隣（ダイオード形成領域ＲＧ２ａに隣り合う側とは反対側）にダイオード形成領域ＲＧ２ｃを配置している。そして、ダイオード形成領域ＲＧ２ａのカソード用のｎ＋型半導体領域ＮＲ２と、ダイオード形成領域ＲＧ２ｂにおいてプラグＰＧ３ｂを接続するアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）とが対向するようにする。また、ダイオード形成領域ＲＧ２ａにおいてプラグＰＧ３ａを接続するアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）と、ダイオード形成領域ＲＧ２ｂのカソード用のｎ＋型半導体領域ＮＲ２とが対向するようにする。また、ダイオード形成領域ＲＧ２ｂのカソード用のｎ＋型半導体領域ＮＲ２と、ダイオード形成領域ＲＧ２ｃにおいてプラグＰＧ３ｃを接続するアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）とが対向するようにする。また、ダイオード形成領域ＲＧ２ｂにおいてプラグＰＧ３ｂを接続するアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）と、ダイオード形成領域ＲＧ２ｃのカソード用のｎ＋型半導体領域ＮＲ２とが対向するようにする。
こうすることで、ダイオード形成領域ＲＧ２ａのアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）と、ダイオード形成領域ＲＧ２ｂのカソード用のｎ＋型半導体領域ＮＲ２とを、プラグＰＧ３ａ，ＰＧ４ｂおよび配線Ｍ１ＡＣ１を介して接続しやすくなる。また、ダイオード形成領域ＲＧ２ｂのアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）と、ダイオード形成領域ＲＧ２ｃのカソード用のｎ＋型半導体領域ＮＲ２とを、プラグＰＧ３ｂ，ＰＧ４ｃおよび配線Ｍ１ＡＣ２を介して接続しやすくなる。また、配線Ｍ１ＡＣ１，Ｍ１ＡＣ２、Ｍ１Ａ１，Ｍ１Ｃ１を配置しやすくなり、配線Ｍ１ＡＣ１，Ｍ１ＡＣ２、Ｍ１Ａ１，Ｍ１Ｃ１の加工が容易になる。また、配線抵抗の低減も可能になる。
つまり、複数のダイオード（ここではダイオードＤＤａ，ＤＤｂ，ＤＤｃ）を直列に接続する場合、ダイオード形成領域ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃが並んだ方向に見て、基板ＳＵＢの表面露出しているアノード用のｐ型半導体領域（ＰＲ４，ＰＲ３ｂ）とカソード用のｎ型半導体領域（ＮＲ２）とが、交互に並ぶ（千鳥配列となる）ようにすることが好ましい。これにより、複数のダイオード（ここではダイオードＤＤａ，ＤＤｂ，ＤＤｃ）を直列に接続しやすくなる。
次に、ダイオードＤＤａ，ＤＤｂ，ＤＤｃを上記温度検知用のダイオードＤＤ１として用いる場合の動作例について説明する。
ダイオードＤＤａ，ＤＤｂ，ＤＤｃを上記温度検知用のダイオードＤＤ１として用いる場合には、図４５に模式的に示されるように、配線Ｍ１Ｃ１を抵抗ＲＳＴを介して、接地電位（グランド電位）に接続する。この抵抗ＲＳＴは、上記半導体装置ＣＰ２（制御回路ＤＲ）に形成することができる。上記半導体装置ＣＰ２（制御回路ＤＲ）から、接地電位（グランド電位）が、抵抗ＲＳＴを介して配線Ｍ１Ｃ１に供給され、配線Ｍ１Ｃ１およびプラグＰＧ４ａを介して、ダイオード形成領域ＲＧ２ａのカソード用のｎ＋型半導体領域ＮＲ２に供給される。
基板ＳＵＢにダイオードＤＤａ，ＤＤｂ，ＤＤｃを形成しているが、基板ＳＵＢはｎ型半導体により構成されている。このため、カソード用のｎ＋型半導体領域ＮＲ２と、アノード用のｐ型半導体領域（ｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４およびｐ型ウエルＰＷ２を合わせたもの）と、ｎ型の基板ＳＵＢ（エピタキシャル層ＥＰ）とにより、バイポーラトランジスタが形成されることになる。ダイオード形成領域ＲＧ２ａ（ダイオードＤＤａ）のカソード用のｎ型半導体領域（ＮＲ２）とアノード用のｐ型半導体領域（ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４，ＰＷ２）とｎ型の基板ＳＵＢとにより形成されるバイポーラトランジスタをバイポーラトランジスタＢＰ１と称す。ダイオード形成領域ＲＧ２ｂ（ダイオードＤＤｂ）のカソード用のｎ型半導体領域（ＮＲ２）とアノード用のｐ型半導体領域（ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４，ＰＷ２）とｎ型の基板ＳＵＢとにより形成されるバイポーラトランジスタをバイポーラトランジスタＢＰ２と称す。ダイオード形成領域ＲＧ２ｃ（ダイオードＤＤｃ）のカソード用のｎ型半導体領域（ＮＲ２）とアノード用のｐ型半導体領域（ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４，ＰＷ２）とｎ型の基板ＳＵＢとにより形成されるバイポーラトランジスタをバイポーラトランジスタＢＰ３と称す。図４６は、ダイオードＤＤａ，ＤＤｂ，ＤＤｃにより形成した温度検知用ダイオードＤＤ１の回路図であり、ダイオードＤＤａ，ＤＤｂ，ＤＤｃおよび基板ＳＵＢにより形成されたバイポーラトランジスタＢＰ１，ＢＰ２，ＢＰ３がダーリントン接続された状態が示されている。
上記温度検知用のダイオードＤＤ１を動作する際には、裏面電極ＢＥおよび配線Ｍ１Ａ１に、接地電位（グランド電位）よりも高い電圧（電位）を供給する。これにより、配線Ｍ１Ａ１に配線Ｍ１Ｃ１よりも高い電圧が供給されることになるため、図４６の回路図に示されるように、各ダイオードＤＤａ，ＤＤｂ，ＤＤｃでアノードからカソードに電流が流れる。しかしながら、このとき、バイポーラトランジスタＢＰ１，ＢＰ２，ＢＰ３も動作して、裏面電極ＢＥから各ダイオードＤＤａ，ＤＤｂ，ＤＤｃのカソード側に電流が流れる。
ダイオードＤＤｃのアノードからカソードに流れる電流を電流ＩＢ３とし、ダイオードＤＤｂのアノードからカソードに流れる電流を電流ＩＢ２とし、ダイオードＤＤａのアノードからカソードに流れる電流を電流ＩＢ１とし、ダイオードＤＤｃのカソードから配線Ｍ１Ａを経て抵抗ＲＳＴに流れる電流を電流ＩＦとする。このとき、ＩＢ２＝ＩＢ３＋ＩＣ３かつＩＢ１＝ＩＢ２＋ＩＣ２かつＩＦ＝ＩＢ１＋ＩＣ１となる。ここで、裏面電極ＢＥ（ｎ型の基板ＳＵＢ）からダイオードＤＤｃのカソードに流れる電流が電流ＩＣ３であり、裏面電極ＢＥ（ｎ型の基板ＳＵＢ）からダイオードＤＤｂのカソードに流れる電流が電流ＩＣ２であり、裏面電極ＢＥ（ｎ型の基板ＳＵＢ）からダイオードＤＤａのアノードに流れる電流が電流ＩＣ１である。そして、ＩＢ１≒ＩＦ／ｈＦＥ、ＩＢ２≒ＩＦ／（ｈＦＥ）２、ＩＢ３≒ＩＦ／（ｈＦＥ）３が成り立つ。
なお、バイポーラトランジスタＢＰ１，ＢＰ２，ＢＰ３でみた場合、電流ＩＢ３はバイポーラトランジスタＢＰ３のベース電流に対応し、電流ＩＣ３はバイポーラトランジスタＢＰ３のコレクタ電流に対応する。また、電流ＩＢ２はバイポーラトランジスタＢＰ２のベース電流に対応し、電流ＩＣ２はバイポーラトランジスタＢＰ２のコレクタ電流に対応する。また、電流ＩＢ１はバイポーラトランジスタＢＰ１のベース電流に対応し、電流ＩＣ１はバイポーラトランジスタＢＰ１のコレクタ電流に対応する。また、ｈＦＥは、直流電流増幅率である。
図４７は、電圧−電流特性を示すグラフであり、温度検知用ダイオードＤＤ１の電圧−電流特性と、抵抗ＲＳＴの電圧−電流特性とが示されている。この温度検知用ダイオードＤＤ１は、直列接続されたダイオードＤＤａ，ＤＤｂ，ＤＤｃにより形成され、実際には図４６のようにダーリントン接続されたバイポーラトランジスタＢＰ１，ＢＰ２，ＢＰ３により形成されている。
図４７に示されるような電圧−電流特性を有する抵抗ＲＳＴおよび温度検知用ダイオードＤＤ１を用いた場合には、ちょうど電圧Ｖ０および電流Ｉ０でつりあって、この電圧Ｖ０が温度検知用ダイオードＤＤ１に印加されて電流Ｉ０が温度検知用ダイオードＤＤ１に流れることになる（電流Ｉ０に等しい上記電流ＩＦが流れる）。しかしながら、温度検知用ダイオードＤＤ１は、温度が変わると電圧−電流特性も変化し、つりあう電圧Ｖ０および電流Ｉ０が変わるため、電圧Ｖ０および電流Ｉ０の一方または両方をモニタ（検知）することにより、温度検知用ダイオードＤＤ１の温度を検知することができる。
また、温度検知用ダイオードＤＤ１は、１つのダイオードＤＤ、または直列接続した複数のダイオードＤＤにより形成することができる（図４４〜図４６の場合は３つのダイオードＤＤを直列接続している）。直列接続するダイオードＤＤの数を増やした方が、温度検知用ダイオードＤＤ１の電圧−電流特性の温度依存性が大きくなり、温度検知用ダイオードＤＤ１の電圧−電流特性の温度依存性が大きい方が、温度検知用ダイオードＤＤ１による温度検知の精度を高めやすい。このため、温度検知用ダイオードＤＤ１を、複数のダイオードＤＤ（直列に接続した複数のダイオードＤＤ）により形成することにより、温度検知用ダイオードＤＤ１による温度検知の精度を、より向上させることができる。
また、本実施の形態および以下の実施の形態２，３では、半導体装置（半導体チップ）にフィールド絶縁膜ＦＩＬを形成した場合について説明している。他の形態として、半導体装置（半導体チップ）全体に、フィールド絶縁膜ＦＩＬが無い場合もあり得る。
（実施の形態２）
図４８は、本実施の形態２の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
ｐ型半導体領域ＰＲ３ｂを形成せず、また、ｐ型半導体領域ＰＲ３ａの代わりにｐ型半導体領域ＰＲ３ｃを形成したこと以外は、本実施の形態２は、上記実施の形態１と基本的には同じである。以下、上記実施の形態１との相違点を中心に説明する。
本実施の形態２では、図４８に示されるように、ダイオード形成領域ＲＧ２において、ｐ型半導体領域ＰＲ３ｂを形成せず、また、ｐ型半導体領域ＰＲ３ａの代わりにｐ型半導体領域ＰＲ３ｃを形成している。すなわち、上記実施の形態１では、カソード用のｎ＋型半導体領域ＮＲ２の底面（下面）全体がｐ型半導体領域ＰＲ３ａに接していたが、本実施の形態２では、カソード用のｎ＋型半導体領域ＮＲ２の底面（下面）は、一部がｐ型半導体領域ＰＲ３ｃに接し、他部はｐ型ウエルＰＷ２に接している。つまり、本実施の形態２では、カソード用のｎ＋型半導体領域ＮＲ２の底面（下面）は、ｐ型半導体領域ＰＲ３ｃに接する部分とｐ型ウエルＰＷ２に接する部分とがある。
ｐ型半導体領域ＰＲ３ｃは、ｐ型ウエルＰＷ２よりも高不純物濃度であり、ｐ型半導体領域ＰＲ３ｃの底面は、ｐ型ウエルＰＷ２の底面よりも浅い。ｐ型半導体領域ＰＲ３ｃとｐ型ウエルＰＷ２とは、互いに接しているため、電気的に接続されている。
ダイオードＤＤを形成するためのＰＮ接合は、カソード用のｎ＋型半導体領域ＮＲ２の底面（下面）に形成されている点は、上記実施の形態１と本実施の形態２とで共通である。しかしながら、上記実施の形態１では、ｎ＋型半導体領域ＮＲ２とその直下のｐ型半導体領域ＰＲ３ａとの間のＰＮ接合により、ダイオードＤＤが形成されているのに対して、本実施の形態２では、ｎ＋型半導体領域ＮＲ２とその直下のｐ型半導体領域ＰＲ３ｃおよびｐ型ウエルＰＷ２との間のＰＮ接合により、ダイオードＤＤが形成されている。すなわち、本実施の形態２では、ｎ＋型半導体領域ＮＲ２とその直下のｐ型半導体領域ＰＲ３ｃとの間のＰＮ接合と、ｎ＋型半導体領域ＮＲ２とその直下のｐ型ウエルＰＷ２との間のＰＮ接合とにより、ダイオードＤＤが形成されている。
また、本実施の形態では、上記ｐ型半導体領域ＰＲ３ｂが形成されておらず、上記実施の形態１でｐ型半導体領域ＰＲ３ｂが形成されていた領域も、本実施の形態ではｐ型ウエルＰＷ２となっている。このため、本実施の形態２は、ｐ＋型半導体領域ＰＲ４はｐ型ウエルＰＷ２に接して電気的に接続されている。上記実施の形態１では、アノード用のｐ型半導体領域は、ｐ型半導体領域ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４およびｐ型ウエルＰＷ２により形成されていたが、本実施の形態２では、アノード用のｐ型半導体領域は、ｐ型半導体領域ＰＲ３ｃ，ＰＲ４およびｐ型ウエルＰＷ２により形成されている。
ｐ型半導体領域ＰＲ３ｃは、上記ｐ型半導体領域ＰＲ１と同工程（同じイオン注入工程）で形成すれば、製造工程数を低減することができる。
本実施の形態の他の構成については、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態２においても、上記実施の形態１と同様の効果を得ることができる。
すなわち、本実施の形態２においても、カソード用のｎ＋型半導体領域ＮＲ２は、溝ＴＲ２により平面的に囲まれている。これにより、ダイオードＤＤを形成するＰＮ接合が、カソード用のｎ＋型半導体領域ＮＲ２の底面に形成される。このため、たとえイオン注入に伴う結晶欠陥（上記図３５の比較例に関連して説明した結晶欠陥に対応）が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面付近に形成されていたとしても、その結晶欠陥が、ダイオードのＰＮ接合に影響するのを防止できる。従って、ダイオードの特性を向上させることができ、トレンチゲート型ＭＩＳＦＥＴおよびダイオードを備える半導体装置の性能を向上させることができる。
また、本実施の形態２においても、ダミーゲート電極ＧＥＤは、フローティング電位ではなく、ダイオードＤＤのアノードまたはカソードに電気的に接続されていることにより、ダミーゲート電極ＧＥＤの電位が安定化するため、ダイオードの特性のばらつき（変動）を抑制または防止することができる。
また、ｎ＋型半導体領域ＮＲ２の直下に、ｎ＋型半導体領域ＮＲ２の底面の一部と接するように、ｐ型ウエルＰＷ２よりも高不純物濃度のｐ型半導体領域ＰＲ３ｃを設けたことで、上記図４１の場合に比べて、ダイオード特性を安定させることができる（その理由は、上記ｐ型半導体領域ＰＲ３ａを設けた場合と同様である）。
しかしながら、製造工程数の低減や製造のしやすさの観点では、本実施の形態２よりも上記実施の形態１の方が有利である。これは、本実施の形態２では、ｎ＋型半導体領域ＮＲ２の直下の領域の一部のみにｐ型半導体領域ＰＲ３ｃを形成するため、ｐ型半導体領域ＰＲ３ｃ形成用のフォトレジストパターン（イオン注入のマスク用フォトレジストパターン）が必要となるためである。それに対して、上記実施の形態１では、ｎ＋型半導体領域ＮＲ２の直下の領域全体にｐ型半導体領域ＰＲ３ａを形成するため、ｐ型半導体領域ＰＲ３ａ形成用のフォトレジストパターン（イオン注入のマスク用フォトレジストパターン）は不要とすることができる。
（実施の形態３）
図４９は、本実施の形態３の半導体装置の要部断面図であり、上記実施の形態１の上記図１に対応するものである。
ｐ型半導体領域ＰＲ３ａの一部の直下にｐ型ウエルＰＷ２が形成されていないこと以外は、本実施の形態３は、上記実施の形態１と基本的には同じである。以下、上記実施の形態１との相違点を中心に説明する。
本実施の形態２では、図４９に示されるように、ダイオード形成領域ＲＧ２において、ｐ型半導体領域ＰＲ３ａの下にｐ型ウエルＰＷ２が形成されている領域とｐ型ウエルＰＷ２が形成されていない領域とがある。すなわち、ｐ型半導体領域ＰＲ３ａの一部の直下にはｐ型ウエルＰＷ２が形成されてｐ型半導体領域ＰＲ３ａとｐ型ウエルＰＷ２とが接しているが、ｐ型半導体領域ＰＲ３ａの他部の直下にはｐ型ウエルＰＷ２が形成されておらず、そこではｐ型半導体領域ＰＲ３ａとｎ型のエピタキシャル層ＥＰとが接している。このため、ｐ型半導体領域ＰＲ３ａの底面（下面）の一部にｐ型ウエルＰＷ２が接し、ｐ型半導体領域ＰＲ３ａの底面（下面）の他部にｐ型ウエルＰＷ２が接していない（ｎ型のエピタキシャル層ＥＰが接している）状態となっている。
但し、溝ＴＲ２の下にもｐ型ウエルＰＷ２が延在している点は、上記実施の形態１と本実施の形態３とで共通である。このため、本実施の形態３においても、ｐ型半導体領域ＰＲ３ａは、ｐ型半導体領域ＰＲ３ａの直下に位置する部分のｐ型ウエルＰＷ２と、溝ＴＲ２の下に位置する部分のｐ型ウエルＰＷ２とを介して、溝ＴＲ２を挟んでｎ＋型半導体領域ＮＲ２に隣接する領域のｐ型半導体領域（ｐ型ウエルＰＷ２、ｐ型半導体領域ＰＲ３ｂおよびｐ＋型半導体領域ＰＲ４）に電気的に接続することができる。これにより、本実施の形態３においても、アノード用の配線Ｍ１Ａ（プラグＰＧ３）を、ｐ型半導体領域を経由して、カソード用のｎ＋型半導体領域ＮＲ２の直下のｐ型半導体領域（ｐ型半導体領域ＰＲ３ａ）まで電気的に接続することが容易に実現できる。
本実施の形態の他の構成については、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
本実施の形態３においても、上記実施の形態１と同様の効果を得ることができる。
すなわち、本実施の形態３においても、カソード用のｎ＋型半導体領域ＮＲ２は、溝ＴＲ２により平面的に囲まれている。これにより、ダイオードＤＤを形成するＰＮ接合が、カソード用のｎ＋型半導体領域ＮＲ２の底面に形成される。このため、たとえイオン注入に伴う結晶欠陥（上記図３５の比較例に関連して説明した結晶欠陥に対応）が基板ＳＵＢ（エピタキシャル層ＥＰ）の表面付近に形成されていたとしても、その結晶欠陥が、ダイオードのＰＮ接合に影響するのを防止できる。従って、ダイオードの特性を向上させることができ、トレンチゲート型ＭＩＳＦＥＴおよびダイオードを備える半導体装置の性能を向上させることができる。
また、本実施の形態３においても、ダミーゲート電極ＧＥＤは、フローティング電位ではなく、ダイオードＤＤのアノードまたはカソードに電気的に接続されていることにより、ダミーゲート電極ＧＥＤの電位が安定化するため、ダイオードの特性のばらつき（変動）を抑制または防止することができる。
また、本実施の形態３（図４９）と上記実施の形態１（図１など）とを比べると、ｐ型半導体領域ＰＲ３ａの一部の直下にｐ型ウエルＰＷ２が形成されていない本実施の形態３よりも、ｐ型半導体領域ＰＲ３ａの直下全体にｐ型ウエルＰＷ２が形成されている上記実施の形態１の方が、より好ましい。その理由の一つは、次のようなものである。
ダイオードのカソード用のｎ型半導体領域（ＮＲ２）とアノード用のｐ型半導体領域（ＰＲ３ａ，ＰＲ３ｂ，ＰＲ４，ＰＷ２）とｎ型の基板ＳＵＢとで形成されるバイポーラトランジスタ（上記バイポーラトランジスタＢＰ１，ＢＰ２，ＢＰ３に相当するもの）のｈＦＥ（直流電流増幅率）は、本実施の形態３（図４９）よりも、上記実施の形態１（図１など）の方が小さくなる。これは、本実施の形態３では、ｐ型半導体領域ＰＲ３ａの一部の直下にｐ型ウエルＰＷ２が形成されていないのに対して、上記実施の形態１では、ｐ型半導体領域ＰＲ３ａの直下全体にｐ型ウエルＰＷ２が形成されているためである。
温度検知用ダイオードＤＤ１を、直列接続した複数のダイオードＤＤにより形成し、その直列接続数を多くすることにより、温度検知用ダイオードＤＤ１の電圧−電流特性の温度依存性が大きくすることができ、それによって、温度検知用ダイオードＤＤ１による温度検知の精度を高めることができる。しかしながら、ｈＦＥが大きいと、ベース電流（ダイオードＤＤに流れる電流）が小さくなるため、ダイオードＤＤを直列接続する段数を多くする効果が薄れてくる。このため、ｈＦＥは、ある程度低くすることが好ましい。従って、ｐ型半導体領域ＰＲ３ａの一部の直下にｐ型ウエルＰＷ２が形成されていない本実施の形態３よりも、ｐ型半導体領域ＰＲ３ａの直下全体にｐ型ウエルＰＷ２が形成されている上記実施の形態１の方が、より有利である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＥ，ＢＥ１０１ 裏面電極
ＢＰ１，ＢＰ２，ＢＰ３ バイポーラトランジスタ
ＢＴ 電源
ＣＤＰ 導電膜
ＣＮＴ，ＣＮＴ２，ＣＮＴ３，ＣＮＴ４，ＣＮＴ５ コンタクトホール
ＣＮＴ１０３，ＣＮＴ１０４ コンタクトホール
ＣＰ１，ＣＰ２ 半導体装置
ＤＤ，ＤＤ１，ＤＤａ，ＤＤｂ，ＤＤｃ ダイオード
ＤＲ 制御回路
ＥＰ，ＥＰ１０１ エピタキシャル層
ＦＩＬ，ＦＩＬ１０１ フィールド絶縁膜
ＧＥ ゲート電極
ＧＥ１ ゲート引き出し用配線部
ＧＥＤ ダミーゲート電極
ＧＩ ゲート絶縁膜
ＧＩＤ ダミーゲート絶縁膜
ＧＩａ 絶縁膜
ＩＬ１ 絶縁膜
ＩＬ１０１ 層間絶縁膜
ＩＬ２ 絶縁膜
ＬＡ１ 負荷
Ｍ１，Ｍ１Ａ，Ｍ１Ｃ，Ｍ１Ｇ，Ｍ１Ｓ 配線
Ｍ１０１Ａ，Ｍ１０１Ｃ 配線
Ｍ１ＡＣ１，Ｍ１ＡＣ２，Ｍ１Ａ１，Ｍ１Ｃ１ 配線
ＮＲ１，ＮＲ２，ＮＲ１０２ ｎ＋型半導体領域
ＯＰ 開口部
ＰＤＧ，ＰＤＳ ボンディングパッド
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ３ａ，ＰＧ３ｂ，ＰＧ３ｃ プラグ
ＰＧ４，ＰＧ４ａ，ＰＧ４ｂ，ＰＧ４ｃ，ＰＧ５ プラグ
ＰＧ５ａ，ＰＧ５ｂ，ＰＧ５ｃ，ＰＧ１０３，ＰＧ１０４ プラグ
ＰＲ１，ＰＲ３，ＰＲ３ａ，ＰＲ３ｂ，ＰＲ３ｃ ｐ型半導体領域
ＰＲ２，ＰＲ４ ｐ＋型半導体領域
ＰＲ１０３，ＰＲ１０４ ｐ型半導体領域
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｑ１ パワーＭＩＳＦＥＴ
ＲＧ１ ＭＩＳＦＥＴ形成領域
ＲＧ２，ＲＧ２ａ，ＲＧ２ｂ，ＲＧ２ｃ ダイオード形成領域
ＲＧ３ 領域
ＲＳＴ 抵抗
ＳＮ１ 窒化シリコン膜
ＳＯ１ 絶縁膜
ＳＵＢ，ＳＵＢ１０１ 基板
ＳＵＢ１，ＳＵＢ１０２ 基板本体
ＴＲ，ＴＲ１，ＴＲ２ 溝

Claims (18)

  1. 半導体基板に形成されたトレンチゲート型電界効果トランジスタおよびダイオードを有する半導体装置であって、
    前記半導体基板に形成された第１溝および第２溝と、
    前記第１溝内にゲート絶縁膜を介して形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
    前記第２溝内に第１絶縁膜を介して形成された導電体部と、
    前記半導体基板に形成された、前記ダイオード用の第１導電型の第１半導体領域および前記第１導電型とは逆の第２導電型の第２半導体領域と、
    前記第１半導体領域または前記第２半導体領域のいずれか一方に電気的に接続された第１配線と、
    を有し、
    前記第２溝は、平面視で前記第２半導体領域を囲むように形成されており、
    前記第１半導体領域の一部は、前記第２半導体領域の直下に形成されており、
    前記第２半導体領域と前記第２半導体領域の直下に位置する部分の前記第１半導体領域との間にＰＮ接合が形成されることにより、前記ダイオードが形成され、
    前記導電体部は、前記第１半導体領域または前記第２半導体領域のいずれか一方に電気的に接続されており、
    前記半導体基板の主面上に層間絶縁膜が形成され、前記層間絶縁膜に第１コンタクトホール、第２コンタクトホールおよび第３コンタクトホールが形成されており、
    前記第１コンタクトホールの底部で前記第１半導体領域の一部が露出され、
    前記第２コンタクトホールの底部で前記第２半導体領域の一部が露出され、
    前記第３コンタクトホールの底部で前記導電体部の一部が露出され、
    前記第１配線は、前記第１コンタクトホールの底部で露出する前記第１半導体領域または前記第２コンタクトホールの底部で露出する前記第２半導体領域のいずれか一方と電気的に接続されており、かつ、前記第３コンタクトホールの底部で露出する前記導電体部と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記導電体部は、ダミーゲート電極であることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２半導体領域の底部は、前記第２溝の底部よりも浅く、
    前記第２半導体領域の側面は、前記第２溝に接しており、前記第１半導体領域には接していないことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１半導体領域は、前記第２半導体領域の直下の領域から、前記第２半導体領域と前記第２溝を介して平面視で隣接する領域にかけて形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１半導体領域の底部は、前記第２溝の底部よりも深いことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第１半導体領域は、
    前記第２半導体領域の直下に形成されて前記第２半導体領域に接し、かつ前記第２溝の底部よりも浅い、第１導電型の第１領域と、
    前記第１領域と接しかつ前記第２溝の底部よりも深い、第１導電型の第２領域と、
    を有し、
    前記第２領域は、前記第２溝の直下にも延在しており、
    前記第１領域は、前記第２領域よりも高不純物濃度であることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第１半導体領域は、
    前記第２半導体領域と前記第２溝を介して平面視で隣接しかつ前記第２溝の底部よりも浅い、第１導電型の第３領域を更に有し、
    前記第２領域は、前記第１領域および前記第３領域に接しており、
    前記第３領域は、前記第２領域よりも高不純物濃度であることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記半導体基板は、第２導電型の基板であることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置であって、
    前記第１溝と前記第２溝とは、同一工程で形成された溝であり、
    前記ゲート電極と前記導電体部とは、同一工程で形成されていることを特徴とする半導体装置。
  10. 半導体基板に形成されたトレンチゲート型電界効果トランジスタおよびダイオードを有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板に第１溝および第２溝を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１溝内にゲート絶縁膜を介して前記トレンチゲート型電界効果トランジスタ用のゲート電極を、前記第２溝内にダミーゲート絶縁膜を介してダミーゲート電極を、それぞれ形成する工程、
    （ｄ）前記（ａ）工程後、前記半導体基板に前記ダイオード用の第１導電型の第１半導体領域を形成する工程、
    （ｅ）前記（ａ）工程後、前記半導体基板に、前記ダイオード用の前記第１導電型とは逆の第２導電型の第２半導体領域を形成する工程、
    を有し、
    前記第２半導体領域は、前記第２溝により平面的に囲まれており、
    前記第２半導体領域の直下に前記第１半導体領域の一部が存在し、前記第２半導体領域と前記第２半導体領域の直下に位置する部分の前記第１半導体領域との間にＰＮ接合が形成されることにより、前記ダイオードが形成され、
    前記ダミーゲート電極は、前記第１半導体領域または前記第２半導体領域のいずれか一方に電気的に接続されることを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    (ｆ)前記（ａ）、（ｂ）、（ｃ）、（ｄ）および（ｅ）工程後、前記半導体基板の主面上に層間絶縁膜を形成する工程、
    （ｇ）前記層間絶縁膜にコンタクトホールを形成する工程、
    （ｈ）前記（ｇ）工程後、配線を形成する工程、
    を更に有し、
    前記配線のうちの第１配線は、前記第１半導体領域または前記第２半導体領域のいずれか一方に電気的に接続され、かつ、前記ダミーゲート電極にも電気的に接続されることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記第２半導体領域の側面は、前記第２溝に接しており、前記第１半導体領域には接しておらず、
    前記第１半導体領域の底部は、前記第２溝の底部よりも深いことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記半導体基板に、第１導電型の第２領域を形成する工程、
    （ｄ２）前記半導体基板に、前記第２領域よりも高不純物濃度の第１導電型の第１領域を形成する工程、
    を有し、
    前記第１半導体領域は、前記第１領域および前記第２領域を含んでおり、
    前記第２領域の底部は第２溝の底部よりも深く、
    前記第１領域の底部は第２溝の底部よりも浅く、
    前記第１領域は前記第２領域と接しており、
    前記（ｄ２）工程および前記（ｅ）工程で形成された前記第１領域および前記第２半導体領域は、前記第１領域が前記第２半導体領域の直下に位置して前記第２半導体領域に接していることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｄ２）工程では、前記トレンチゲート型電界効果トランジスタのチャネル領域用半導体領域を形成するイオン注入工程と同じイオン注入工程により、前記第１領域が形成されることを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記トレンチゲート型電界効果トランジスタのソース領域用半導体領域を形成するイオン注入工程と同じイオン注入工程により、前記第２半導体領域が形成されることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記ゲート電極と一体的に形成されて前記半導体基板上に延在するゲート引き出し部も形成され、
    前記（ｄ１）工程では、前記半導体基板に第１導電型の第４半導体領域を形成するイオン注入工程と同じイオン注入工程により、前記第２領域が形成され、
    前記第４半導体領域は、前記ゲート引き出し部の下方に位置し、
    前記第４半導体領域の底部は、前記第１溝の底部よりも深いことを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｄ１）工程は、前記（ａ）工程後で、前記（ｂ）工程前に行われ、
    前記（ｄ２）および（ｅ）工程は、前記（ｃ）工程後で、前記（ｆ）工程前に行われることを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記半導体基板は、第２導電型であることを特徴とする半導体装置の製造方法。
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