JP2015170837A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】パワー半導体素子の微細化によるオン抵抗の低減を図る。
【解決手段】パワー半導体形成領域の全面に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ソース領域ＳＲを形成する。具体的には、少なくとも、複数のトレンチＴＲで挟まれたチャネル領域ＣＨの表面にｎ型不純物を導入することにより、チャネル領域ＣＨの表面に、ｎ型半導体領域からなるソース領域ＳＲを形成する。その後、パターニングしたレジスト膜をマスクに使用したイオン注入法により、例えば、ボロン（Ｂ）などのｐ型不純物を開口部から露出するソース領域ＳＲの一部領域に導入する。これにより、ｐ型半導体領域からなるボディコンタクト領域を形成する。
【選択図】図１３

Description

本発明は、半導体装置の製造技術に関し、例えば、パワー半導体素子を含む半導体装置の製造技術に適用して有効な技術に関する。

特開２００９−２９５７７３号公報（特許文献１）には、平面視において、ｐ^＋コンタクト領域がｎ^＋エミッタ領域内に島状に配置されるパワー半導体素子のレイアウト構成が記載されている。そして、この特許文献１には、ｎ^＋エミッタ領域の表面に一部欠落部を設けることにより、ｎ^＋エミッタ領域に囲まれたｐ^＋コンタクト領域の表面積を拡張させることが記載されている。

特開２００９−２９５７７３号公報

例えば、スイッチング素子としてパワー半導体素子が使用されるが、パワー半導体素子では、大きな電流を流すことから、オン抵抗の低減が求められている。このため、パワー半導体素子の高集積化を図ることにより、パワー半導体素子のオン抵抗を低減する取り組みが進められている。

ここで、パワー半導体素子の高集積化を図るということは、パワー半導体素子を微細化することを意味し、パワー半導体素子の微細化を実現するためには、例えば、パターニング技術において、さらなる微細加工精度が要求されることになる。つまり、パワー半導体素子の微細化に伴って、レジスト膜のパターニング寸法も小さくなり、これによって、下地との接触面積が少なくなるように微細加工されたレジスト膜が形成されることになる。

しかし、下地との接触面積が少なくなるように微細加工されたレジスト膜は、下地から剥がれやすくなるため、正常なパターニングの実現が困難になりやすい。すなわち、オン抵抗を低減するためには、パワー半導体素子の微細化が必要であるが、パワー半導体素子の微細化を進めるにあたって、パワー半導体素子の製造技術には、改善の余地が存在する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置の製造方法は、同電位となるように接続された第１半導体領域と第２半導体領域とを含む電界効果トランジスタであって、パワー半導体素子形成領域に形成された電界効果トランジスタを有する半導体装置の製造方法である。そして、一実施の形態における半導体装置の製造方法は、半導体基板の主面側に第１導電型不純物を導入することにより、第１導電型の第１半導体領域を形成する工程と、この工程後、第１半導体領域の一部領域に第２導電型不純物を導入することにより、第１導電型とは逆導電型の第２半導体領域を形成する工程とを備える。

一実施の形態によれば、パワー半導体素子の微細化によるオン抵抗の低減を図ることができる。

第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。 第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。 第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。 図３のＡ−Ａ線で切断した断面図であって、第３関連技術における半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。 図６のＡ−Ａ線で切断した断面図である。 図６のＢ−Ｂ線で切断した断面図である。 実施の形態における半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態におけるプレーナ型パワーＭＯＳＦＥＴのデバイス構造を示す断面図である。 プレーナ型パワーＭＯＳＦＥＴの製造工程を示す断面図である。 図１７に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す断面図である。 実施の形態におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態）
＜第１関連技術の説明＞
図１は、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の模式的な平面レイアウトを示す図である。図１において、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴは、例えば、離間して配置された複数のトレンチＴＲを有し、これらの複数のトレンチＴＲのそれぞれには、ゲート電極ＧＥが埋め込まれている。そして、複数のトレンチＴＲに挟まれるように、例えば、ｎ型半導体領域からなるソース領域ＳＲと、ｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣは、プラグＰＬＧＡと電気的に接続されており、ソース領域ＳＲは、プラグＰＬＧＢと電気的に接続されている。このとき、ボディコンタクト領域ＢＣとソース領域ＳＲとが同電位となるように、プラグＰＬＧＡとプラグＰＬＧＢとが電気的に接続されている。

ここで、図１では示されないが、ソース領域ＳＲおよびボディコンタクト領域ＢＣの下層に、ｐ型半導体領域からなるチャネル領域（ボディ領域）が形成されており、このチャネル領域とトレンチＴＲが接触する領域に反転層が形成される。すなわち、トレンチＴＲに埋め込まれたゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、トレンチＴＲと接触するチャネル領域に反転層が形成され、ソース領域ＳＲから反転層を通って、さらに、チャネル領域の下層に形成されているエピタキシャル層や半導体基板（ドレイン領域）に向かって電子が流れることになる。言い換えれば、下層に形成されている半導体基板（ドレイン領域）からエピタキシャル層を通り、さらに、エピタキシャル層上のチャネル領域とトレンチＴＲとの接触領域に形成される反転層を通って、ソース領域ＳＲに達するオン電流が流れる。このとき、トレンチＴＲとソース領域ＳＲとの接触面積が大きくなるほどオン電流が増加することから、トレンチゲート型パワーＭＯＳＦＥＴにおいて、オン電流を増加させてオン抵抗を低減する観点からは、トレンチＴＲと接触するソース領域ＳＲの面積を大きくすることが望ましいことになる。

この点に関し、図１に示す第１関連技術のトレンチゲート型パワーＭＯＳＦＥＴでは、複数のトレンチＴＲで挟まれるソース領域ＳＲの一部領域を犠牲にして、ボディコンタクト領域ＢＣを形成しているため、トレンチＴＲと接触するソース領域ＳＲの接触面積が減少することなる。ここで、ボディコンタクト領域ＢＣを形成する理由は、以下に示す理由による。すなわち、ソース領域ＳＲの下層には、チャネル領域が形成され、さらにチャネル領域の下層には、エピタキシャル層が形成される。このとき、ソース領域ＳＲは、ｎ型半導体領域から形成され、かつ、チャネル領域はｐ型半導体領域から形成され、かつ、エピタキシャル層はｎ型半導体層から形成される。このため、ソース領域ＳＲをエミッタ領域とし、かつ、チャネル領域をベース領域とし、かつ、エピタキシャル層をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタが形成される。そして、ソース領域ＳＲとチャネル領域との間に電位差が生じる場合、ソース領域ＳＲからなるエミッタ領域と、チャネル領域からなるベース領域との間に電位差が生じることになり、寄生ｎｐｎバイポーラトランジスタがオンしやすくなる。このような寄生ｎｐｎバイポーラトランジスタがオン動作すると、ゲート電極では制御することができない大電流がトレンチゲート型パワーＭＯＳＦＥＴに流れ、この電流が許容電流値を超えると、トレンチゲート型パワーＭＯＳＦＥＴが破壊されてしまう。このことから、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制する必要があり、このことは、エミッタ領域として機能するソース領域ＳＲと、ベース領域として機能するチャネル領域とを同電位にすることにより実現できる。つまり、トレンチゲート型パワーＭＯＳＦＥＴにおいては、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制する観点から、ソース領域ＳＲとチャネル領域とを同電位にする必要があるのである。そこで、ソース領域ＳＲとチャネル領域とを同電位にするため、例えば、図１に示すように、チャネル領域と接続されるボディコンタクト領域ＢＣを設け、ボディコンタクト領域ＢＣとソース領域ＳＲを同電位にする構成が採用されているのである。

ところが、図１に示すように、第１関連技術のトレンチゲート型パワーＭＯＳＦＥＴでは、複数のトレンチＴＲで挟まれるソース領域ＳＲの一部領域を犠牲にして、ボディコンタクト領域ＢＣを形成している。このことから、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴでは、トレンチＴＲと接触するソース領域ＳＲの接触面積が減少することになる。このことは、トレンチゲート型パワーＭＯＳＦＥＴを流れるオン電流が低下することを意味しているから、第１関連技術では、トレンチゲート型パワーＭＯＳＦＥＴのオン抵抗の低抵抗化が阻害されることになるのである。だからといって、ボディコンタクト領域ＢＣの個数を低減すると、チャネル領域の電位（バックゲート電位）が不安定になりやすく、ソース領域ＳＲとチャネル領域との同電位性が損なわれやすくなることになる。したがって、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの構成では、ソース領域ＳＲの電位とチャネル領域の電位との同電位性を確保しながら、オン抵抗を低減するには限界があることになる。すなわち、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴでは、オン抵抗を低減する観点から改善の余地が存在することになる。

＜第２関連技術の説明＞
そこで、オン抵抗を低減する観点から、第２関連技術が提案されている。図２は、第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。図２において、第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴは、例えば、離間して配置された複数のトレンチＴＲを有し、これらの複数のトレンチＴＲのそれぞれには、ゲート電極ＧＥが埋め込まれている。そして、複数のトレンチＴＲに挟まれるように、例えば、ｎ型半導体領域からなるソース領域ＳＲと、ｐ型半導体領域からなるボディコンタクト領域ＢＣがストライプ状に配置されている。

このように構成されている第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴによれば、図２に示すように、トレンチＴＲと接触するソース領域ＳＲの接触面積を大きくすることができるため、オン電流を増加させることができ、これによって、トレンチゲート型パワーＭＯＳＦＥＴのオン抵抗を低減することができる。すなわち、図１と図２とを比較するとわかるように、第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴでは、第１関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴよりも、トレンチＴＲと接触するソース領域ＳＲの接触面積を大きくすることができるため、第２関連技術によれば、第１関連技術に比べて、オン抵抗を低減することができる。

ところが、第２関連技術では、例えば、図２に示すように、ストライプ状に配置されたソース領域ＳＲとボディコンタクト領域ＢＣとを一緒に接続するプラグＰＬＧによって、ソース領域ＳＲとボディコンタクト領域ＢＣの同電位性が確保されている。この場合、プラグＰＬＧの製造プロセスのばらつきによって、プラグＰＬＧとソース領域ＳＲとの接触面積や、プラグＰＬＧとトレンチＴＲとの距離が変動しやすくなる。このことは、プラグＰＬＧの製造プロセスのばらつきによって、トレンチゲート型パワーＭＯＳＦＥＴの特性変動が生じやすくなることを意味する。このことから、第２関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴでは、オン抵抗の低減効果を得ることができるものの、プラグＰＬＧの製造プロセスのばらつきに起因する特性変動が顕在化しやすくなり、トレンチゲート型パワーＭＯＳＦＥＴの特性を安定化する観点から改善の余地が存在する。

＜第３関連技術の説明＞
そこで、オン抵抗を低減しながら、個体ごとの特性変動を抑制する観点から、第３関連技術が提案されている。図３は、第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。図３において、第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴは、例えば、離間して配置された複数のトレンチＴＲを有し、これらの複数のトレンチＴＲのそれぞれには、ゲート電極ＧＥが埋め込まれている。そして、複数のトレンチＴＲに挟まれるように、例えば、ｎ型半導体領域からなるソース領域ＳＲが形成されており、平面視において、このソース領域ＳＲに内包されるようにボディコンタクト領域ＢＣが島状に配置されている。

このように構成されている第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴによれば、第２関連技術と同様に、トレンチＴＲと接触するソース領域ＳＲの接触面積を大きくすることができるため、オン電流を増加させることができ、これによって、トレンチゲート型パワーＭＯＳＦＥＴのオン抵抗を低減することができる。

一方、第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴでは、ボディコンタクト領域ＢＣと接続するプラグＰＬＧＡと、ソース領域ＳＲと接続するプラグＰＬＧＢとを有しており、図２に示す第２関連技術のようなプラグＰＬＧによって、ソース領域ＳＲとボディコンタクト領域ＢＣとを一緒に接続する構成にはなっていない、このため、第３関連技術では、第２関連技術に比べて、プラグの製造プロセスのばらつきに起因するトレンチゲート型パワーＭＯＳＦＥＴの特性変動が顕在化しにくくなり、トレンチゲート型パワーＭＯＳＦＥＴの特性の安定性を向上することができる。

しかし、さらなるオン抵抗の低減を実現するために、トレンチゲート型パワーＭＯＳＦＥＴの微細化を進めて集積度を向上することが考えられるが、この場合、第３関連技術には、半導体装置の製造技術に着目すると改善の余地が存在する。以下に、この第３関連技術に存在する改善の余地について説明する。

＜改善の余地＞
図４は、図３のＡ−Ａ線で切断した断面に対応した図であって、第３関連技術における半導体装置の製造工程を示す断面図である。以下では、図４を使用して、第３関連技術で使用される半導体装置の製造技術に存在する改善の余地について説明する。まず、図４において、半導体基板１Ｓ上には、エピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上にチャネル領域ＣＨが形成されている。そして、チャネル領域ＣＨの表面から、チャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するようにトレンチＴＲが形成されている。このトレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲを埋め込むようにゲート電極ＧＥが形成されている。

図４では、上述したここまでの構造が形成された後の工程が示されている。具体的に、図４には、第３関連技術において、ソース領域ＳＲを形成する工程が示されている。図４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、チャネル領域ＣＨの表面に、トレンチＴＲと接触するソース領域ＳＲを形成する。例えば、図４に示すように、トレンチＴＲを形成した半導体基板１Ｓの表面にレジスト膜Ｒ１を形成し、このレジスト膜Ｒ１に対して露光・現像処理を施すことにより、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、チャネル領域ＣＨの表面領域のうち、ソース領域ＳＲを形成する領域を露出するとともに、ソース領域ＳＲを形成しない領域をレジスト膜Ｒ１が覆うように行なわれる。その後、図４に示すように、パターニングしたレジスト膜Ｒ１をマスクにしてイオン注入法により、例えば、リンや砒素に代表されるｎ型不純物（ドナー）をチャネル領域ＣＨに導入する。これにより、チャネル領域ＣＨの表面近傍にｎ型半導体領域からなるソース領域ＳＲを形成することができる。

続いて、パターニングしたレジスト膜Ｒ１を除去した後、図５に示すように、トレンチＴＲを形成した半導体基板１Ｓの表面にレジスト膜Ｒ２を形成し、このレジスト膜Ｒ２に対して露光・現像処理を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ボディコンタクト領域ＢＣを形成する領域だけを開口するように行なわれる。その後、図５に示すように、パターニングしたレジスト膜Ｒ２をマスクにしてイオン注入法により、例えば、ボロン（ホウ素）に代表されるｐ型不純物（アクセプタ）をチャネル領域ＣＨに導入する。これにより、チャネル領域ＣＨの表面近傍にｐ型半導体領域からなるボディコンタクト領域ＢＣを形成することができる。

このようにして、第３関連技術では、ソース領域ＳＲとボディコンタクト領域ＢＣとを形成することができる。ここで、集積度を向上させてオン抵抗を低減するために、第３関連技術におけるトレンチゲート型パワーＭＯＳＦＥＴを微細化することを考える。具体的には、図４に示す複数のトレンチＴＲ間の間隔を狭めることを考える。この場合、図４に示すソース領域ＳＲを形成する工程において、レジスト膜Ｒ１のパターニング寸法が小さくなる。つまり、トレンチゲート型パワーＭＯＳＦＥＴの微細化に対応した半導体装置の製造技術では、例えば、図４に示すレジスト膜Ｒ１のパターニング寸法が小さくなる結果、チャネル領域ＣＨとの接触面積が少なくなるように微細加工されたレジスト膜Ｒ１が形成されることになる。ところが、チャネル領域ＣＨとの接触面積が少なくなるように微細加工されたレジスト膜Ｒ１は、チャネル領域ＣＨの表面から剥がれやすくなるため、正常なパターニングの実現が困難になりやすい。すなわち、さらなるオン抵抗を低減するためには、トレンチゲート型パワーＭＯＳＦＥＴの微細化が必要であるが、トレンチゲート型パワーＭＯＳＦＥＴの微細化を進めるにあたって、第３関連技術に対応した製造技術には、改善の余地が存在するのである。すなわち、トレンチゲート型パワーＭＯＳＦＥＴの微細化に伴って、図４に示すような微細なレジスト膜Ｒ１が必要となるが、微細なレジスト膜Ｒ１は剥がれやすくなるため、半導体装置の製造歩留りの低下を招くことになる。このように、第３関連技術では、個体ごとの特性ばらつきを抑制しつつ、オン抵抗の低減を図ることができる利点を有している一方、半導体装置の微細化を推進して、さらなるオン抵抗の低減を実現する場合、半導体装置の製造歩留りの低下が問題点として顕在化する。

そこで、本実施の形態では、第３関連技術に存在する問題点を改善する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

＜半導体装置の構成＞
図６は、本実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴの模式的な平面レイアウトを示す図である。図６において、本実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴは、例えば、離間して配置された複数のトレンチＴＲを有し、これらの複数のトレンチＴＲのそれぞれには、ゲート電極ＧＥが埋め込まれている。そして、複数のトレンチＴＲに挟まれるように、例えば、ｎ型半導体領域からなるソース領域ＳＲが形成されており、平面視において、このソース領域ＳＲに内包されるようにボディコンタクト領域ＢＣが島状に配置されている。さらに、ボディコンタクト領域ＢＣには、プラグＰＬＧＡが電気的に接続されており、また、ソース領域ＳＲには、プラグＰＬＧＢが電気的に接続されている。そして、プラグＰＬＧＡとプラグＰＬＧＢは、電気的に接続されており、これによって、ボディコンタクト領域ＢＣとソース領域ＳＲは、同電位となるように接続されていることになる。

このように構成されている本実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴによれば、第３関連技術と同様に、トレンチＴＲと接触するソース領域ＳＲの接触面積を大きくすることができるため、オン電流を増加させることができ、これによって、トレンチゲート型パワーＭＯＳＦＥＴのオン抵抗を低減することができる。

次に、図７は、図６のＡ−Ａ線で切断した断面図である。図７に示すように、半導体基板１Ｓ上には、例えば、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に、例えば、ｐ型半導体領域からなるチャネル領域ＣＨが形成されている。そして、チャネル領域ＣＨの表面からチャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩの内部に達する複数のトレンチＴＲが形成されている。これらの複数のトレンチＴＲのそれぞれの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部を埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されている。

複数のトレンチＴＲで挟まれたチャネル領域ＣＨの表面領域には、例えば、ｎ型半導体領域からなるソース領域ＳＲと、ｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣとチャネル領域ＣＨは、ともに、ｐ型半導体領域から形成されているが、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。また、エピタキシャル層ＥＰＩとソース領域ＳＲは、ともに、ｎ型半導体領域（ｎ型半導体層）から形成されているが、ソース領域ＳＲの不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度よりも高くなっている。なぜなら、ソース領域ＳＲにおいては、オン抵抗を低減するために、不純物濃度が高くなっているのに対し、エピタキシャル層ＥＰＩは、トレンチゲート型パワーＭＯＳＦＥＴの耐圧を確保する機能を有しているため、不純物濃度が低くなっているからである。すなわち、エピタキシャル層ＥＰＩの不純物濃度を高くすると、耐圧が低下することから、充分な耐圧を確保するため、エピタキシャル層ＥＰＩの不純物濃度は低くなっているのである。

そして、複数のトレンチＴＲの表面およびソース領域ＳＲの表面を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、コンタクトホール（開口部）ＣＮＴが形成されており、このコンタクトホールＣＮＴの底部からは、ボディコンタクト領域ＢＣが露出している。さらに、このコンタクトホールＣＮＴを埋め込み、かつ、層間絶縁膜ＩＬ上に延在するように、例えば、アルミニウム膜やアルミニウム合金膜からなるプラグＰＬＧＡおよびソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、プラグＰＬＧＡを介して、ボディコンタクト領域ＢＣと接続されていることになる。このように、ボディコンタクト領域ＢＣは、プラグＰＬＧＡと直接接触することになり、プラグＰＬＧＡとのオーミック接触（オーミックコンタクト）を確保するために、ボディコンタクト領域ＢＣの不純物濃度が高くなっている。

続いて、図８は、図６のＢ−Ｂ線で切断した断面図である。図８に示すように、半導体基板１Ｓ上には、例えば、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、このエピタキシャル層ＥＰＩ上に、例えば、ｐ型半導体領域からなるチャネル領域ＣＨが形成されている。そして、チャネル領域ＣＨの表面からチャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩの内部に達する複数のトレンチＴＲが形成されている。これらの複数のトレンチＴＲのそれぞれの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部を埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されている。

複数のトレンチＴＲで挟まれたチャネル領域ＣＨの表面領域には、例えば、ｎ型半導体領域からなるソース領域ＳＲが形成されている。そして、複数のトレンチＴＲの表面およびソース領域ＳＲの表面を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、コンタクトホール（開口部）ＣＮＴが形成されており、このコンタクトホールＣＮＴの底部からは、ソース領域ＳＲの一部領域が露出している。さらに、このコンタクトホールＣＮＴを埋め込み、かつ、層間絶縁膜ＩＬ上に延在するように、例えば、アルミニウム膜やアルミニウム合金膜からなるプラグＰＬＧＢおよびソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、プラグＰＬＧＢを介して、ソース領域ＳＲと接続されていることになる。したがって、図７および図８に示すように、ソース電極ＳＥは、ボディコンタクト領域ＢＣと電気的に接続されているとともに、ソース領域ＳＲとも電気的に接続されていることになる。つまり、ボディコンタクト領域ＢＣとソース領域ＳＲは、ソース電極ＳＥによって、互いに同電位となるように電気的に接続されていることになる。

＜半導体装置の製造方法＞
本実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴは、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明することにする。

まず、図９に示すように、例えば、シリコンを主成分とし、主面側にエピタキシャル層ＥＰＩが形成された半導体基板１Ｓを用意する。このとき、エピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型半導体層から形成されている。なお、半導体基板１Ｓには、少なくとも、トレンチゲート型パワーＭＯＳＦＥＴが形成されるパワー半導体素子形成領域を有しているが、パワー半導体素子形成領域の他に、例えば、温度検知ダイオードなどが形成される領域を有している場合もある。以下では、特に、トレンチゲート型パワーＭＯＳＦＥＴが形成されるパワー半導体素子形成領域に着目して、本実施の形態における半導体装置の製造方法について説明することにする。

ここで、本明細書で、「主成分」とは、部材（基材や層や膜）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「シリコンを主成分とする半導体基板１Ｓ」とは、半導体基板１Ｓの材料がシリコン（Ｓｉ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、半導体基板１Ｓが基本的にシリコンから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。

また、図９において、半導体基板１Ｓとエピタキシャル層ＥＰＩとを分けて図示しているが、本明細書では、エピタキシャル層ＥＰＩを形成した半導体基板１Ｓを一体的に「半導体基板」という場合もある。すなわち、本明細書で「半導体基板」という場合には、エピタキシャル層ＥＰＩを形成する基材を示す場合と、エピタキシャル層ＥＰＩを形成した基材全体を示す場合の両方の概念で使用することがある。

次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、パワー半導体素子形成領域に形成されているエピタキシャル層ＥＰＩの表面に複数のトレンチＴＲを形成する。そして、図１１に示すように、複数のトレンチＴＲのそれぞれの内壁を含むエピタキシャル層ＥＰＩの表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することができる。高誘電率膜としては、例えば、酸化ハフニウム膜などを挙げることができる。その後、ゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部を埋め込むようにゲート電極ＧＥを形成する。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。

続いて、図１２に示すように、イオン注入法を使用することにより、複数のトレンチＴＲで挟まれたエピタキシャル層ＥＰＩの表面領域にチャネル領域ＣＨを形成する。チャネル領域ＣＨは、ｐ型半導体領域から形成され、例えば、ボロン（Ｂ）に代表されるｐ型不純物をエピタキシャル層ＥＰＩに導入することにより形成される。

その後、図１３に示すように、パワー半導体形成領域の全面に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ソース領域ＳＲを形成する。具体的には、図１３に示すように、少なくとも、複数のトレンチＴＲで挟まれたチャネル領域ＣＨの表面にｎ型不純物を導入することにより、チャネル領域ＣＨの表面に、ｎ型半導体領域からなるソース領域ＳＲを形成する。このとき、イオン注入法によって、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されるが、そのドーズ量は、例えば、１×１０^１５（ｉｏｎｓ／ｃｍ^２）〜５×１０^１５（ｉｏｎｓ／ｃｍ^２）である。

次に、図１４に示すように、半導体基板１Ｓ主面側にレジスト膜Ｒ２を塗布した後、露光・現像処理を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ボディコンタクト領域ＢＣを形成する領域だけを開口する開口部が形成されるように行なわれる。そして、パターニングしたレジスト膜Ｒ２をマスクに使用したイオン注入法により、例えば、ボロン（Ｂ）などのｐ型不純物を開口部から露出するソース領域ＳＲの一部領域に導入する。この結果、図１４に示すように、ｐ型半導体領域からなるボディコンタクト領域ＢＣを形成することができる。このとき、ボディコンタクト領域ＢＣは、ボディコンタクト領域ＢＣの底部の深さが、ソース領域ＳＲの底部の深さよりも深くなるように形成される。

ここで、イオン注入法によって、ボロン（Ｂ）などのｐ型不純物が導入されるが、そのドーズ量は、例えば、１×１０^１６（ｉｏｎｓ／ｃｍ^２）〜５×１０^１６（ｉｏｎｓ／ｃｍ^２）である。したがって、ボディコンタクト領域ＢＣを形成する際に使用されるイオン注入法でのｐ型不純物のドーズ量は、ソース領域ＳＲを形成する際に使用されるイオン注入法でのｎ型不純物のドーズ量よりも高くなっている。これにより、ｎ型半導体領域から形成されるソース領域ＳＲの一部領域をｐ型半導体領域から形成されるボディコンタクト領域ＢＣにすることができる。

続いて、パターニングしたレジスト膜Ｒ２を除去した後、図１５に示すように、トレンチＴＲを形成した半導体基板１Ｓの主面側に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬを貫通するコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴの底部では、ボディコンタクト領域ＢＣが露出する。

その後、図７に示すように、コンタクトホールＣＮＴを埋め込み、かつ、層間絶縁膜ＩＬ上にアルミニウム膜を形成する。このアルミニウム膜は、例えば、スパッタリング法を使用することにより形成することができる。これにより、コンタクトホールＣＮＴをアルミニウム膜で埋め込んだプラグＰＬＧＡを形成することができる。さらに、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ上に形成されているアルミニウム膜をパターニングすることにより、ソース電極ＳＥを形成する。

以上のようにして、本実施の形態における半導体装置を製造することができる、なお、本実施の形態では、プラグＰＬＧＡおよびソース電極ＳＥをアルミニウム膜から形成する例について説明したが、これに限らず、例えば、ＡｌＳｉ膜やＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜、または、タングステン膜やタングステン合金膜からプラグＰＬＧＡおよびソース電極ＳＥを形成してもよい。

＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、半導体装置の製造方法にある。具体的に、本実施の形態における特徴点は、例えば、トレンチゲート型パワーＭＯＳＦＥＴの製造方法において、図１３に示すように、パワー半導体素子形成領域の全面にソース領域ＳＲを形成する点にある。つまり、本実施の形態における特徴点は、イオン注入法によって、パワー半導体素子領域の全面に、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、複数のトレンチＴＲで挟まれた領域全体にｎ型半導体領域からなるソース領域ＳＲを形成する点にある。

例えば、第３関連技術では、図４に示すように、ボディコンタクト領域を形成する領域をレジスト膜Ｒ１で覆った状態で、半導体基板１Ｓにｎ型不純物を導入することにより、ソース領域ＳＲを形成している。ここで、集積度を向上させてオン抵抗の低減を図るため、複数のトレンチＴＲ間の距離を狭めることにより、トレンチゲート型パワーＭＯＳＦＥＴの微細化を図る場合を考える。この場合、第３関連技術では、図４に示すレジスト膜Ｒ１の寸法サイズが小さくなる。このことは、レジスト膜Ｒ１と、下地であるチャネル領域ＣＨとの接触面積が小さくなることを意味する。このとき、下地との接触面積が少なくなるように微細加工されたレジスト膜Ｒ１は、下地から剥がれやすくなるため、正常なパターニングの実現が困難になりやすい。つまり、第３関連技術では、イオン注入法によるソース領域ＳＲの形成工程で、図４に示すようなレジスト膜Ｒ１を使用する結果、微細加工に伴うレジスト膜Ｒ１の剥離が問題点として顕在化しやすくなるのである。すなわち、集積度を向上させてオン抵抗を低減するためには、トレンチゲート型パワーＭＯＳＦＥＴの微細化が必要であるが、トレンチゲート型パワーＭＯＳＦＥＴの微細化を進めるにあたって、第３関連技術には、改善の余地が存在するのである。

この点に関し、第３関連技術では、ｎ^＋エミッタ領域の表面に一部欠落部を設けることにより、ｎ^＋エミッタ領域に囲まれたｐ^＋コンタクト領域の表面積を拡張させる対策を取っている。この場合、ｐ^＋コンタクト領域の表面積が増大することから、ｐ^＋コンタクト領域を覆うレジスト膜の寸法も大きくなる。このことから、第３関連技術では、レジスト膜と下地との接触面積を確保することができることになり、微細加工されたレジスト膜の下地からの剥離を抑制することができることになる。ところが、この場合、ｎ^＋エミッタ領域の表面に設けられる一部欠落部が、トレンチと接触するｎ^＋エミッタ領域の一部領域を犠牲にすることから、トレンチＴＲと接触するｎ^＋エミッタ領域の接触面積が減少することなり、オン抵抗の低抵抗化が阻害されることになる。つまり、第３関連技術では、パワー半導体素子の微細化によるオン抵抗の低減を図る場合に顕在化するレジスト膜の下地からの剥離を抑制するために、一部欠落部を設ける工夫を施している一方で、この工夫がオン抵抗を増大する方向に働くため、第３関連技術では、実質的なオン抵抗の低減を図ることが困難になるものと考えられる。

これに対し、本実施の形態では、図１３に示すように、パワー半導体素子形成領域にレジスト膜を形成せずに、パワー半導体素子形成領域の全面にソース領域ＳＲを形成している。このため、本実施の形態におけるトレンチゲート型パワーＭＯＳＦＥＴの製造方法では、微細加工に伴うレジスト膜の剥離が問題点として顕在化しないのである。これにより、本実施の形態によれば、図６に示すレイアウト構成を採用することにより、個体ごとの特性ばらつきを抑制しつつ、オン抵抗の低減を図ることができる利点を確保しながら、さらに、半導体装置の微細化を推進して、さらなるオン抵抗の低減を実現する場合であっても、半導体装置の製造歩留りの向上を図ることができる。すなわち、本実施の形態によれば、パワー半導体素子形成領域にレジスト膜を形成せずに、パワー半導体素子形成領域の全面にソース領域ＳＲを形成するという特徴点によって、半導体装置の微細化に伴う製造歩留りの低下を抑制しながら、トレンチゲート型パワーＭＯＳＦＥＴオン抵抗の低減に代表される半導体装置の性能向上を図ることができるという顕著な効果を得ることができる。

特に、本実施の形態では、レジスト膜の下地からの剥離を抑制しながら、トレンチゲート型パワーＭＯＳＦＥＴの微細化によるオン抵抗の低減効果が得られ、さらに、パワー半導体素子形成領域にレジスト膜を形成せずに、パワー半導体素子形成領域の全面にソース領域ＳＲを形成するというレジスト膜の下地からの剥離に対する工夫が、トレンチＴＲと接触するソース領域を犠牲にすることなく実現できる。このことから、本実施の形態によれば、レジスト膜の下地からの剥離を抑制できるとともに、トレンチＴＲと接触するソース領域を犠牲にすることなく最大限の領域を確保できることによるオン抵抗の低減効果と、トレンチゲート型パワーＭＯＳＦＥＴの微細化によるオン抵抗の低減効果との相乗効果によって、第３関連技術では得ることができないような大きなオン抵抗の低減効果を得ることができる。

続いて、本実施の形態では、図１３に示すように、パワー半導体素子形成領域にレジスト膜を形成せずに、パワー半導体素子形成領域の全面にソース領域ＳＲを形成した後、図１４に示すように、半導体基板１Ｓの主面側にパターニングしたレジスト膜Ｒ２を形成する。ここで、レジスト膜Ｒ２は、ボディコンタクト領域ＢＣを形成する領域を開口し、かつ、その他の領域を覆うようにパターニングが行なわれる。このとき、パターニングしたレジスト膜Ｒ２の下地との接触面積は大きいことから、たとえ、複数のトレンチＴＲ間の距離を狭める微細化が行なわれる場合であっても、パターニングしたレジスト膜Ｒ２と下地との接触面積を確保することができる。このため、図１４に示す工程では、微細化に伴うレジスト膜Ｒ２の剥離が問題点として顕在化することはないと考えられる。

そして、図１４に示すように、パターニングしたレジスト膜Ｒ２をマスクにしたイオン注入法により、例えば、ボロン（Ｂ）に代表されるｐ型不純物を導入する。これにより、パターニングしたレジスト膜Ｒ２に形成されている開口部から露出する領域に、ｐ型半導体領域からなるボディコンタクト領域ＢＣを形成することができる。

ここで、本実施の形態では、パターニングしたレジスト膜Ｒ２に形成されている開口部から露出する領域には、ｎ型半導体領域からなるソース領域ＳＲが形成されている。このため、本実施の形態では、このソース領域ＳＲに導入されているｎ型不純物を打ち消すほどの濃度でｐ型不純物を導入することにより、ｐ型半導体領域からなるボディコンタクト領域ＢＣを形成する。すなわち、本実施の形態では、パターニングしたレジスト膜Ｒ２に形成されている開口部から露出するｎ型半導体領域であるソース領域ＳＲに対して、ｐ型不純物をカウンタドーピングすることにより、ｐ型半導体領域であるボディコンタクト領域ＢＣを形成する。このように、本実施の形態では、図１３に示すように、パワー半導体素子形成領域にレジスト膜を形成せずに、パワー半導体素子形成領域の全面にソース領域ＳＲを形成している。このことに起因して、図１４に示すように、ボディコンタクト領域ＢＣは、パターニングしたレジスト膜Ｒ２に形成されている開口部から露出するｎ型半導体領域（ソース領域ＳＲ）をｐ型半導体領域に変化させるほどの高濃度でｐ型不純物を導入することにより形成される。

したがって、ボディコンタクト領域ＢＣに導入されているｐ型不純物は高濃度になる。一方、ソース領域ＳＲにも、オン抵抗を低減するため、ｎ型不純物が高濃度に導入されている。このことから、ソース領域ＳＲとボディコンタクト領域ＢＣの境界領域には、高濃度のｎ型半導体領域と高濃度のｐ型半導体領域が接触することによるｐｎ接合が形成されることになる。このように、高濃度のｎ型半導体領域と高濃度のｐ型半導体領域との接触により形成されるｐｎ接合では、通常、リーク電流が大きくなり、ｐｎ接合を流れるリーク電流が問題点として顕在化することが考えられる。しかし、ｐｎ接合を流れるリーク電流は、ｐｎ接合を構成するｎ型半導体領域とｐ型半導体領域とが異なる電位である場合に発生する。この点に関し、本実施の形態では、ソース領域ＳＲ（ｎ型半導体領域）とボディコンタクト領域ＢＣ（ｐ型半導体領域）が同電位となっており、ソース領域ＳＲとボディコンタクト領域ＢＣとの境界領域に形成されるｐｎ接合では、リーク電流が問題点として顕在化することはないのである。このことから、本実施の形態では、高濃度のｎ型半導体領域と高濃度のｐ型半導体領域との接触により形成されるｐｎ接合のリーク電流を気にすることなく、図１３および図１４に示す工程を実現することができるのである。

以上のことから、本実施の形態によれば、図１３および図１４に示す特徴工程を経ることにより、微細化に伴うレジスト膜の下地からの剥離を抑制しながら、半導体装置のオン抵抗を低減することができる。すなわち、本実施の形態によれば、半導体装置の製造歩留りの低下を招くことなく、トレンチゲート型パワーＭＯＳＦＥＴの微細化が可能となり、これによって、トレンチゲート型パワーＭＯＳＦＥＴを含む半導体装置において、オン抵抗の低減に代表される性能向上を図ることができる。

＜プレーナ型パワーＭＯＳＦＥＴへの適用＞
本実施の形態では、例えば、パワー半導体素子の一例として、トレンチゲート型パワーＭＯＳＦＥＴを挙げて説明しているが、本実施の形態における技術的思想は、これに限らず、例えば、プレーナ型パワーＭＯＳＦＥＴにも適用することができる。

図１６は、本実施の形態におけるプレーナ型パワーＭＯＳＦＥＴのデバイス構造を示す断面図である。図１６において、本実施の形態におけるプレーナ型パワーＭＯＳＦＥＴは、半導体基板１Ｓを有しており、この半導体基板１Ｓ上には、例えば、ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩ上に、ゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。一方、エピタキシャル層ＥＰＩ内には、例えば、ｐ型半導体領域からなるチャネル領域ＣＨが形成されており、このチャネル領域ＣＨに内包されるように、ｎ型半導体領域からなるソース領域ＳＲと、ｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。特に、ソース領域ＳＲは、ゲート電極ＧＥに整合するように形成されており、一対のソース領域ＳＲに挟まれるようにボディコンタクト領域ＢＣが形成されている。そして、ゲート電極ＧＥを覆う半導体基板１Ｓの主面側には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通するようにコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴの底部には、ボディコンタクト領域ＢＣが露出している。そして、このコンタクトホールＣＮＴを埋め込み、かつ、層間絶縁膜ＩＬ上に延在するように、例えば、アルミニウム膜やアルミニウム合金膜からなるプラグＰＬＧＡおよびソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、プラグＰＬＧＡを介して、ボディコンタクト領域ＢＣと接続されていることになる。また、図１６では示されていないが、ソース領域ＳＲもソース電極ＳＥと電気的に接続されている。したがって、ソース領域ＳＲとボディコンタクト領域ＢＣは、ソース電極ＳＥによって、同電位で接続されていることになる。

本実施の形態におけるプレーナ型パワーＭＯＳＦＥＴは、上記のように構成されており、以下に、プレーナ型パワーＭＯＳＦＥＴの製造方法において、本実施の形態の特徴工程に着目して説明する。

例えば、図１７において、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成し、ゲート絶縁膜ＧＯＸ上にゲート電極ＧＥを形成した後、図１７に示すように、パワー半導体形成領域の全面に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ソース領域ＳＲを形成する。具体的には、図１７に示すように、少なくとも、ゲート電極ＧＥで挟まれたチャネル領域ＣＨの表面にｎ型不純物を導入することにより、チャネル領域ＣＨに内包されるように、ｎ型半導体領域からなるソース領域ＳＲを形成する。このとき、イオン注入法によって、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されるが、そのドーズ量は、例えば、１×１０^１５（ｉｏｎｓ／ｃｍ^２）〜５×１０^１５（ｉｏｎｓ／ｃｍ^２）である。

次に、図１８に示すように、半導体基板１Ｓ主面側にレジスト膜Ｒ２を塗布した後、露光・現像処理を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ボディコンタクト領域ＢＣを形成する領域だけを開口する開口部が形成されるように行なわれる。そして、パターニングしたレジスト膜Ｒ２をマスクに使用したイオン注入法により、例えば、ボロン（Ｂ）などのｐ型不純物を開口部から露出するソース領域ＳＲの一部領域に導入する。この結果、図１８に示すように、ｐ型半導体領域からなるボディコンタクト領域ＢＣを形成することができる。

ここで、イオン注入法によって、ボロン（Ｂ）などのｐ型不純物が導入されるが、そのドーズ量は、例えば、１×１０^１６（ｉｏｎｓ／ｃｍ^２）〜５×１０^１６（ｉｏｎｓ／ｃｍ^２）である。したがって、ボディコンタクト領域ＢＣを形成する際に使用されるイオン注入法でのｐ型不純物のドーズ量は、ソース領域ＳＲを形成する際に使用されるイオン注入法でのｎ型不純物のドーズ量よりも高くなっている。これにより、ｎ型半導体領域から形成されるソース領域ＳＲの一部領域をｐ型半導体領域から形成されるボディコンタクト領域ＢＣにすることができる。

以上のようにして、本実施の形態におけるプレーナ型パワーＭＯＳＦＥＴにおいても、図１７および図１８に示す特徴工程を経ることにより、微細化に伴うレジスト膜の下地からの剥離を抑制しながら、半導体装置のオン抵抗を低減することができる。すなわち、本実施の形態によれば、半導体装置の製造歩留りの低下を招くことなく、プレーナ型パワーＭＯＳＦＥＴの微細化が可能となり、これによって、プレーナ型パワーＭＯＳＦＥＴを含む半導体装置において、オン抵抗の低減に代表される性能向上を図ることができる。

＜ＬＤＭＯＳＦＥＴへの適用＞
本実施の形態では、例えば、パワー半導体素子の一例として、トレンチゲート型パワーＭＯＳＦＥＴやプレーナ型パワーＭＯＳＦＥＴを挙げて説明しているが、本実施の形態における技術的思想は、これに限らず、例えば、ＬＤＭＯＳＦＥＴ（Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor）にも適用することができる。

図１９は、ＬＤＭＯＳＦＥＴの断面構造を示す断面図である。図１９において、ｐ^＋型のシリコン単結晶からなる半導体基板１Ｓ上には、ｐ⁻型の半導体層からなるエピタキシャル層ＥＰＩが形成されている。そして、半導体基板１Ｓには、溝ＤＴが形成されており、この溝ＤＴには、例えばｐ型ポリシリコン膜が埋め込まれてｐ型打ち抜き層ＰＬが形成されている。さらに、半導体基板１Ｓの表面には、ｐ型ウェルＰＷＬが形成されている。

次に、半導体基板１Ｓの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇおよびキャップ絶縁膜ＣＡＰが形成されている。ゲート絶縁膜ＧＯＸは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Ｇはポリシリコン膜から形成されている。そして、ゲート電極Ｇに整合して、ｎ⁻型オフセットドレイン領域ＯＤＲ１が形成されるとともに、ｎ⁻型ソース領域ＳＲ１が形成されている。ｎ⁻型ソース領域ＳＲ１に隣接するようにｐ型ハロー領域ＨＡＬＯが形成されている。

ゲート電極Ｇの両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷに整合して、ｎ型オフセットドレイン領域ＯＤＲ２およびｎ^＋型ドレイン領域ＤＲ１が形成されている。同様に、ｎ⁻型ソース領域ＳＲ１の外側には、サイドウォールＳＷに整合して、ｎ^＋型ソース領域ＳＲ２が形成されている。そして、ｎ^＋型ソース領域ＳＲ２の外側にｐ^＋型半導体領域ＰＲ１が形成されている。このｐ^＋型半導体領域ＰＲ１は、ｎ^＋型ソース領域ＳＲ２と電気的に接続され、かつ、半導体基板１Ｓと電気的に接続される領域となる。

このように構成されたＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮが形成され、この窒化シリコン膜ＳＮ上に酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。そして、この層間絶縁膜ＩＬ１および窒化シリコン膜ＳＮを貫通するコンタクトホールＣＮＴ１が形成されている。コンタクトホールＣＮＴ１には、例えばバリア膜とタングステン膜からなるプラグＰＬＧ１が埋め込まれている。

プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔ＣＮＴ２が形成されており、この接続孔ＣＮＴ２にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図１９では省略する。

このように構成されているＬＤＭＯＳＦＥＴの第１利点は、図１９に示すように、ｎ^＋型ソース領域ＳＲ２が半導体基板１Ｓと電気的に接続されている点である。つまり、ｎ^＋型ソース領域ＳＲ２は、プラグＰＬＧ１→第１層配線Ｌ１→ｐ^＋型半導体領域ＰＲ１→ｐ型打ち抜き層ＰＬを介して半導体基板１Ｓと電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴにおいては、半導体基板１Ｓの裏面から基準電位（ＧＮＤ電位）をｎ^＋型ソース領域ＳＲ２に供給することができる。このことは、ｎ^＋型ソース領域ＳＲ２に基準電位を供給するために、ｎ^＋型ソース領域ＳＲ２を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がないことを意味する。すなわち、ワイヤを使用してｎ^＋型ソース領域ＳＲ２に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じることになるのである。なぜなら、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、ＬＤＭＯＳＦＥＴでは、ｎ^＋型ソース領域ＳＲ２と半導体基板１Ｓとを電気的に接続することにより、半導体基板１Ｓの裏面からｎ^＋型ソース領域ＳＲ２に基準電位を供給する構成を取っている。この結果、ｎ^＋型ソース領域ＳＲ２に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、ＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、ＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができる。また、ＬＤＭＯＳＦＥＴでは、半導体基板１Ｓに導入する導電型不純物の不純物濃度を高くしているため低抵抗（〜ｍΩ・ｃｍ）となっている。この構成により、ソース抵抗を下げることができるので、この観点からも、ソースインピーダンスを下げることができる。つまり、ＬＤＭＯＳＦＥＴでは、ｎ^＋型ソース領域ＳＲ２と半導体基板１Ｓとを電気的に接続する構成と、半導体基板１Ｓの不純物濃度を高濃度とする構成とを採用することにより、ソースインピーダンスを下げることができるため、電力利得の向上を図ることができるのである。

さらに、ＬＤＭＯＳＦＥＴの第２利点は、図１９に示すように、ゲート電極Ｇ直下のチャネル領域と、ｎ^＋型ドレイン領域ＤＲ１との間にオフセット領域（ｎ⁻型オフセットドレイン領域ＯＤＲ１およびｎ型オフセットドレイン領域ＯＤＲ２）を設けている点にある。これにより、チャネル領域とｎ^＋型ドレイン領域ＤＲ１との距離を離すことができるとともに、オフセット領域における不純物濃度を最適化することにより、ＬＤＭＯＳＦＥＴにおけるドレイン耐圧を向上させることができる。

本実施の形態におけるＬＤＭＯＳＦＥＴは、上記のように構成されており、以下に、ＬＤＭＯＳＦＥＴの製造方法において、本実施の形態の特徴工程に着目して説明する。

例えば、図１９において、パワー半導体形成領域の全面に、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、ｎ^＋型ソース領域ＳＲ２を形成する。

次に、半導体基板１Ｓ主面側にレジスト膜を塗布した後、露光・現像処理を施すことにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｐ^＋型半導体領域ＰＲ１を形成する領域だけを開口する開口部が形成されるように行なわれる。そして、パターニングしたレジスト膜をマスクに使用したイオン注入法により、例えば、ボロン（Ｂ）などのｐ型不純物を開口部から露出するｎ^＋型ソース領域ＳＲ２の一部領域に導入する。この結果、図１９に示すようなｐ^＋型半導体領域ＰＲ１を形成することができる。

以上のようにして、本実施の形態におけるＬＤＭＯＳＦＥＴにおいても、本実施の形態における特徴工程を経ることにより、微細化に伴うレジスト膜の下地からの剥離を抑制しながら、半導体装置のオン抵抗を低減することができる。すなわち、本実施の形態によれば、半導体装置の製造歩留りの低下を招くことなく、ＬＤＭＯＳＦＥＴの微細化が可能となり、これによって、ＬＤＭＯＳＦＥＴを含む半導体装置において、オン抵抗の低減に代表される性能向上を図ることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、パワー半導体素子の一例として、トレンチゲート型パワーＭＯＳＦＥＴ、プレーナ型パワーＭＯＳＦＥＴ、および、ＬＤＭＯＳＦＥＴを挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用することができる。

１Ｓ 半導体基板
ＢＣ ボディコンタクト領域
ＣＡＰ キャップ絶縁膜
ＣＨ チャネル領域
ＣＮＴ コンタクトホール
ＣＮＴ１ コンタクトホール
ＣＮＴ２ 接続孔
ＤＲ１ ｎ^＋型ドレイン領域
ＤＴ 溝
ＥＰＩ エピタキシャル層
Ｇ ゲート電極
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＨＡＬＯ ｐ型ハロー領域
ＩＬ 層間絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
Ｌ１ 第１層配線
Ｌ２ 第２層配線
ＯＤＲ１ ｎ⁻型オフセットドレイン領域
ＯＤＲ２ ｎ型オフセットドレイン領域
ＰＬ ｐ型打ち抜き層
ＰＬＧ プラグ
ＰＬＧＡ プラグ
ＰＬＧＢ プラグ
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲ１ ｐ^＋型半導体領域
ＰＷＬ ｐ型ウェル
Ｒ１ レジスト膜
Ｒ２ レジスト膜
ＳＥ ソース電極
ＳＮ 窒化シリコン膜
ＳＲ ソース領域
ＳＲ１ ｎ⁻型ソース領域
ＳＲ２ ｎ^＋型ソース領域
ＳＷ サイドウォール
ＴＲ トレンチ

Claims (15)

1. 同電位となるように接続されたソース領域とボディコンタクト領域とを含み、かつ、パワー半導体素子形成領域に形成された電界効果トランジスタであって、前記ボディコンタクト領域が、平面視において、前記ソース領域内に島状に配置される前記電界効果トランジスタを有する、半導体装置の製造方法であって、
   （ａ）半導体基板を用意する工程、
   （ｂ）前記半導体基板の主面側に第１導電型不純物を導入することにより、第１導電型の第１半導体領域を形成する工程、
   （ｃ）前記（ｂ）工程後、前記第１半導体領域の一部領域に第２導電型不純物を導入することにより、前記第１導電型とは逆導電型の第２半導体領域を形成する工程、
   を備え、
   前記（ｂ）工程および前記（ｃ）工程を経ることにより、前記第１半導体領域からなる前記ソース領域と、前記第２半導体領域からなる前記ボディコンタクト領域とを形成する、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記（ｂ）工程は、前記パワー半導体素子形成領域の全面に前記第１導電型不純物を導入する、半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   前記（ｃ）工程は、前記第１半導体領域の前記一部領域を開口するマスクを形成した後、前記マスクから開口する前記一部領域に前記第２導電型不純物を導入する、半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記（ｂ）工程は、イオン注入法により実施し、
   前記（ｃ）工程も、イオン注入法により実施する、半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記（ｃ）工程における前記第２導電型不純物のドーズ量は、前記（ｂ）工程における前記第１導電型不純物のドーズ量よりも高い、半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、
   前記電界効果トランジスタは、
   前記半導体基板の前記主面上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   を含み、
   （ｄ）前記（ａ）工程後、前記（ｂ）工程前に、前記半導体基板上に前記ゲート絶縁膜を形成する工程、
   （ｅ）前記（ｄ）工程後、前記（ｂ）工程前に、前記ゲート絶縁膜上に前記ゲート電極を形成する工程、
   を有する、半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、
   前記電界効果トランジスタは、
   前記半導体基板の前記主面側に形成されたトレンチと、
   前記トレンチの内壁に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記トレンチを埋め込むように形成されたゲート電極と、
   を含み、
   （ｆ）前記（ａ）工程後、前記（ｂ）工程前に、前記半導体基板の前記主面側に前記トレンチを形成する工程、
   （ｇ）前記（ｆ）工程後、前記（ｂ）工程前に、前記トレンチの内壁に前記ゲート絶縁膜を形成する工程、
   （ｈ）前記（ｇ）工程後、前記（ｂ）工程前に、前記ゲート絶縁膜を介して、前記トレンチを埋め込むように前記ゲート電極を形成する工程、
   を有する、半導体装置の製造方法。
8. 請求項１に記載の半導体装置の製造方法において、
   前記第１半導体領域は、ｎ型半導体領域であり、
   前記第２半導体領域は、ｐ型半導体領域である、半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記半導体基板は、シリコンを主成分とし、
   前記（ｂ）工程で導入される前記第１導電型不純物は、砒素であり、
   前記（ｃ）工程で導入される前記第２導電型不純物は、ホウ素である、半導体装置の製造方法。
10. 請求項１に記載の半導体装置の製造方法において、
    前記第２半導体領域の底部の深さは、前記第１半導体領域の底部の深さよりも深い、半導体装置の製造方法。
11. 同電位となるように接続された第１半導体領域と第２半導体領域とを含む電界効果トランジスタであって、パワー半導体素子形成領域に形成された前記電界効果トランジスタを有する、半導体装置の製造方法であって、
    （ａ）半導体基板を用意する工程、
    （ｂ）前記パワー半導体素子形成領域の全面に第１導電型不純物を導入することにより、第１導電型の前記第１半導体領域を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１半導体領域の一部領域を開口するマスクを形成し、前記マスクから開口する前記一部領域に第２導電型不純物を導入することにより、前記第１導電型とは逆導電型の前記第２半導体領域を形成する工程、
    を備える、半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、イオン注入法により実施し、
    前記（ｃ）工程も、イオン注入法により実施し、
    前記（ｃ）工程における前記第２導電型不純物のドーズ量は、前記（ｂ）工程における前記第１導電型不純物のドーズ量よりも高い、半導体装置の製造方法。
13. 請求項１１に記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、トレンチゲート型パワーＭＯＳＦＥＴであり、
    前記（ｂ）工程と前記（ｃ）工程を経ることによって、
    前記第１半導体領域は、前記電界効果トランジスタのソース領域となり、
    前記第２半導体領域は、前記電界効果トランジスタのボディコンタクト領域となる、半導体装置の製造方法。
14. 請求項１１に記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、プレーナ型パワーＭＯＳＦＥＴであり、
    前記（ｂ）工程と前記（ｃ）工程を経ることによって、
    前記第１半導体領域は、前記電界効果トランジスタのソース領域となり、
    前記第２半導体領域は、前記電界効果トランジスタのボディコンタクト領域となる、半導体装置の製造方法。
15. 請求項１１に記載の半導体装置の製造方法において、
    前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴであり、
    前記（ｂ）工程と前記（ｃ）工程を経ることによって、
    前記第１半導体領域は、前記電界効果トランジスタのソース領域となり、
    前記第２半導体領域は、前記ソース領域と電気的に接続され、かつ、前記半導体基板と電気的に接続される領域となる、半導体装置の製造方法。

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