JP2010087125A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP2010087125A
JP2010087125A JP2008252999A JP2008252999A JP2010087125A JP 2010087125 A JP2010087125 A JP 2010087125A JP 2008252999 A JP2008252999 A JP 2008252999A JP 2008252999 A JP2008252999 A JP 2008252999A JP 2010087125 A JP2010087125 A JP 2010087125A
Authority
JP
Japan
Prior art keywords
electrode layer
gate
region
pad portion
terminal electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008252999A
Other languages
English (en)
Other versions
JP5432492B2 (ja
Inventor
Takuji Miyata
拓司 宮田
Tetsuya Yoshida
哲哉 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2008252999A priority Critical patent/JP5432492B2/ja
Publication of JP2010087125A publication Critical patent/JP2010087125A/ja
Application granted granted Critical
Publication of JP5432492B2 publication Critical patent/JP5432492B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。非重畳領域下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減でき、ソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。
【選択図】図１

Description

本発明は絶縁ゲート型半導体装置に関し、特に、トランジスタセルが配置されない無効領域を低減し、素子領域の面積を向上できる絶縁ゲート型半導体装置に関する。
絶縁ゲート型半導体装置では、基板の一主面にソース電極層、ゲート電極層が設けられ、それぞれに例えばバンプ電極やボンディングワイヤなどの外部接続手段が固着される。
また、電極部での抵抗を低減するため、基板表面の電極を２層構造にした絶縁ゲート型半導体装置も知られている。
図８を参照し、従来の２層の電極構造を有する絶縁ゲート型半導体装置２００について、ＭＯＳＦＥＴを例に説明する。図８は断面図である。
素子領域２２０には、ＭＯＳＦＥＴのトランジスタセル（以下セル）２２５が構成されている。
セル２２５は、ｎ＋シリコン半導体基板２０１上にｎ−型エピタキシャル層２０２を設けてドレイン領域とし、その表面に設けたｐ型のチャネル層２０４に形成される。トレンチ２０８は、チャネル層２０４を貫通して設けられ、トレンチ２０８内壁にはゲート酸化膜２１１を設ける。ゲート電極２１３は、トレンチ２０８に埋設され、ポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、第１ゲート電極層２１８と接続し、さらに保護ダイオードＤｉに接続する。
ソース領域２１５は、トレンチ２０８に隣接したチャネル層２０４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域２１５間のチャネル層２０４表面には、ｐ＋型不純物の拡散領域であるボディ領域２１４が設けられる。ゲート電極２１３上に層間絶縁膜２１６が設けられ、層間絶縁膜２１６間のコンタクトホールを介して、第１ソース電極層２１７がソース領域２１５とボディ領域２１４とコンタクトする。
第１ゲート電極層２１８は、保護ダイオードＤｉ上に配置され、保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの一端は、ゲート電極２１３と接続し、保護ダイオードＤｉの他端は、第１ソース電極層２１７と接続する。
第１ソース電極層２１７は、素子領域２２０上の全面を覆って設けられ、セル２２５のソース領域２１５とボディ領域２１４と接続する。また、第１ゲート電極層２１８は、素子領域２２０外の基板表面上方に設けられる。
電極部での抵抗低減のため、第１ソース電極層２１７上には部分的に設けられた例えば窒化膜２２１を介して、第１ソース電極層２１７とコンタクトする第２ソース電極層２２７が設けられ、第１ゲート電極層２１８上には部分的に設けられた窒化膜２２１を介して、第１ゲート電極層２１８とコンタクトする第２ゲート電極層２２８が形成される。
第２ソース電極層２２７、第２ゲート電極層２２８上には、チップの最表面となる窒化膜２２３が設けられ、当該窒化膜２２３には開口部が設けられる。開口部から露出した第２ゲート電極層２２８の一部および第２ソース電極層２２７の一部が、それぞれ、外部接続手段の固着領域(以下ゲートパッド部２２８ｐ、ソースパッド部２２７ｐ)となる。窒化膜２２１はゲートパッド部２２８ｐ、ソースパッド部２２７ｐ下方に設けられ、ワイヤボンド時の衝撃を緩和する。（例えば特許文献１参照。）。
特開２００７−４２８１７号公報
図９は、従来の半導体チップ２１０の一例を示す平面図である。尚ここでは一例として、外部接続手段としてバンプ電極を用いて、実装基板にフリップチップ実装される半導体チップを示す。また半導体チップは、ドレイン領域を共通として１つの基板（チップ）に２つのＭＯＳＦＥＴの素子領域を集積化した場合（以下共通ドレイン型ＭＯＳＦＥＴ）を例に示す。尚、図８と同一構成要素は同一符号で示す。
共通ドレイン型ＭＯＳＦＥＴ２１０は、基板（チップ）の一主面に２つのゲートパッド部２２８ｐおよび２つのソースパッド部２２７ｐが設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極２３８、２３８’およびソースバンプ電極２３７、２３７’が設けられる。電流は、一方のソースバンプ電極２３７から共通のドレイン領域を通過し、他方のソースバンプ電極２３７’に流れる。
そして、ゲートパッド部２２８ｐ下方には、これと重畳してこれより小さい保護ダイオードＤｉが設けられる。保護ダイオードＤｉは一端が第１ゲート電極層２１８と接続し、他端が第１ソース電極層２１７に接続する（図８参照）。第１ゲート電極層２１８は、基板の周囲に配置されたゲート引き出し電極２１８ｗまで延在され、さらにゲート電極（不図示）と接続する。
図８、図９（Ｂ）の如く、ゲートパッド部２２８ｐ下方には、これと重畳してコンタクトする第１ゲート電極層２１８が設けられ、その下方には通常、ゲート−ソース間の保護ダイオードＤｉが配置される。ゲートパッド部２２８ｐ、第１ゲート電極層２１８および保護ダイオードＤｉは重畳し、保護ダイオードＤｉはゲートパッド部２２８ｐより小さい面積で設けられる（図９）。
保護ダイオードＤｉは、基板表面に絶縁膜を介してポリシリコンを所望の形状にパターンニングして形成している。従ってその構造あるいは製造方法上、保護ダイオードＤｉ下方には、第１ソース電極層２１７および第１ソース電極層２１７に覆われて接続するトランジスタセルを配置することはできない。すなわち、セルは破線の素子領域２２０内に配置される（図９）。
また、ゲートパッド部２２８ｐと保護ダイオードＤｉが重畳し、素子領域２２０の最外周のセルよりも素子領域２２０の内側に配置される。このため、チップ周辺の１層目のゲート引き出し電極２１８ｗからゲートパッド部２２８ｐに接続するため、１層目に配線部２２８ｗを設ける必要がある。そして、配線部２２８ｗ下方には、これと重畳して保護ダイオードＤｉに接続するポリシリコン層の配線部も配置されるため、この下方にも第１ソース電極２１７およびセルが配置できない問題がある。
ゲートパッド部２２８ｐの面積は、外部接続手段としてボンディングワイヤなどを採用した場合には小さいものでも一辺（直径）が数十μｍ程度必要であり、バンプ電極を採用した場合には一辺（直径）が３００μｍ以上必要になる場合もある。
一方、保護ダイオードＤｉの面積は耐圧によって決定するが、ゲートパッド部２２８ｐの面積より小さくても十分な耐圧が得られる場合が多い。つまり、図９（Ｂ）では保護ダイオードＤｉをゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで示しているが、実際は、通常、ポリシリコン層をゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで形成し、ポリシリコン層内にゲートパッド部２２８ｐ、第１ゲート電極層２１８より小さく保護ダイオードＤｉを形成している。
しかし従来では、ゲートパッド部２２８ｐの下方にこれと重畳して保護ダイオードＤｉが設けられ、トランジスタセルが配置できない構造であったため、素子領域として実質的に機能しない無効領域の面積が大きくなり、特性の改善にも限界があった。
耐圧によって保護ダイオードＤｉが小さくてよい場合において、たとえ保護ダイオードＤｉの面積をゲートパッド部２２８ｐの面積より縮小したとしても、ゲートパッド部２２８ｐの下方にはトランジスタセルが配置できない。
また、セルがゲートパッド部２２８ｐの下方に配置されず、その周囲に配置される従来構造では、特に、セルの均一動作化が図りにくい問題もあった。すなわち、第１ソース電極層２１７および第２ソース電極層２２７（以下、両者は同じパターンなのでソース電極層で総称）は、ゲートパッド部２２８ｐの配置領域を除いてパターンニングされる。つまり、ソース電極層内を基板の表面に対して水平方向に流れる電流は、ソースパッド部２２７ｐから遠い領域ではゲートパッド部を迂回して流れ、ソース電極層内の抵抗が増加する問題がある。
尚、この問題は、フリップチップ実装構造の半導体チップに限らず、外部接続手段がボンディングワイヤであっても、金属プレートであっても、同様である。
更に、図９では共通ドレイン型ＭＯＳＦＥＴを示したが、ドレイン電極をソース電極層およびゲート電極層と同一主面に引き出すアップドレイン構造のＭＯＳＦＥＴや、ドレイン電極を裏面に設ける通常のＭＯＳＦＥＴでも同様の問題が生じる。
ここで、ソース電極層内の抵抗増加について、更に詳しく説明する。半導体チップの各パッド部の位置は、パターンの制約などによりその位置をチップの特性に応じて適宜選択できない場合がある。一例として、バンプ電極２３７、２３７’、２３８、２３８’を設けるような構造の場合には、各バンプ電極２３７、２３７’、２３８、２３８’の位置は実装基板上のパターンの制約を受け、例えばユーザの要求などにより、パッド部の位置が決められる。特に、チップサイズが大きくなるほど各バンプ電極の位置がチップ周辺からチップの周辺より中心寄りに配置される場合が多くなる。このため、ソースパッド部２２７ｐ、ゲートパッド部２２８ｐも、素子領域２２０の最外周に配置されるセルより、内側に設けられる場合がある。
図９の場合には、入力端子となる一方のソースバンプ電極２３７から基板内部（共通のドレイン領域）を経由し、出力端子となる他方のソースバンプ電極２３７’に至る電流経路が形成される。
このとき、それぞれのＭＯＳＦＥＴのソース電極層を流れる電流に着目すると、ソースパッド部２２７ｐ（２２７ｐ’も同様）から、ソース電極層の端部に至る経路となる。このとき、ゲートパッド部２２８ｐが、素子領域２２０の最外周に配置されるセルより内側にあると、ゲートパッド部２２８ｐの周囲、特にゲートパッド部２２８ｐとチップ端部の間（一点鎖線部分）に配置されたセルに流れる電流は、ソースバンプ電極２３７からゲートパッド部２２８ｐの周囲を迂回する経路となる。つまりソースパッド部２２７ｐに近いセルよりも、ソース電極層を流れる経路が長くなり、抵抗が高くなる。
このため、素子領域内で電流経路が短く低抵抗のセルが配置される領域（ソースバンプ電極２３７、２３７’の周囲）と電流経路が長く抵抗が高くなるセルが配置される領域ｒ１（一点鎖線部分）が生じる。低抵抗のセルは動作が良好であるが、高抵抗のセルは動作が鈍くこの偏りが大きくなると、素子領域内のセルが均一動作しにくい状態となる。これにより、スイッチング特性が悪化する問題がある。
また、ゲートパッド部２２８ｐと素子領域２２０の端部に挟まれた領域ｒ２は、ソース電極層が配置される幅が狭く、この領域を通過した先のセルでは、抵抗が大きくなり、均一動作がしにくい問題となる。
この問題は、共通ドレイン型ＭＯＳＦＥＴに限らず、アップドレイン構造のＭＯＳＦＥＴや、チップ裏面にドレイン電極を有する通常のＭＯＳＦＥＴであっても同様である。すなわち、ゲートパッド部が、素子領域の最外周のトランジスタセルより内側に入り込むように形成され、ソース電極層を流れる電流がゲートパッド部を迂回するようにトランジスタセルが配置されるものであれば、同様の問題が生じる。
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該半導体層表面に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、前記基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、前記基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、前記第１端子電極層下方に設けられ該第１端子電極層と接続する他の第１端子電極層と、前記第２端子電極層下方の前記素子領域外に設けられ該第２端子電極層および前記素子領域と接続する他の第２端子電極層と、を具備し、前記第２端子電極層は外部接続手段が固着するパッド部を有し、該パッド部下方に前記セルが配置され、前記他の第２端子電極層下方で前記基板上に保護ダイオードが配置され、該保護ダイオードの一端は前記他の第１端子電極層に接続し、他端は前記素子領域のゲート電極に接続されることにより解決するものである。
本発明に依れば、ゲートパッド部を有するゲート電極層と、その下層で、ゲート引き出し電極に接続する他のゲート電極層の２層構造とし、ゲートパッド部に保護ダイオードとの非重畳領域を形成することで、ゲートパッド部と保護ダイオードの非重畳領域下方にトランジスタセルの一部を配置できる。保護ダイオードは、ゲートパッド部より小さくても耐圧の確保に十分な場合が多いが、その場合でも従来では両者を重畳させており、トランジスタセルが配置できない無効領域が大きかった。しかし、本実施形態では、保護ダイオードを耐圧確保に必要な面積まで縮小し、更にゲートパッド部に、保護ダイオードと少なくとも一部が非重畳の領域（非重畳領域）を形成することにより、非重畳領域の下方にトランジスタセルを配置できる。これにより、トランジスタとして有効に動作する素子領域を拡大できる。すなわち、同一チップサイズであれば、素子領域の拡大によりオン抵抗低減を実現できる。あるいは、同じ素子領域の面積を維持する場合には、チップサイズを縮小することができる。
更に、ゲートパッド部と保護ダイオードが非重畳であり、配線部、第１ゲート電極層を介して、ゲートパッド部と保護ダイオードが接続する。従って、ゲートパッド部の下方には第１ソース電極層およびトランジスタセルを配置でき、第１ソース電極層は、チップの端部に至るまで、保護ダイオードの形成領域を除き形成できる。従って、第１ソース電極層の端部に配置されるセルであっても、ゲートパッド部を迂回するような電流経路が形成されるものがなくなる。つまり、素子領域の全てのセルがソースパッド部から直線的な（最短距離で）電流経路が形成されるセルとなる。従って、従来と比較して抵抗の偏りを低減でき、ＭＯＳＦＥＴの特性を向上できる。
また、従来の２層の電極構造からマスクパターンを変更するのみで実施できる利点を有する。
本発明の実施の形態を図１から図７を参照して、素子領域にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトランジスタセル（以下、セル）が配置される場合を例に詳細に説明する。
第１の実施形態は、一例として本実施形態のＭＯＳＦＥＴ１０、１０’が、ドレイン領域を共通として１つの基板（チップ）に２個集積化された共通ドレイン型ＭＯＳＦＥＴ１００の場合である。共通ドレイン型ＭＯＳＦＥＴ１００は、例えばＭＯＳＦＥＴ１０のソース電極が入力端子と接続し、他方のＭＯＳＦＥＴ１０’のソース電極が出力端子と接続する。
図１は、共通ドレイン型ＭＯＳＦＥＴ１００の平面図であり、図１（Ａ）がチップ全体の平面図、図１（Ｂ）がゲートパッド部付近の拡大図である。また図２は、図１（Ａ）のａ−ａ線断面図であり、図３は、ゲートパッド部付近の拡大図である。
ＭＯＳＦＥＴ１０、１０’は、いずれも本実施形態の構造を有しており、基板（チップ）１の中心線Ｘ−Ｘに対して例えば線対称に配置される。ＭＯＳＦＥＴ１０、１０’は同一の構成であるので、以下、ＭＯＳＦＥＴ１０について、説明する。
ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、素子領域と、第１端子電極層と、第２端子電極層とから構成される。
図１を参照して、基板表面に多数のＭＯＳＦＥＴのセルが配置された素子領域（破線）２０が設けられ、素子領域２０の全面を覆って、第１端子電極に接続する１層目の第１端子電極層１７（二点鎖線）が設けられる。第１端子電極とは、トランジスタの１の端子（例えばソース端子）に接続する電極をいう。すなわち１層目の第１端子電極層とは、ここでは第１ソース電極層１７である。素子領域２０外（例えばチップコーナー部）の基板表面にはゲート−ソース間にＭＯＳＦＥＴのゲート絶縁膜を保護する保護ダイオードＤｉが設けられる。保護ダイオードＤｉ上には、第２端子電極に接続する１層目の第２端子電極層１８（二点鎖線）が設けられる。第２端子電極とは、トランジスタの制御端子（ゲート端子）に接続する電極をいう。すなわち、１層目の第２端子電極層とは、第１ゲート電極層１８である。
第１ソース電極層１７および第１ゲート電極層１８上には開口部ＯＰを有する絶縁膜（例えば窒化膜または酸化膜）を介して２層目の第１端子電極層（第２ソース電極層）２７および２層目の第２端子電極層（第２ゲート電極層）２８が設けられる（図１（Ｂ）参照）。
第２ソース電極層２７は、外部接続手段が固着するパッド部（ソースパッド部２７ｐ）を有する。ソースパッド部２７ｐは、例えば、第２ソース電極層２７を覆い、チップ最表面となる絶縁膜（不図示）に設けた開口部から露出した第２ソース電極層２７の一部である。絶縁膜は例えば窒化膜、酸化膜、ポリイミドなどであり以下窒化膜を例に説明する。ソースパッド部２７ｐには例えば入力端子と接続し、外部接続手段となる例えばバンプ電極（ソースバンプ電極：不図示）が固着する。
第２ゲート電極層２８は、外部接続手段が固着するパッド部（ゲートパッド部２８ｐ）と、配線部２８ｗを有する。ゲートパッド部２８ｐは、例えば、第２ゲート電極層２８を覆い、チップ最表面となる窒化膜（不図示）に設けた開口部から露出した第２ゲート電極層２８の一部である。ゲートパッド部２８ｐには制御端子と接続し、外部接続手段となる例えばバンプ電極（ゲートバンプ電極：不図示）が固着する。
配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８上に延在し、第１ゲート電極層１８と接続する。
基板（チップ）の周辺付近には、ゲート引き出し電極１８ｗが配置される。ゲート引き出し電極１８ｗは、その下方でこれと重畳するポリシリコン層（不図示）を介して素子領域２０の各ゲート電極と接続する。またゲート引き出し電極１８ｗは、第１ゲート電極層１８と接続し、さらに配線部２８ｗを経由してゲートパッド部２８ｐに接続する。
図２を参照して、半導体基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域を構成する。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には一主面の平面パターンにおいて格子状またはストライプ状にパターニングされる。
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセル２１となり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
尚本実施形態では便宜上、ゲート電極１３に沿ったチャネルが形成され、トランジスタの動作をするセル２１が配置される領域を素子領域２０とする。すなわち、最外周のセル２１のソース領域１５の配置領域までを素子領域２０として説明する。
また基板ＳＢの外周端には、高濃度のｎ型不純物領域であるアニュラーが設けられ、チャネル層４の端部には、高濃度のｐ型不純物領域であるガードリングが設けられるが、図示は省略する。
ゲート電極１３上には層間絶縁膜１６が設けられる。第１ソース電極層１７は基板ＳＢ上に設けられて素子領域２０の全面を覆い、層間絶縁膜１６間から露出したソース領域１５およびボディ領域１４とコンタクトする。
第１ソース電極層１７上には第１絶縁膜（例えば、窒化膜、酸化膜）２３が設けられ、その上に第２ソース電極層２７が設けられる。第２ソース電極層２７は、第１絶縁膜２３を開口して露出した第１ソース電極層１７とコンタクトし、素子領域２０のソース領域１５と接続する。
素子領域２０外の基板１表面には、絶縁膜１１を介して、保護ダイオードＤｉが設けられる。保護ダイオードＤｉは例えば、ポリシリコンをパターンニングしてｐ型不純物領域をｎ型不純物領域を交互に、同心円のリング状に配置し、ＭＯＳＦＥＴ１０のソース−ゲート間に接続される。
保護ダイオードＤｉは、基板１の少なくとも一辺に沿って基板１の端部に配置される。ここでは、一例として、チップのコーナー部に配置される場合を示す（図１）。
第１ゲート電極層１８は、保護ダイオードＤｉと重畳して素子領域２０外の基板ＳＢ上に設けられ、基板１の端部に設けられたゲート引き出し電極１８ｗと接続する（図１）。ゲート引き出し電極１８ｗと第１ゲート電極層１８は、例えば同じ金属層で同じ層に連続してパターンニングされる。
ゲート引き出し電極１８ｗは、ゲート電極１３を基板１の表面（基板１の周囲）に引き出したポリシリコン層（不図示）と重畳して設けられ、これとコンタクトしてゲート電極１３と接続する。
第１ゲート電極層１８上には第１絶縁膜２３が設けられ、その上に第２ゲート電極層２８が設けられる。第２ゲート電極層２８は、第１絶縁膜２３を開口して露出した第１ゲート電極層１８とコンタクトし、第１ゲート電極層１８およびゲート引き出し電極１８ｗを介して素子領域２０のゲート電極１３と接続する。また第２ゲート電極層２８は、第１ゲート電極層１８を介して保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの他端は、第１ソース電極層１７と接続する。
第２ソース電極層２７は、素子領域２０の一部分を覆い、第２ゲート電極層２８は、第２ソース電極層２７で覆われない素子領域２０上を覆う。すなわち、第２ゲート電極層２８下方に第１ソース電極層１７の一部が配置される。
第２ソース電極層２７および第２ゲート電極層２８には、チップの最表面となる第２絶縁膜（例えば窒化膜およびその上に設けたソルダーレジスト）２５が設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、例えばバンプ電極（ゲートバンプ電極３８）などの外部接続手段の固着領域（ゲートパッド部２８ｐ）となる。なお、第２絶縁膜２５がない場合もあるが、その場合も外部接続手段の固着領域をゲートパッド部２８ｐとする。
ゲートパッド部２８ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４が設けられる。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ例えば２μｍ）、金（Ａｕ：厚さ例えば５００Å）をこの順で積層した金属層である。そして、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりゲートバンプ電極３８を設ける。ゲートバンプ電極３８の直径は例えば約３００μｍである。
また第２絶縁膜２５の所望の領域を開口して露出した第２ソース電極層２７の一部は、例えばバンプ電極（ソースバンプ電極３７）などの外部接続手段の固着領域（以下ソースパッド部２８ｐ）となる。ソースパッド部２７ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４を介して、ソースバンプ電極３７が設けられる。
第２ゲート電極層２８についてより詳細に説明すると、第２ゲート電極層２８は、ゲートパッド部２８ｐと、配線部２８ｗを有する（図１（Ｂ）参照）。配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８の上まで延在し、少なくとも一部が第１ゲート電極１８と重畳する。そしてゲートパッド部２８ｐは、配線部２８ｗおよび第1ゲート電極１８を介してゲート引き出し電極１８ｗに接続する。
第２ゲート電極層２８は、配線部２８ｗが第１ゲート電極層１８と重畳する。すなわち、第２ゲート電極２８は第１ゲート電極層１８よりその面積が大きい（図１（Ｂ））。
そして、ゲートパッド部２８ｐ下方に素子領域２０の一部が配置される。より具体的には、ゲートパッド部２８ｐは、少なくともその一部に、保護ダイオードＤｉと重畳しない非重畳領域２８ｕを有する。第１実施形態では、ゲートパッド部２８ｐの全ての領域が保護ダイオードＤｉとの非重畳領域２８ｕである。そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。
このように本実施形態のゲート電極層は、保護ダイオードＤｉと重畳してこれと接続する第１ゲート電極層１８と、保護ダイオードＤｉとの非重畳領域２８ｕを有する第２ゲート電極層２８の２層構造である。この構造にすることで、ゲートバンプ電極３８が固着するゲートパッド部２８ｐの直下にも素子領域２０（セル２１）を配置することができる。
これにより、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
また、この構成にすることで、電流経路の回りこみを少なくできる。すなわち、従来構造では、第１ソース電極層２１７および第２ソース電極層２２７は、ほぼ同じパターンで設けられ、ゲートパッド部２２８ｐの配置領域を除いてパターンニングされる（図９）。つまり、第１ソース電極層２１７（および第２ソース電極層２２７）内を基板の水平方向に流れる電流は、ゲートパッド部２２８ｐを迂回して流れるため、電流経路の距離が長い領域ではオン抵抗が増加する問題があった。
しかし、本実施形態では、ゲートパッド部２８ｐ下方に第１ソース電極層１７およびセル２１が設けられる。つまり、第１ソース電極層１７内を基板水平方向に流れる電流に着目すると、第１ソース電極層１７の端部に配置されるセルであっても、ゲートパッド部２８ｐを迂回するような電流経路が形成されるものがなくなる。つまり、素子領域２０の全てのセルが、図１の矢印の如くソースパッド部２７ｐから直線的な（最短距離で）電流経路が形成されるセルとなる。従って、従来と比較して、素子領域２０内で、電流経路が長くなる領域と電流経路が短い領域の偏りを小さくできる。
図３を参照して、本実施形態のＭＯＳＦＥＴ１０（共通ドレイン型ＭＯＳＦＥＴ１００）と、従来構造の共通ドレイン型ＭＯＳＦＥＴの特性を示す。
実線が本実施形態の特性であり、破線が同一チップサイズの従来構造の特性である。横軸がチップサイズで縦軸がオン抵抗特性である。尚、図３のグラフの目盛りは相対値で表示している。
本実施形態の構造を採用することで、従来構造のチップ（チップサイズ１、オン抵抗特性１）と比較して、チップサイズが同じ場合はオン抵抗特性として約３０％低減できる。また、オン抵抗特性を従来どおり維持すると、チップサイズを約２５％低減できる。
特に本実施形態では、チップサイズの小さい製品（チップサイズ１以下）において効果が大きい（例えばチップサイズ１．２５参照）。従来ではチップサイズを小さくした場合、ゲートパッド部面積が大きく、この下方にセルが配置できなかったため、チップサイズが小さくなるに従い特性も急激に劣化していた（破線）。
しかし、本実施形態によれば、ゲートパッド部２８ｐ下方にセル２１が配置できるため、ゲートパッド部２８ｐの面積によらず、良好なオン抵抗特性が得られる。従って、チップサイズが小さい（例えば０．７５）方が、チップサイズが大きいもの（例えば１．２５）よりオン抵抗の絶対値が大きく、効果が大きい。
図４および図５を参照して、第２実施形態を説明する。図４（Ａ）はチップ全体の平面図であり、図４（Ｂ）は第２ゲート電極層２８付近の拡大図である。図５は、図４（Ｂ）のｂ−ｂ線断面図である。
第２の実施形態は、第２ゲート電極層２８のパターンが異なる。すなわち、第２ゲート電極層２８はゲートパッド部２８ｐと第１ゲート電極層１８と重畳する配線部２８ｗを有する。配線部２８ｗは、第１絶縁膜２３に設けられた開口部ＯＰを介して第１ゲート電極層１８と接続する。
また、ゲートパッド部２８ｐは一部が第１ゲート電極層１８を介して保護ダイオードＤｉと重畳する。つまり円形の一部が保護ダイオードＤｉとの重畳領域（ハッチング部分）２８ｏであり、それ以外の領域は、保護ダイオードＤｉとの非重畳領域２８ｕとなる。
そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。これ以外は、第１実施形態と同様であるので、説明は省略する。
このように第２実施形態では、第２ゲート電極層２８はゲートパッド部２８ｐと配線部２８ｗを有し、ゲートパッド部２８ｐは保護ダイオードＤｉとの非重畳領域２８ｕと、保護ダイオードＤｉとの重畳領域２８ｏとを有する。配線部２８ｗが、第１ゲート電極層１８を介して保護ダイオードＤｉと接続し、また第１ゲート電極層１８とゲート引き出し電極１８ｗを介して、ゲート電極１３と接続する。そしてゲートパッド部２８ｐの非重畳領域２８ｕ下方に素子領域２０（セル２１）が配置されるため、素子領域２０を拡大することができる。
また、非重畳領域２８ｕ下方に第１ソース電極層１７を配置できるので、第１ソース電極層１７内を基板水平方向に流れる電流は、ゲートパッド部２８ｐを迂回する必要がなく、第１実施形態と同様の効果が得られる。
図６を参照して、第３実施形態を説明する。第３実施形態は、ドレイン電極をゲートパッド２８ｐ側の主面に引き出して、第３端子電極層としてドレイン電極層を設けた、いわゆるアップドレイン構造のＭＯＳＦＥＴ１０である。
図６が平面図であり、図６（Ａ）が１層目の電極層の構造を示す図であり、図６（Ｂ）が２層目の電極層の構造を示す図である。図６（Ｂ）において１層目の電極層は一点鎖線破線で示した。
アップドレイン構造のＭＯＳＦＥＴでは、基板（チップ）の一主面にゲートパッド部２８ｐ、ソースパッド部２７ｐおよびＭＯＳトランジスタの第３端子に接続するドレイン電極の引き出しとなるドレインパッド部２９ｐが設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極３８、ソースバンプ電極３７およびドレインバンプ電極３９が設けられる。この場合、ソースバンプ電極３７が入力端子と接続し、ドレインバンプ電極３９が出力端子と接続する。
基板ＳＢの最外周に第１ドレイン電極層１９が設けられる。第１ドレイン電極層１９下方の基板ＳＢにはこれと重畳するパターンで、ドレイン電極の引き出しおよびアニュラーとなる高濃度のｎ型不純物領域が設けられる。素子領域２０は、破線の領域に設けられ、素子領域２０上を覆って第１ソース電極層１７が設けられる。また、第１ソース電極層１７と第１ドレイン電極層１９の間には、第１ゲート電極層１８が設けられる。第１ゲート電極層１８は、素子領域２０の外周端のセルと近接し、これに沿ってその周りを囲むように配置される。そして第１ドレイン電極層１９が第１ゲート電極層１８に沿ってその周りを囲むように配置される。
第２ドレイン電極層２９は、基板ＳＢの一辺に沿って一つの平板状に設けられ、第１ドレイン電極層１９の一部と重畳する。第２ソース電極層２７は、ゲートパッド部２８ｐの配置領域を除いて第１ソース電極層１７と重畳する平板状に設けられる。
第２ゲート電極層２８は、第１実施形態および第２実施形態と同様にゲートパッド部２８ｐと、配線部２８ｗを有する。配線部２８ｗは、第２ドレイン電極層２９と第２ソース電極層２７の間に延在し、一部が第１ゲート電極層１８と重畳してこれと接続する。ゲートパッド部２８ｐは、絶縁膜（不図示）を介して第１ソース電極層１７の一部と重畳する。
一例として、第１ゲート電極層１８下方には、これと重畳して接続する保護ダイオードＤｉを設ける。保護ダイオードＤｉは、例えば素子領域２０の端部と近接し、素子領域２０の外周を囲む第１ゲート電極層１８のコーナー部分に配置される
つまり、ゲートパッド部２８ｐと、配線部２８ｗの一部は、保護ダイオードＤｉと非重畳となり、ゲートパッド部２８ｐ及び配線部２８ｗの一部の下方に第１ソース電極層１７およびセルが配置される。
このようにアップドレイン構造のＭＯＳＦＥＴであっても、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
また、ゲートパッド部２８ｐ下方に第１ソース電極層１７およびセルが配置できるので、第１ソース電極層１７を基板水平方向に流れる電流経路（矢印）において、ゲートパッド部２８ｐを迂回する経路がなくなり、素子領域２０内で、電流経路が長くなる領域と電流経路が短い領域の偏りを小さくできる。尚第２ゲート電極層２８は第２実施形態のパターンでもよい。
また、図７を参照して、第４の実施形態について説明する。第４の実施形態は外部接続手段にボンディングワイヤを用いた場合である。図７は、ゲートパッド部２８ｐ部分の断面図である。
第２ゲート電極層２８（第２ソース電極層２７側も同様である）には、チップの最表面となる第２絶縁膜（例えば窒化膜）２５が通常設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、ゲートパッド部２８ｐとなる。ゲートパッド部２８ｐ上には、外部接続手段であるボンディングワイヤ４８が固着される。これ以外は第１実施形態と同様であるので説明は省略する。また第２実施形態の第２ゲート電極層２８のパターンでも同様に実施できる。
更に、図示は省略するが、外部接続手段として金属プレートを用いる場合も同様に実施できる。
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴの場合を例に示したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
また、ゲート電極は、基板表面に絶縁膜を介してゲート電極をパターンニングしたプレーナ型ＭＯＳＦＥＴであっても同様に実施できる。
更に、本実施形態では素子領域にＭＯＳＦＥＴが形成される場合を例に説明したが、ＩＧＢＴでも同様に実施できる。ＩＧＢＴは、ＭＯＳＦＥＴとＢＪＴ（バイポーラ型接合トランジスタ）の複合素子であり、上記のＭＯＳＦＥＴのｎ＋型シリコン半導体基板の下方にｐ＋型半導体基板を設けた構造である。第１端子電極層がエミッタ電極層、第２端子電極層はゲート電極層、第３端子電極層がコレクタ電極層となる以外は、上記のＭＯＳＦＥＴの構造と同様である。従って、ゲート電極層（第１ゲート電極層、第２ゲート電極層）の構造は、上記の実施例と同様であり、同様の効果が得られる。
本発明の第１実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の実施形態の絶縁ゲート型半導体装置を説明する特性図である。 本発明の第２実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第２実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第３実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第４実施形態の絶縁ゲート型半導体装置を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０、１０’ ＭＯＳＦＥＴ
１１ ゲート絶縁膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ 第１ソース電極層
１８ 第１ゲート電極層
１９ 第１ドレイン電極層
２０ 素子領域
２１ セル
２３ 第1絶縁膜（窒化膜）
２４ ＵＢＭ
２５ 第２絶縁膜
２７ 第２ソース電極層
２８ 第２ゲート電極層
２９ 第２ドレイン電極層
２８ｐ ゲートパッド部
２８ｗ 配線部
２８ｏ 重畳領域
２８ｕ 非重畳領域
２７ｐ ソースパッド部
２９ｐ ドレインパッド部
３７ ソースバンプ電極
３８ ゲートバンプ電極
３９ ドレインバンプ電極
２００、２１０ ＭＯＳＦＥＴ
２１７ 第１ソース電極層
２１８ 第１ゲート電極層
２２７ 第２ソース電極層
２２７ｐ ソースパッド部
２２８ 第２ゲート電極層
２２８ｐ ゲートパッド部

Claims (9)

  1. 一導電型半導体基板と、
    該半導体基板上に設けられた一導電型半導体層と、
    該半導体層表面に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、
    前記基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、
    前記基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、
    前記第１端子電極層下方に設けられ該第１端子電極層と接続する他の第１端子電極層と、
    前記第２端子電極層下方の前記素子領域外に設けられ該第２端子電極層および前記素子領域と接続する他の第２端子電極層と、を具備し、
    前記第２端子電極層は外部接続手段が固着するパッド部を有し、該パッド部下方に前記セルが配置され、
    前記他の第２端子電極層下方で前記基板上に保護ダイオードが配置され、該保護ダイオードの一端は前記他の第１端子電極層に接続し、他端は前記素子領域のゲート電極に接続されることを特徴とする絶縁ゲート型半導体装置。
  2. 前記第２端子電極層は、前記他の第２端子電極層より大きいことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記第２端子電極層下方に前記他の第１端子電極層の一部が配置されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
  4. 前記第２端子電極層は、前記パッド部から前記他の第２端子電極層まで延在する配線部を有し、該配線部が前記他の第２端子電極層に接続することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
  5. 前記パッド部が前記保護ダイオードと一部重畳して接続することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
  6. 前記配線部下方に前記セルが配置されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
  7. 前記パッド部は前記保護ダイオードと重畳しない非重畳領域を有することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
  8. 前記非重畳領域下方に前記セルを配置することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
  9. 前記保護ダイオードと前記配線部が前記他の第２端子電極層を介して接続することを特徴とする請求項４記載の絶縁ゲート型半導体装置。
JP2008252999A 2008-09-30 2008-09-30 絶縁ゲート型半導体装置 Active JP5432492B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008252999A JP5432492B2 (ja) 2008-09-30 2008-09-30 絶縁ゲート型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008252999A JP5432492B2 (ja) 2008-09-30 2008-09-30 絶縁ゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2010087125A true JP2010087125A (ja) 2010-04-15
JP5432492B2 JP5432492B2 (ja) 2014-03-05

Family

ID=42250824

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008252999A Active JP5432492B2 (ja) 2008-09-30 2008-09-30 絶縁ゲート型半導体装置

Country Status (1)

Country Link
JP (1) JP5432492B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021225119A1 (ja) * 2020-05-08 2021-11-11 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014707A (ja) * 2002-06-05 2004-01-15 Renesas Technology Corp 半導体装置
JP2004289103A (ja) * 2002-06-13 2004-10-14 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004014707A (ja) * 2002-06-05 2004-01-15 Renesas Technology Corp 半導体装置
JP2004289103A (ja) * 2002-06-13 2004-10-14 Matsushita Electric Ind Co Ltd 半導体デバイス及びその製造方法
JP2007042817A (ja) * 2005-08-02 2007-02-15 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021225119A1 (ja) * 2020-05-08 2021-11-11 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP5432492B2 (ja) 2014-03-05

Similar Documents

Publication Publication Date Title
JP2010177454A (ja) 絶縁ゲート型半導体装置
JP6274968B2 (ja) 半導体装置
JP6000513B2 (ja) 絶縁ゲート型半導体装置
JP5073992B2 (ja) 半導体装置
JP5261636B2 (ja) 半導体装置
JP5798024B2 (ja) 半導体装置
JP2008251923A (ja) 半導体装置
JP6600017B2 (ja) 半導体装置
JPWO2014084124A1 (ja) 半導体装置
JP2010205761A (ja) 半導体装置およびその製造方法
US10256232B2 (en) Semiconductor device including a switching element and a sense diode
JP6956247B2 (ja) 半導体装置
JP2011129662A (ja) 半導体装置
JP2010087124A (ja) 絶縁ゲート型半導体装置
JP7371335B2 (ja) 半導体装置
JP5432492B2 (ja) 絶縁ゲート型半導体装置
JP2010087127A (ja) 絶縁ゲート型半導体装置
JP6896821B2 (ja) 半導体装置
TW201438182A (zh) 半導體裝置
JP2010087126A (ja) 絶縁ゲート型半導体装置
KR20190008464A (ko) 실리콘-전도층-실리콘 스택 구조의 반도체 소자
JP7261277B2 (ja) 半導体装置
JP7472613B2 (ja) 半導体装置
JP7139673B2 (ja) 半導体装置
JP5980515B2 (ja) 絶縁ゲート型半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110602

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110809

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130806

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131206

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5432492

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D04

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250