CN107482061A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，包括：形成于N型外延层中的由多个P型柱和N型柱交替排列组成的超结结构，在P型柱顶部形成有P型体区JFET注入区形成于各相邻的P型体区之间的N型柱的表面；在JFET注入区的底部还形成有第二N型区；第二N型区和P型体区在超结结构的顶部形成顶部电荷平衡区，以提升位于超结结构顶部的电场强度。本发明还公开了一种超结器件的制造方法。本发明器件能提高击穿电压，降低比导通电阻，能降低最大反向恢复电流，能增加栅漏电容、降低开关速度，改善EMI性能。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(superjunction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
如图1所示，是现有超结器件的结构图，该超结器件为超结功率器件，这里是以N型超结器件为例进行介绍，对器件的掺杂类型进行相应的替换可以得到P型超结器件，这里对P型超结器件不做详细介绍。由图1可知，N型超结器件包括：
栅极1，通常是由多晶硅组成即栅极1为多晶硅栅，厚度通常在 之间。
栅氧化层2，用来是实现栅极1和沟道的隔离，栅氧化层2的厚度决定了栅极1的耐压，通常为了保证一定的栅极1的耐压，栅氧化层2的厚度一般大于
源区3，由N型重掺杂区即N+区组成，源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。
P型体区(P-Body)5，P型体区5的掺杂剂量通常是在3e13/cm2～1e14/cm2之间，P型体区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。被栅极1覆盖的P型体区5的表面用于形成沟道，也称沟道区。
空穴收集区4，由形成于所述P型体区5表面的P型重掺杂区即P+区组成。
N型外延层7，其掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，N型外延层7作为器件的漂移区，N型外延层7的厚度决定了器件的击穿电压。
P型柱6，P型柱6和由P型柱6之间的N型外延层7组成的N型柱交替排列形成超结结构，超结结构中，各P型柱6和对应的N型柱互补掺杂并实现对N型柱的横向耗尽，通过各P型柱6和相邻的N型柱之间的互相横向耗尽能够轻易实现对整个超结结构中的N型漂移区耗尽，从而能同时实现高的掺杂浓度和高的击穿电压。
P型柱6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的。
N型外延层7形成于半导体衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底9组成漏区，并在半导体衬底9的背面形成由背面金属层组成的漏极。
另外，为了防止高掺杂的半导体衬底9在工艺的热过程中扩散到漂移区中即N型外延层7中，通常在N型外延层7的底部还形成有N型缓冲层8；N型缓冲层8能够和N型外延层7的掺杂浓度保持一致，这时二者采用同一外延层组成，P型柱6的底部和半导体层9之间相隔所述N型缓冲层8。这样经过N型缓冲层8的缓冲后，能够防止工艺的热过程中半导体衬底9中的掺杂杂质扩散到超结结构的N型柱即N型外延层7中，从而不会造成漂移区的掺杂浓度提高以及不会使器件的击穿电压降低。
JFET注入区10形成于N型柱的顶部表面且位于相邻的两个P型体区5之间，JFET注入区10用于降低器件的导通电阻；也即如果没有JFET注入区10，器件的导通电阻会增加，器件的导通电阻的增加主要是由于电子从沟道流出进入N型区域即漂移区后的分散电阻(spreading resistance)提高了。
另外，经过仿真可以验证，采用了图1所示的JFET注入区10以及未采用JFET注入区时器件的导通电阻的比较：
仿真时，JFET注入区10的注入条件采用：注入能量为60keV，注入剂量为2e12cm-2。
仿真结果为，当没有JFET注入区10的时候，超结器件的比导通电阻为2.27Ω×mm2，击穿电压为827.94V。而采用JFET注入区10以后，超结器件的比导通电阻为2.11Ω×mm2，击穿电压为829.74V。
根据仿真结构可知，采用JFET注入区10和没有采用JFET注入区10，器件的击穿电压基本上没有变化，而器件的比导通电阻大幅降低，降低了8％。因此，JFET注入区10被广泛用于平面结构的超结器件中，用来提高器件的性能。
在超结器件的设计中，为了保证器件具有足够的抗浪涌能力(EAS)，通常在设计的时候，让击穿发生在体内。如图3所示，曲线101是图1所示的现有超结器件沿对应的AA’位置处的电场强度分布曲线，图3中的X轴代表沿着图1中AA’位置的纵向深度，0微米代表硅和二氧化硅的界面，单位是微米；Y轴代表电场强度，单位是V/cm。可以看到最大电场的峰值在体内，这样器件的EAS能力更好。但是这个结构有一个问题：
在沿着AA’的方向，电场强度从0增加的速度比较慢，使得很长的一段距离承受的电压比较低，也即虚线框103所对应的位置区域内该区域的电场强度的随深度上升速度较慢。虚线框103所对应的位置区域为超结结构的顶部区域，由于电场强度较小，这也使得曲线101中电场强度所覆盖的面积较小，器件的击穿电压较小。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能够提高击穿电压。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件包括：
N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成。
在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部。
在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。
JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻。
在所述JFET注入区的底部还形成有第二N型区，所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。
进一步的改进是，所述第二N型区的注入能量大于所述JFET注入区的注入能量；
所述第二N型区的注入区域采用所述JFET注入区的光罩进行定义；或者，所述第二N型区的注入区域采用和所述JFET注入区的光罩不同的光罩进行单独定义。
进一步的改进是，所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。
进一步的改进是，所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。
进一步的改进是，所述第二N型区的横向宽度小于等于所述N型柱的宽度。
或者，所述第二N型区的横向宽度大于所述N型柱的宽度，所述第二N型区和所述P型体区在横向上产生交叠，所述P型体区的两侧和相邻的所述第二N型区交叠后要求保证所述P型体区的未交叠区的宽度大于1微米。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、提供一N型外延层，采用光罩进行定义在选定区域的所述N型外延层表面进行JFET注入形成JFET注入区。
在所述JFET注入区的底部形成有第二N型区。
步骤二、在所述N型外延层中形成由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成。
步骤三、进行P型体区注入在各所述P型柱顶部形成有P型体区。
步骤四、进行推阱，推阱后各所述P型体区还横向延伸到邻近的所述N型柱的顶部。
所述JFET注入区位于于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻。
所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。
上述步骤一至四按步骤一、二、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、一、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、三、一和四的排列顺序依次进行。
步骤四完成后还包括：
步骤五、在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。
进一步的改进是，步骤一中采用所述JFET注入区的光罩定义所述第二N型区并采用注入能量大于所述JFET注入区的注入能量的N型注入形成所述第二N型区。
或者，步骤一中采用和所述JFET注入区的光罩不同的光罩单独定义所述第二N型区并采用注入能量大于所述JFET注入区的注入能量的N型注入形成所述第二N型区。
进一步的改进是，步骤一中，所述JFET注入区的注入能量为60eV，所述第二N型区的注入能量为500kev以上，所述第二N型区的注入次数为一次以上。
进一步的改进是，步骤一中，所述第二N型区的注入能量为1000kev～1800keV，注入剂量为1e12cm-2～2e12cm-2。
进一步的改进是，步骤五之后还包括：
步骤六、进行N型重掺杂注入在所述P型体区表面形成源区，所述源区的一侧和相邻的所述多晶硅栅边缘自对准。
步骤七、在所述N型外延层的正面形成层间膜；所述层间膜覆盖所述源区、所述体区和所述多晶硅栅。
步骤八、在所述源区和所述多晶硅栅顶部分别形成接触孔的开口，所述接触孔穿过所述层间膜。
步骤九、在所述源区所对应的所述接触孔的底部进行P型重掺杂注入形成空穴收集区，所述孔穴收集区和所述P型体区相接触。
步骤十、形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极和栅极，所述源极通过接触孔和底部的所述源区和所述孔穴收集区连接，所述栅极通过接触孔和底部的所述多晶硅栅连接。
本发明能够取得如下技术效果：
1、本发明通过增加第二N型区，利用第二N型区和P型体区的掺杂杂质相平衡，从而能在N型柱和P型柱的顶部形成顶部电荷平衡区；在现有没有第二N型区的结构，超结结构的顶部的N型柱和P型柱在没有形成P型体区时N型杂质和P型杂质之间具有较好的平衡性，但是形成P型体区后，超结结构的P型杂质会增加，从而使得超级结构的顶部的电荷平衡性变差，本发明通过设置第二N型区和P型体区的掺杂杂质相平衡后，能够使得超结结构的顶部电荷平衡得到优化，从而能够提高超结结构顶部的电场强度，最后能够提高器件的击穿电压。
2、本发明的第二N型区的光罩可以采用和JFET注入区相同的光罩，仅需在JFET注入区的离子注入之后或之前增加离子注入工艺即可形成第二N型区，在半导体集成电路中，增加一层光罩将会增加不少成本，而由于本发明不需要增加光罩，故本发明还具有较低的工艺成本。本发明的第二N型区的光罩也能采用和JFET注入区的光罩不同的光罩进行单独定义，这样，第二N型区既能设置的大于JFET注入区，也能设置的小于JFET注入区，方便第二N型区尺寸的调节。
3、本发明的第二N型区在纵向上位于JFET注入区的底部，能够进一步的降低P型体区之间的JFET寄生电阻，从而能降低器件的比导通电阻。
4、本发明增加第二N型区后，器件击穿时的最大电场强度还是位于体内，即位于第二N型区底部的超结结构中，所以本发明器件依然具有较好的EAS。
5、本发明还能降低器件在反向恢复时的最大反向恢复电流。
6、本发明还能增加器件的栅漏电容，从而能降低器件的开关速度，从而减少器件对其它电路的电磁干扰(EMI)。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的结构图；
图2是本发明实施例超结器件的超结结构示意图；
图3是本发明实施例超结器件和图1所示的现有超结器件沿对应的AA’位置处的电场强度分布曲线；
图4是本发明实施例超结器件和图1所示的现有超结器件沿对应的BB’位置处的掺杂浓度分布曲线；
图5是本发明实施例超结器件和图1所示的现有超结器件的反向恢复仿真曲线；
图6是本发明实施例超结器件和图1所示的现有超结器件的栅漏电容仿真曲线。
具体实施方式
如图2所示，是本发明实施例超结器件的超结结构示意图；本发明实施例超结器件，包括：
N型外延层，在所述N型外延层中形成有由多个P型柱6和N型柱7交替排列组成的超结结构，所述N型柱7由各所述P型柱6之间的所述N型外延层组成。本发明实施例中，N型外延层形成于半导体衬底如硅衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。为了减少高掺杂的半导体衬底9的杂质扩散到超结结构中从而对超结结构的掺杂产生不利影响，在所述超结结构的底部形成有N型缓冲层8。本发明实施例中N型缓冲层8和N型柱7都是由所述N型外延层组成。也即所述P型柱6没有穿过所述N型外延层，由位于所述P型柱6的底部的所述N型外延层组成所述N型缓冲层8。所述N型外延层的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，所述N型外延层的作为器件的漂移区，所述N型外延层的的厚度决定了器件的击穿电压。
在各所述P型柱6顶部形成有P型体区5，各所述P型体区5还横向延伸到邻近的所述N型柱7的顶部。所述P型体区5的掺杂剂量通常是在3e13/cm2～1e14/cm2之间，P型体区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
在各所述P型体区5表面依次形成有栅介质层如栅氧化层2和多晶硅栅1，被所述多晶硅栅1覆盖的所述P型体区5表面用于形成沟道。
本发明实施例中，由一对相邻的所述P型柱6和所述N型柱7组成超结单元，每一个所述超结单元区域中都形成一个超结器件单元。如图2所示，两个相邻的所述超结器件单元的所述多晶硅栅1为一体式的整体结构。所述多晶硅栅1的厚度通常在之间。
所述栅氧化层2，用来是实现所述多晶硅栅1和沟通的隔离，栅氧化层2的厚度决定了所述多晶硅栅1的耐压，通常为了保证一定的所述多晶硅栅1的耐压，栅氧化层2的厚度一般大于
JFET注入区10形成于各相邻的所述P型体区5之间的所述N型柱7的表面，所述JFET注入区10用于降低超结器件的导通电阻。
在所述JFET注入区10的底部还形成有第二N型区11，所述第二N型区11的注入区域采用所述JFET注入区10的光罩进行定义，所述第二N型区11的注入能量大于所述JFET注入区10的注入能量，采用相同的光罩能够节约工艺成本。在其它实施例中，所述第二N型区11的注入区域也能采用和所述JFET注入区10的光罩不同的光罩进行单独定义，这样，所述第二N型区11的注入区域既能设置为大于所述JFET注入区10、也能设置为小于所述JFET注入区10，方便所述第二N型区11的尺寸调节。
所述第二N型区11和所述P型体区5在所述N型柱7和所述P型柱6的顶部形成顶部电荷平衡区，以提升位于所述P型体区5的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。较佳为：所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。在其它实施例中，根据N型和P型杂质的平衡的要求的高低可以对上面描述的20％进行增加或减少。
所述第二N型区11的纵向深度满足：所述P型体区5的延伸到所述N型柱7中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区11的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。
所述第二N型区11的横向宽度满足：所述第二N型区11的横向宽度小于等于所述N型柱7的宽度。或者，所述第二N型区11的横向宽度大于所述N型柱7的宽度，所述第二N型区11和所述P型体区5在横向上产生交叠，所述P型体区5的两侧和相邻的所述第二N型区11交叠后要求保证所述P型体区5的未交叠区的宽度大于1微米。
较佳为，所述JFET注入区10的注入能量为60eV，所述第二N型区11的注入能量为500kev以上，所述第二N型区11的注入次数为一次以上。更优选择为，所述JFET注入区10的注入能量为60eV，注入剂量为2e12cm-2。所述第二N型区11的注入能量为1000kev～1800keV，注入剂量为1e12cm-2～2e12cm-2；例如可以具体为：所述第二N型区11的注入能量为1000kev，注入剂量为1e12cm-2；所述第二N型区11的注入能量为1000kev，注入剂量为2e12cm-2；所述第二N型区11的注入能量为1800kev，注入剂量为1e12cm-2；所述第二N型区11的注入能量为1800kev，注入剂量为2e12cm-2。这些具体实施方式的参数仅是为了更清楚的说明本发明，还能有其它变化，根据实际需要进行设置即可。
还包括：
源区3，由形成于所述P型体区5表面的N型重掺杂区组成，所述源区3的一侧和相邻的所述多晶硅栅1边缘自对准。所述源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。
空穴收集区4，由形成于所述P型体区5表面的P型重掺杂区组成。
层间膜，接触孔，正面金属层；
所述接触孔穿过所述层间膜，所述正面金属层图形化形成源极和栅极，所述源极通过接触孔和底部的所述源区3和所述孔穴收集区连接，所述栅极通过接触孔和底部的所述多晶硅栅1连接。
在其它实施例中，在N型外延层的表面中还能形成场氧，用于实现不同超结器件之间的隔离。
参考图2所示，本发明实施例超结器件的制造方法包括如下步骤：
步骤一、提供一N型外延层。本发明实施例中N型外延层形成于半导体衬底如硅衬底9上，半导体衬底9为N型高掺杂，其体浓度1e19/cm3以上，其高的掺杂浓度是为了减小半导体衬底9的电阻。
采用光罩进行定义在选定区域的所述N型外延层表面进行JFET注入形成JFET注入区10。
采用相同的光罩进行注入能量大于所述JFET注入区10的注入能量的N型注入在所述JFET注入区10的底部形成有第二N型区11，采用相同的光罩能够节约工艺成本。在其它实施例中，所述第二N型区11的注入区域也能采用和所述JFET注入区10的光罩不同的光罩进行单独定义，这样，所述第二N型区11的注入区域既能设置为大于所述JFET注入区10、也能设置为小于所述JFET注入区10，方便所述第二N型区11的尺寸调节。
较佳为，所述JFET注入区10的注入能量为60eV，所述第二N型区11的注入能量为500kev以上，所述第二N型区11的注入次数为一次以上。更优选择为，所述JFET注入区10的注入能量为60eV，注入剂量为2e12cm-2。所述第二N型区11的注入能量为1000kev～1800keV，注入剂量为1e12cm-2～2e12cm-2；例如可以具体为：所述第二N型区11的注入能量为1000kev，注入剂量为1e12cm-2；所述第二N型区11的注入能量为1000kev，注入剂量为2e12cm-2；所述第二N型区11的注入能量为1800kev，注入剂量为1e12cm-2；所述第二N型区11的注入能量为1800kev，注入剂量为2e12cm-2。这些具体实施方式的参数仅是为了更清楚的说明本发明，还能有其它变化，根据实际需要进行设置即可。
步骤二、在所述N型外延层中形成由多个P型柱6和N型柱7交替排列组成的超结结构，所述N型柱7由各所述P型柱6之间的所述N型外延层组成。本发明实施例方法中所述超结结构包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述N型外延层中形成多个沟槽。
步骤22、在所述沟槽中填充P型硅形成各所述P型柱6。
为了减少高掺杂的半导体衬底9的杂质扩散到超结结构中从而对超结结构的掺杂产生不利影响，在所述超结结构的底部形成有N型缓冲层8。所述N型缓冲层8和N型柱7都是由所述N型外延层组成。通过将所述P型柱6的底部设置为不穿过所述N型外延层，从而形成由位于所述P型柱6的底部的所述N型外延层组成的所述N型缓冲层8。所述N型外延层的掺杂的体浓度通常是在1e15/cm3～5e16/cm3之间，所述N型外延层的作为器件的漂移区，所述N型外延层的的厚度决定了器件的击穿电压。
步骤三、进行P型体区5注入在各所述P型柱6顶部形成有P型体区5。
所述P型体区5的掺杂剂量通常是在3e13/cm2～1e14/cm2之间，P型体区5的掺杂决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。
步骤四、进行推阱，推阱后各所述P型体区5还横向延伸到邻近的所述N型柱7的顶部。
所述JFET注入区10位于于各相邻的所述P型体区5之间的所述N型柱7的表面，所述JFET注入区10用于降低超结器件的导通电阻。
所述第二N型区11和所述P型体区5在所述N型柱7和所述P型柱6的顶部形成顶部电荷平衡区，以提升位于所述P型体区5的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。较佳为：所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。在其它实施例中，根据N型和P型杂质的平衡的要求的高低可以对上面描述的20％进行增加或减少。
所述第二N型区11的纵向深度满足：所述P型体区5的延伸到所述N型柱7中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区11的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。
所述第二N型区11的横向宽度满足：所述第二N型区11的横向宽度小于等于所述N型柱7的宽度。或者，所述第二N型区11的横向宽度大于所述N型柱7的宽度，所述第二N型区11和所述P型体区5在横向上产生交叠，所述P型体区5的两侧和相邻的所述第二N型区11交叠后要求保证所述P型体区5的未交叠区的宽度大于1微米。
上述步骤一至四按步骤一、二、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、一、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、三、一和四的排列顺序依次进行；
步骤四完成后还包括：
步骤五、在各所述P型体区5表面依次形成有栅介质层如栅氧化层2和多晶硅栅1，被所述多晶硅栅1覆盖的所述P型体区5表面用于形成沟道。
所述多晶硅栅1的厚度通常在之间。
所述栅氧化层2，用来是实现所述多晶硅栅1和沟通的隔离，栅氧化层2的厚度决定了所述多晶硅栅1的耐压，通常为了保证一定的所述多晶硅栅1的耐压，栅氧化层2的厚度一般大于
当需要在N型外延层的表面中形成场氧时，场氧形成工艺能够放置在步骤四之后之后以及步骤五的栅氧化层2形成之前。所述场氧用于实现不同超结器件之间的隔离。
步骤五之后还包括：
步骤六、进行N型重掺杂注入在所述P型体区5表面形成源区3，所述源区3的一侧和相邻的所述多晶硅栅1边缘自对准。所述源区3的另一侧能够通过光刻进行定义。所述源区3的掺杂剂量即离子注入掺杂的注入剂量通常是在1e15/cm2以上。
步骤七、在所述N型外延层的正面形成层间膜；所述层间膜覆盖所述源区3、所述体区和所述多晶硅栅1。
步骤八、在所述源区3和所述多晶硅栅1顶部分别形成接触孔的开口，所述接触孔穿过所述层间膜。
步骤九、在所述源区3所对应的所述接触孔的底部进行P型重掺杂注入形成空穴收集区4，所述孔穴收集区和所述P型体区5相接触。
步骤十、形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极和栅极，所述源极通过接触孔和底部的所述源区3和所述孔穴收集区连接，所述栅极通过接触孔和底部的所述多晶硅栅1连接。
超结器件为超结MOSFET器件时，还包括：
步骤十一、在所述半导体衬底9的背面形成由N型重掺杂的漏区；该漏区能够通过背面离子注入形成或直接通过所述半导体衬底9减薄后形成。之后形成背面金属层，由该背面金属层引出漏极。
本发明实施例通过设置第二N型区11，能够让超结结构顶部的电场能够迅速增加，从而能够保证器件具有更好的击穿电压。参考本文的背景技术所述，JFET注入区10能够降低器件的导通电阻，同时器件的击穿电压不会降低，被广泛的用在平面型的超级结器件中，用来提高器件的性能。然而在现有超结器件中，JFET注入区10通常只是注入在硅片表面，注入的能量通常是在40keV～60keV，其目的仅仅是为了降低导通电阻，并不能提高器件的击穿电压。
在本发明实施例中，利用JFET注入区10的Mask，在做JFET注入区10的离子注入的时候，保持原来的低能量不变，在增加一次或多次高能量的离子注入来形成第二N型区11，这样不但能够更好的降低器件的比导通电阻，同时可以使电场增加的速度更快，从而可以提高器件的击穿电压。TCAD仿真结果请参考如下的表一：
表一
注入条件 比导通电阻(Ω×mm2) 击穿电压(V)
无JFET注入 2.27 827.94
60keV 2.0e12 2.11 829.74
60keV2.0e12+1000keV1.0e12 1.97 843.44
60keV2.0e12+1000keV2.0e12 1.94 853.76
60keV2.0e12+1800keV1.0e12 1.95 847.52
60keV2.0e12+1800keV2.0e12 1.92 861.32
表一中第一列表示注入条件，其中：
第二行中的“JFET注入”表示没有进行任何JFET注入，从而对应于现有器件中无JFET注入区10的结构；
第三行中“60keV 2.0e12”表示注入能量为60keV、注入剂量为2.0e12cm-2的JFET注入，可知，该注入为低能量注入，“60keV 2.0e12”的注入条件表示了形成了对应的JFET注入区10；后面四行中的“60keV 2.0e12”的意思和第三行中的“60keV 2.0e12”意思相同。后面四行中的“+”表示在“60keV 2.0e12”的注入工艺之后还进行了后续的一个注入工艺，该注入为高能量注入并用于形成第二N型区11，如：第四行的“1000keV1.0e12”表示注入能量为1000keV、注入剂量为1.0e12cm-2；第五行的“1000keV2.0e12”表示注入能量为1000keV、注入剂量为2.0e12cm-2；第六行的“1800keV1.0e12”表示注入能量为1800keV、注入剂量为1.0e12cm-2；第七行的“1800keV2.0e12”表示注入能量为1800keV、注入剂量为2.0e12cm-2。
可以发现，后四行对应本发明实施例中的采用低能量加高能量的注入的工艺条件，可以看出，本发明实施例即能大幅度降低比导通电阻，又能提升击穿电压。其中，和第三行的仅采用低能量的JFET注入相比，第七行采用“60keV2.0e12+1800keV2.0e12”后，本发明实施例能大幅降低比导通电阻，降低9％，同时击穿电压可以提高30V以上。第七行跟第二行的没有采用JFET注入相比，其比导通电阻能降低16％。
低能量JFET注入之后增加高能量的能够提高击穿电压的原因是：采用高能量的JFET注入在JFET注入去10的基础上增加了第二N型区11，该第二N型区11能够和P型体区5的杂质相平衡，也即所述第二N型区11和所述P型体区5在所述N型柱7和所述P型柱6的顶部形成顶部电荷平衡区，该顶部电荷平衡区能够增加超结结构顶部的横向耗尽，从而能够使得超结结构顶部的电场迅速提升。
如图3所示，曲线101是图1所示的现有超结器件沿对应的AA’位置处的电场强度分布曲线，该曲线101对应于现有超结器件仅采用JFET注入区10且JFET注入条件为表一中第三行的“60keV 2.0e12”；曲线102是图2所示的本发明实施例超结器件沿对应的AA’位置处的电场强度分布曲线，该曲线102中JFET注入区10和第二N型区11的的JFET注入条件为表一中第七行的“60keV2.0e12+1800keV2.0e12”；图3中的X轴代表沿着图1中AA’位置的纵向深度，0微米代表硅和二氧化硅的界面，单位是微米；Y轴代表电场强度，单位是V/cm。
可以看到在超结结构的底部区域，曲线101和曲线102重合，曲线102的最大电场即电场强度峰值依然在体内，所以增加第二N型区11后器件的EAS能力不会得到损害；但是在超结结构的顶部区域即虚线框103所对应的位置区域器件的电场迅速会从0V/cm增加到1.6e5V/cm，这就是击穿电压可以增加的原因。
另外，通过对第二N型区11所对应的高能量的JFET注入进行改变可以得到，第二N型区11的注入能量越高，提高击穿电压的效果越明显，采用1800keV注入其效果优于1000keV。但是要特别注意，第二N型区11的JFET注入的剂量也不能太大，太大的第二N型区11的JFET注入的剂量会影响器件的BV，如果增加到3.0e12cm-2甚至更高，击穿电压不但不会增加，反而会下降。因此最优的剂量是2.0e12cm-2。
如图4所示，是图2所示的本发明实施例超结器件和图1所示的现有超结器件沿对应的BB’位置处的掺杂浓度分布曲线；X轴代表沿着图2中BB’位置的纵向深度，0微米代表硅和二氧化硅的界面，离硅片表面的距离，数值越大，越接近于体内，单位是微米；Y轴代表漂移区的掺杂浓度，用两者的相对值进行比较。曲线201是现有超结器件所对应的掺杂浓度分布曲线，曲线202是本发明实施例超结器件所对应的掺杂浓度分布曲线。可以看出：曲线202中，采用了高能量的JFET注入后，在漂移区产生了两个峰；一个是接近表面，另外一个是在体内。表面的峰是由低能量的注入形成的，对应于JFET注入区10的掺杂；高浓度的是由高能量注入形成的，对应于第二N型区11的掺杂。曲线201中，由于现有器件中仅进行了低能量的注入，故仅在接近表面处形成有一个峰，对应于JFET注入区10的掺杂，这和曲线202中的接近表面的峰是相同的。
在实际工艺中，P型体区5注入完成以后，会经过一个高温退火进行推阱的工艺，会横向延伸到N型柱7中并会跟下方的N型柱7形成一个缓变结，P型体区5也会纵向扩散，P型体区5的掺杂浓度到P型柱6的掺杂浓度的变化也为缓变结构，该缓变结构和P型体区5和底部的N型柱7之间的缓变结的纵向是相同的。第二N型区11的纵向位置需要根据P型体区5底部的缓变结进行设置，第二N型区11的峰值跟P型体区5底部的缓变结基本在一个位置，或者差距在正负1微米以内。
本发明实施例的结构，不需要增加额外的光刻板，仅仅是在原来的JFET注入的基础上增加一次更高能量的JFET注入。它不但能够降低导通电阻，提高击穿电压，同时还可以降低器件在反向恢复(Reverse Recovery)时候的最大反向恢复电流，同时可以增加Cgd电容，更大的Cgd电容能够降低器件的开关速度，对改善器件的EMI也是有利的。
图5是本发明实施例超结器件和图1所示的现有超结器件的反向恢复仿真曲线；曲线301为图1所示的现有超结器件的反向恢复仿真曲线，曲线301中的JFET注入条件为表一中第三行的“60keV 2.0e12”；曲线302是图2所示的本发明实施例超结器件的反向恢复仿真曲线，该曲线302中JFET注入区10和第二N型区11的的JFET注入条件为表一中第七行的“60keV2.0e12+1800keV2.0e12”；
Reverse Recovery的仿真条件为器件的If＝11A，dif/dt＝55A/μs，器件的面积为12mm2，。器件的仿真结果如下：
横轴代表时间，纵轴代表这个超结MOSFET器件所对应的电流。可以看到本发明实施例采用高能量的JFET注入后，器件的Irrm明显减小。低的Irrm不但可以减小器件的损耗，同时可以减小大电流对器件的Stress，提高器件的可靠性。
如图6所示，是本发明实施例超结器件和图1所示的现有超结器件的栅漏电容即Cgd仿真曲线。曲线401为图1所示的现有超结器件的Cgd仿真曲线，曲线401中的JFET注入条件为表一中第三行的“60keV 2.0e12”；曲线402是图2所示的本发明实施例超结器件的Cgd仿真曲线，该曲线402中JFET注入区10和第二N型区11的的JFET注入条件为表一中第七行的“60keV2.0e12+1800keV2.0e12”；横轴代表漏极电压，栅极电压为0V，单位为V；纵轴代表电容，是对数坐标。可以看到本发明实施例采用高能量的JFET注入后明显增加了Cgd，因为在器件开关过程中
所以增加Cgd，器件的开关速度变慢，因此能够改善器件的EMI性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种超结器件，其特征在于，包括：
N型外延层，在所述N型外延层中形成有由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；
在各所述P型柱顶部形成有P型体区，各所述P型体区还横向延伸到邻近的所述N型柱的顶部；
在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；
JFET注入区形成于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；
在所述JFET注入区的底部还形成有第二N型区，所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻。
2.如权利要求1所述的超结器件，其特征在于：所述第二N型区的注入能量大于所述JFET注入区的注入能量；
所述第二N型区的注入区域采用所述JFET注入区的光罩进行定义；或者，所述第二N型区的注入区域采用和所述JFET注入区的光罩不同的光罩进行单独定义。
3.如权利要求1和2所述的超结器件，其特征在于：所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于N型杂质总量的20％以及所述顶部电荷平衡区中N型杂质总量和P型杂质总量的差值小于P型杂质总量的20％。
4.如权利要求1或2所述的超结器件，其特征在于：所述P型体区的延伸到所述N型柱中的部分和其底部的N型外延层组成PN缓变结，所述第二N型区的浓度峰值位置和所述PN缓变结平齐或在所述PN缓变结的正负1微米的深度范围内。
5.如权利要求1或2所述的超结器件，其特征在于：所述第二N型区的横向宽度小于等于所述N型柱的宽度；
或者，所述第二N型区的横向宽度大于所述N型柱的宽度，所述第二N型区和所述P型体区在横向上产生交叠，所述P型体区的两侧和相邻的所述第二N型区交叠后要求保证所述P型体区的未交叠区的宽度大于1微米。
6.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一N型外延层，采用光罩进行定义在选定区域的所述N型外延层表面进行JFET注入形成JFET注入区；
在所述JFET注入区的底部形成有第二N型区；
步骤二、在所述N型外延层中形成由多个P型柱和N型柱交替排列组成的超结结构，所述N型柱由各所述P型柱之间的所述N型外延层组成；
步骤三、进行P型体区注入在各所述P型柱顶部形成有P型体区；
步骤四、进行推阱，推阱后各所述P型体区还横向延伸到邻近的所述N型柱的顶部；
所述JFET注入区位于于各相邻的所述P型体区之间的所述N型柱的表面，所述JFET注入区用于降低超结器件的导通电阻；
所述第二N型区和所述P型体区在所述N型柱和所述P型柱的顶部形成顶部电荷平衡区，以提升位于所述P型体区的深度范围内的所述超结结构顶部的电场强度并降低器件的导通电阻；
上述步骤一至四按步骤一、二、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、一、三和四的排列顺序依次进行；或者、上述步骤一至四按步骤二、三、一和四的排列顺序依次进行；
步骤四完成后还包括：
步骤五、在各所述P型体区表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。
7.如权利要求6所述的超结器件的制造方法，其特征在于：
步骤一中采用所述JFET注入区的光罩定义所述第二N型区并采用注入能量大于所述JFET注入区的注入能量的N型注入形成所述第二N型区；
或者，步骤一中采用和所述JFET注入区的光罩不同的光罩单独定义所述第二N型区并采用注入能量大于所述JFET注入区的注入能量的N型注入形成所述第二N型区。
8.如权利要求6或7所述的超结器件的制造方法，其特征在于：步骤一中，所述JFET注入区的注入能量为60eV，所述第二N型区的注入能量为500kev以上，所述第二N型区的注入次数为一次以上。
9.如权利要求8所述的超结器件的制造方法，其特征在于：步骤一中，所述第二N型区的注入能量为1000kev～1800keV，注入剂量为1e12cm-2～2e12cm-2。
10.如权利要求6所述的超结器件的制造方法，其特征在于：步骤五之后还包括：
步骤六、进行N型重掺杂注入在所述P型体区表面形成源区，所述源区的一侧和相邻的所述多晶硅栅边缘自对准；
步骤七、在所述N型外延层的正面形成层间膜；所述层间膜覆盖所述源区、所述体区和所述多晶硅栅；
步骤八、在所述源区和所述多晶硅栅顶部分别形成接触孔的开口，所述接触孔穿过所述层间膜；
步骤九、在所述源区所对应的所述接触孔的底部进行P型重掺杂注入形成空穴收集区，所述孔穴收集区和所述P型体区相接触；
步骤十、形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极和栅极，所述源极通过接触孔和底部的所述源区和所述孔穴收集区连接，所述栅极通过接触孔和底部的所述多晶硅栅连接。
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