CN109979984A - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，超结结构的PN柱交替排列在N型外延层上，N型外延层形成于半导体衬底上，漏区是在将半导体衬底进行背面减薄完全去除后通过N型离子注入形成于N型外延层背面，使漏区形成一个方便通过离子注入来调节厚度和掺杂浓度的结构，漏区的掺杂浓度在保证能和漏极的金属形成欧姆接触的条件下，通过降低漏区的掺杂浓度或厚度来减少由P型阱和N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。本发明公开了一种超结器件的制造方法。本发明能减小器件的Irrm，还能同时提高器件的导热性能以及降低对半导体衬底的要求以及能防止半导体衬底的杂质的自扩散对N型外延层的不利影响。

Description

超结器件及其制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超结(superjunction)器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
现有超结器件中，在电流流动区中，有交替排列的P型柱和N型柱，以条状的P-N柱即交替排列的P型柱和N型柱的结构为例，每个N柱的上方有一个栅极结构如多晶硅栅，该多晶硅栅可以部分覆盖周边的P柱，也可以不覆盖，每个P柱的上方有一个P型阱(P Well)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属通过经过一个高浓度的P+接触区与P区即P型阱相连，源极金属即为组成源极的正面金属层。
在电流流动区和承受电压的终端区域之间，存在一个过渡区，过渡区中有一个和电流流动区的P型阱相连的P型环区域，该P型环区域上有接触孔，接触孔之下也有一个高浓度的P+接触区；因此P型环，通过P+接触区域、P型环区域的接触孔、正面金属层即源极、器件电流流动区的源区上接触孔和源区接触孔底部的P+接触区实现和器件的源区以及器件流动区中的P型阱相连接。终端区用于在横向上承受源区和漏区之间的电压，在一般的超结MOSFET器件中，该终端区主要由交替排列的P-N柱构成，或者在交替排列的P-N柱之外侧，还有一个N+截止区。这个交替排列的P-N区在源区和漏区之间加反向偏置时，其中的载流子互相耗尽，形成一个耗尽区用于承受这个横向电压。为了提高器件的竞争能力，需要采用最小的终端尺寸，这样P-N柱的横向电场强度就会加大，从而使得器件终端的设计更加重要。
现有技术中，交替的P-N柱即超结结构是置于一个高浓度的N型半导体衬底如硅衬底上，这个N型半导体衬底一般的掺砷或掺磷，其电阻率一般在0.001欧·厘米～0.003欧·厘米，其掺杂浓度在2.2E19cm-3～7.4E19cm-3。这个N型半导体衬底和P-N柱之间一般具有一个N型外延层作为缓冲层，这个缓冲层和N型柱中心的杂质浓度一致或者接近，只是由于高浓度的N型衬底的杂质在高温下的扩散而形成了杂质浓度较高。现有的超结器件中，由器件沟道区和漂移区形成的体二级管具有比较大的反向恢复电流，使得器件在半桥或全桥电路的应用中，会造成较大的能耗，并且可能在回路中带来电流和电压的长时间震荡，从而影响电路的稳定工作。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能减小器件的最大反向恢复电流(Irrm)。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括：
N型外延层，形成于半导体衬底表面。
在所述N型外延层中形成有多个沟槽；在所述沟槽中填充由P型外延层并组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。
在所述电流流动区的各所述P型柱的顶部形成有由P型阱，在所述P型阱表面形成有由N+区组成源区，栅极结构部分覆盖在所述P型阱表面且所述P型阱的被所述栅极结构覆盖的表面用于形成沟道。
漏区由将所述半导体衬底进行背面减薄完全去除后通过N型离子注入形成于所述N型外延层背面的N+区组成；在所述漏区的背面形成有由背面金属层组成的漏极。
所述漏区形成一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区的掺杂浓度或厚度来减少由所述P型阱和所述N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。
进一步的改进是，所述背面减薄对所述N型外延层有过研磨。
所述半导体衬底为N型掺杂，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底的掺杂浓度降低到和所述N型外延层的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底的掺杂杂质对所述N型外延层进行扩散的影响；或者，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底设置为P型掺杂，所述半导体衬底和所述N型外延层的掺杂类型的差异实现在对所述半导体衬底进行背面减薄的过程中采用所述半导体衬底和所述N型外延层的界面作为背面减薄的终点，提高超结器件背面的一致性。
进一步的改进是，所述漏区为经过退火处理的结构；所述漏区的退火处理工艺为激光退火；或者，所述漏区的退火处理工艺为温度为400℃～500℃的热退火。
进一步的改进是，所述N型外延层的厚度比所述沟槽的深度大10微米以上。
进一步的改进是，所述漏区的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区的厚度为0.2微米～2微米。
进一步的改进是，形成于所述N型外延层表面的保护环氧化膜环绕在所述电流流动区的周侧并将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出。
在所述过渡区形成有由P型阱组成的P型环。
所述栅极结构为平面栅结构，所述屏蔽栅结构由在所述电流流动区的所述超结结构的表面形成的栅氧化膜和多晶硅栅叠加形成；所述多晶硅栅的形成区域通过光刻工艺定义，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道，各所述多晶硅栅还将相邻的所述P型阱之间的所述N型柱表面覆盖。
所述源区形成于所述电流流动区中的所述多晶硅栅两侧的所述P型阱表面；所述源区通过以所述多晶硅栅和所述保护环氧化膜为自对准条件的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。
层间膜覆盖在所述多晶硅栅、所述源区、所述保护环氧化膜以及所述终端第二N型注入区表面；在所述层间膜中形成有穿过所述层间膜的接触孔，所述接触孔通过光刻工艺定义。
正面金属层形成在形成有所述接触孔的所述层间膜的表面，栅极和源极由所述正面金属层图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。
进一步的改进是，在所述电流流动区中形成有JFET区域，所述JFET区域通过以所述保护环氧化膜为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。
进一步的改进是，在所述电流流动区中所述接触孔的底部穿过所述源区，用以消除全面注入的所述源区对所述接触孔和底部的所述P型阱的接触的影响。
进一步的改进是，在位于所述过渡区的所述保护环氧化膜的顶部形成有多晶硅总线，所述多晶硅总线和所述多晶硅栅采用相同的工艺同时形成，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。
为解决上述技术问题，本发明提供的超结器件的制造方法中超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成N型外延层；进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽。
在所述沟槽中填充P型外延层形成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。
步骤二、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱。
所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。
步骤三、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧。
以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。
步骤四、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；各所述多晶硅栅还将相邻的所述P型阱之间的所述N型柱表面覆盖。
以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。
步骤五、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔。
步骤六、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。
步骤七、进行背面减薄将所述半导体衬底完全去除，之后进行背面进行N型离子注入在所述N型外延层的背面形成由N+区组成的漏区；在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极；所述漏区为一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区的掺杂浓度或厚度来减少由所述P型阱和所述N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。
进一步的改进是，所述背面减薄对所述N型外延层有过研磨。
所述半导体衬底为N型掺杂，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底的掺杂浓度降低到和所述N型外延层的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底的掺杂杂质对所述N型外延层进行扩散的影响；或者，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底设置为P型掺杂，所述半导体衬底和所述N型外延层的掺杂类型的差异实现在对所述半导体衬底进行背面减薄的过程中采用所述半导体衬底和所述N型外延层的界面作为背面减薄的终点，提高超结器件背面的一致性。
进一步的改进是，所述N型外延层的厚度比所述沟槽的深度大10微米以上。
进一步的改进是，步骤七中所述漏区的离子注入完成之后以及在形成所述背面金属层之前还包括对所述漏区进行退火处理的步骤；所述漏区的退火处理工艺为激光退火；或者，所述漏区的退火处理工艺为温度为400℃～500℃的热退火。
进一步的改进是，所述漏区的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区的厚度为0.2微米～2微米。
进一步的改进是，步骤七中所述漏区的离子注入的注入杂质为磷或砷，注入能量为10KeV～100KeV，注入剂量为1E14cm-2～1E15cm-2。
本发明根据本发明所要解决的技术问题对本发明的技术方案做了特别的设计，主要是本发明对超结器件的漏区的掺杂做了特别的控制，漏区的掺杂不再和半导体衬底相关，漏区是在半导体衬底完全去除之后形成于N型外延层的背面，这样，漏区的掺杂浓度和厚度很方便通过离子注入工艺进行调控，能实现通过降低漏区的掺杂浓度或厚度来减少由P型阱即沟道区和N型外延层即漂移区之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。也即，和现有器件结构相比，本发明的PN柱即超结结构不再置于高浓度的N型半导体衬底上，而是置于一个掺杂浓度较低且较薄的N型区域即漏区之上，N型区域的杂质浓度如为1E18cm-3～1E19cm-3，这样能保证N型区域与背面金属层形成欧姆接触；由于器件漏极注入区的杂质浓度比现有技术的N型衬底的浓度低，因此在体二极管处于正向导通时，从漏区注入的电子减少，从而减少了体二级管在接近背面区域的载流子的浓度，从而减低体二级管反向恢复时的最大反向恢复电流，从而也就减小了器件的Irrm。
同时，由于本发明器件的N型漏区薄层是离子注入形成，其薄层与背面金属层接触，能使得器件的整个厚度比现有技术的更薄，具有更好的导热性能。
同时，本发明器件的N型外延层背面的N型半导体衬底不再要求是超低电阻率的N型半导体衬底，从而也能降低对器件材料的要求，如本发明的N型外延层的底部不需要额外设置防止半导体衬底杂质扩散的缓冲层，且会在没有缓冲层的条件下使器件的N型外延层的浓度具有更好的均匀性；而现有器件中采用在超低电阻率即超高浓度的N+半导体衬底上淀积N型外延层时，由于N+半导体衬底中的杂质的自扩散，可能造成N型外延层的电阻率的不均匀。
另外，本发明对保护环氧化膜进行了特别设置，保护环氧化膜会将电流流动区露出以及将过渡区全部覆盖，以及将终端区全部或大部分覆盖；结合保护环氧化膜的特别设置能够采用以保护环氧化膜为自对准条件进行全面的第一次N型离子注入在电流流动区中形成JFET区域，也即本发明中JFET区域的形成不需要单独采用一次光刻工艺进行定义，也即本发明能够减少一次JFET区域所对应的光刻。
同时，在本发明的JFET区域所对应的第一次N型离子注入即JFET注入中，由于保护环氧化膜会将过渡区全部覆盖以及将终端区全部或大部分覆盖，第一次N型离子注入的离子不会注入到过渡区中以及终端区的内部区域中，如果在终端区的内部区域中注入了JFET注入的N型离子，则会明显降低器件的击穿电压即BVds；而如果在过渡区中注入了JFET注入的N型离子，则会降低器件的抗电流冲击能力即EAS，所以本发明能够在减少JFET区域所对应的光刻的条件下使器件的性能和可靠性得到保持。另外，本发明还能以多晶硅栅和保护环氧化膜为自对准条件进行全面的第二次N型离子注入即源注入在电流流动区中的所述多晶硅栅两侧分别形成源区，也即本发明形成源区时同样采用自对准就能实现，不需要单独采用一个光刻工艺来定义，所以本发明节省了一次定义源区的光刻。本发明还能够实现JFET区域和源区的自对准注入，也即本发明能减少两次光刻工艺，能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例超结器件的俯视图；
图2是本发明实施例超结器件的剖面示意图；
图3A-图3G是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图；
图4是本发明实施例超结器件的反向恢复特性曲线。
具体实施方式
如图1所示，是本发明实施例超结器件俯视图；一般的超结器件结构，都包含电流流动区、横向承受反向偏置电压的终端区和处于电流流动区和终端区之间的过渡区，终端区环绕于所述电流流动区的外周，图1中1区表示电流流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。
3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。
如图2所示，是本发明实施例超结器件的剖面示意图；本发明实施例超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；超结器件的俯视图的结构参考图1所示。本发明实施例超结器件包括：N型外延层2，形成于半导体衬底1表面。半导体衬底1可以参考后续的图3A所示。
N型外延层2，所述N型外延层2中形成有多个沟槽41,42,43；在所述沟槽41,42,43中填充由P型外延层并组成P型柱51,52,53，由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构。所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。
本发明实施例超结器件中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图4中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。
在所述电流流动区的各所述P型柱的顶部形成有由P型阱6，在所述P型阱6表面形成有由N+区组成源区10，栅极结构部分覆盖在所述P型阱6表面且所述P型阱6的被所述栅极结构覆盖的表面用于形成沟道。
漏区1a由将所述半导体衬底1进行背面减薄完全去除后通过N型离子注入形成于所述N型外延层2背面的N+区组成；在所述漏区1a的背面形成有由背面金属层16组成的漏极。
所述漏区1a形成一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区1a的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区1a的掺杂浓度或厚度来减少由所述P型阱6和所述N型外延层2之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。较佳为，所述漏区1a的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区1a的厚度为0.2微米～2微米。
所述背面减薄对所述N型外延层2有过研磨。
所述半导体衬底1为N型掺杂，利用所述漏区1a和所述半导体衬底1的掺杂无关的特点，将所述半导体衬底1的掺杂浓度降低到和所述N型外延层2的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底1的掺杂杂质对所述N型外延层2进行扩散的影响；或者，利用所述漏区1a和所述半导体衬底1的掺杂无关的特点，将所述半导体衬底1设置为P型掺杂，所述半导体衬底1和所述N型外延层2的掺杂类型的差异实现在对所述半导体衬底1进行背面减薄的过程中采用所述半导体衬底1和所述N型外延层2的界面作为背面减薄的终点，提高超结器件背面的一致性。
所述漏区1a为经过退火处理的结构；所述漏区1a的退火处理工艺为激光退火；或者，所述漏区1a的退火处理工艺为温度为400℃～500℃的热退火。其中采用激光退火的效果更佳。原因为，激光退火的能量采用较低的能量，这样减少因此硅片过薄从而带来的器件在退火过程中的碎片。本发明实施例中，半导体衬底1通常为硅衬底，所述N型外延层2为硅外延层，这里的过薄的硅片是指进行减薄后的剩余的所述N型外延层2。
所述N型外延层2的厚度比所述沟槽的深度大10微米以上，这样能更好地覆盖背面减薄的研磨工艺过程中的厚度变化，保证器件的性能。
超结器件还包括：
形成于所述N型外延层2表面的保护环氧化膜7环绕在所述电流流动区的周侧并将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出。
在所述过渡区形成有由P型阱6组成的P型环。
所述栅极结构为平面栅结构，所述屏蔽栅结构由在所述电流流动区的所述超结结构的表面形成的栅氧化膜8和多晶硅栅9叠加形成；所述多晶硅栅9的形成区域通过光刻工艺定义，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道，各所述多晶硅栅9还将相邻的所述P型阱6之间的所述N型柱表面覆盖。
所述源区10形成于所述电流流动区中的所述多晶硅栅9两侧的所述P型阱6表面；所述源区10通过以所述多晶硅栅9和所述保护环氧化膜7为自对准条件的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区10。
层间膜11覆盖在所述多晶硅栅9、所述源区10、所述保护环氧化膜7以及所述终端第二N型注入区10表面；在所述层间膜11中形成有穿过所述层间膜11的接触孔，所述接触孔通过光刻工艺定义。
正面金属层14形成在形成有所述接触孔的所述层间膜11的表面，栅极和源极由所述正面金属层14图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极。
所述多晶硅栅9通过顶部的接触孔连接到栅极。较佳为，在位于所述过渡区的所述保护环氧化膜7的顶部形成有多晶硅总线9a，所述多晶硅总线9a和所述多晶硅栅9采用相同的工艺同时形成，各所述多晶硅栅9和所述多晶硅总线9a接触连接，且各所述多晶硅栅9通过和所述多晶硅总线9a相连并通过形成于所述多晶硅总线9a顶部的接触孔121c连接到所述栅极。
在所述电流流动区中形成有JFET区域，所述JFET区域通过以所述保护环氧化膜7为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区，第一N型注入区会叠加到所述第二N型注入区10中。
在所述电流流动区中所述接触孔的底部穿过所述源区10，用以消除全面注入的所述源区10对所述接触孔和底部的所述P型阱6的接触的影响。
在器件的正面还形成有钝化膜15，钝化膜15厚度一般由SIO2，SION，SIN或它们的组合形成。之后通过光刻和刻蚀，将栅极和源极的区域打开。
现以一个具有详细参数的本发明实施例超结器件一个具体实例来说明并和现有器件做比较：
以一个600V的超结MOSFET为例，在现有技术下，如果是所述N型外延层2是单一杂质浓度的，其厚度为50微米，电阻率能约为1.2欧姆·厘米，对应的磷掺杂浓度为4E15cm-3。假设沟槽深度42μm，顶部宽度4微米，底部宽度1.7μm，沟槽和沟槽之间的顶部距离为5微米，所述N型外延层2置于高浓度的N+半导体衬底1之上，N+半导体衬底1的浓度为2.2E19cm-3～7.6E19cm-3。这时现有器件的Bvds可以做到中心值在630V。
本发明实施例中，能采用上述600V的超结MOSFET对应的现有结构的所述N型外延层2的厚度和电阻率以及沟槽的参数；半导体衬底1的掺杂浓度能相同也能不同。本发明实施例器件通过将半导体衬底1去除并单独形成漏区1a之后，能够通过调节漏区1a的掺杂浓度和厚度来改善器件的体二极管的反向恢复特性，从而改善整个器件的反向恢复特性。图2中，P型阱6也称为器件的沟道区或称为体区(body)，N型外延层2作为器件的漂移区，沟道区和漂移区之间的PN结二极管为体二极管；本发明实施例中所述漏区1a的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区1a的厚度为0.2微米～2微米。如图4所示，是本发明实施例超结器件的反向恢复特性曲线，其中曲线301对应于本发明实施例的反向恢复特性曲线，曲线302是作为比较的现有结构的反向恢复特性曲线，可以看出曲线301的Irrm即Irrm1小于曲线302的Irrm即Irrm2。
本发明实施例超结器件的制造方法：
本发明实施例超结器件的制造方法以制造如图2所示的本发明实施例超结器件为例进行说明，如图3A至图3G所示，是本发明实施例超结器件的制造方法各步骤中器件的剖面示意图；本发明实施例超结器件的制造方法中，超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；超结器件的俯视图的结构同样参考图1所示。本发明实施例方法包括如下步骤：
步骤一、如图3A所示，提供N型外延层2，进行第一次光刻工艺定义出沟槽41,42,43的形成区域，之后对所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。
如图3B所示，在所述沟槽41,42,43中填充P型外延层形成P型柱51,52,53，由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构。
本发明实施例方法中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图3A中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。
本发明实施例方法中，进行所述第一次光刻工艺之前还包括在所述N型外延层2表面形成第一介质膜201的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜201和所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。
如图3B所示，在所述沟槽41,42,43中填充所述P型外延层之后进行化学机械研磨(CMP)工艺将所述N型外延层2表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽41,42,43中并组成所述P型柱51,52,53；所述第一介质膜201在所述化学机械研磨工艺完成后去除或者部分保留。
本发明实施例方法中，所述第一介质膜201的组成材料和对应的工艺方法能材料如下可选项：
第一种选项为：所述第一介质膜201是单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1微米～0.2微米厚度的氧化膜，在外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延层2的保护层，以使该处的硅不会在CMP工艺中形成缺陷，造成漏电或质量问题。
第二种选项为：所述第一介质膜201是由一层0.1微米～0.15微米厚的氧化膜，一层厚0.1微米～0.2微米的SIN膜，和顶部一层厚大于1微米～的氧化膜组成，即为多层膜结构；这样可以在制作过程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SIN膜留在其下的氧化膜上，在外延生长前，再把该SIN膜去除，这样外延生长前氧化膜的均匀性好，进行外延的CMP的均匀性也能提高。对上述多层膜结构的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。
步骤二、如图3B所示，进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱6的形成区域，之后进行P型离子注入形成所述P型阱6。
所述电流流动区中各所述P型柱51的顶部都形成有一个所述P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱的表面。本发明实施例方法中，2区中则形成了一个所述P型阱6，该P型阱6覆盖了2各所述P型柱52，2区中的所述P型阱6组成P型环。
所述P型阱6的P型离子注入完成后还包括对所述P型阱6进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。
本发明实施例方法中，所述P型阱6的工艺条件需要满足器件阈值电压的要求，对于阈值电压要求在2伏～4伏的器件，可以采用B 30-100KEV，3-10E13/cm2的工艺条件，即注入杂质为硼(B)，注入能量为30Kev～100Kev，注入剂量为3E13cm-2～10E13cm-2；同时要保证器件在击穿电压发生时，沟道处不要发生源漏穿通(Punch through)，否则会造成器件漏电大，击穿电压变低。
步骤三、如图3C所示，在形成有所述P型阱6的所述N型外延层2表面进行第一氧化膜7生长，进行第三次光刻工艺定义出所述第一氧化膜7的刻蚀区域，之后对所述第一氧化膜7进行刻蚀形成保护环氧化膜7，所述保护环氧化膜7将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜7环绕在所述电流流动区的周侧。所述保护环氧化层7的环绕所述电流流动区的结构可以参考图1进行理解。
较佳为，所述第一氧化膜7采用温度高于800℃的热氧化工艺形成，这样能在Si-SiO2界面处减少悬挂键和不稳定的界面态，进一步提高终端区域承受电压的能力，改善器件的击穿电压的一致性。所述第一氧化膜7的厚度需要按照器件BVds即源漏击穿电压的大小进行设定，一般BVds越大，所述第一氧化膜7的厚度需要越厚，一般600V以上器件需要的所述第一氧化膜7的厚度超过0.6μm。
以所述保护环氧化膜7为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。本发明实施例方法中，由于有保护环氧化膜7将过渡区和终端区进行了保护，因此JFET注入可以在没有光刻的情况下进行，节约了光刻工艺的成本，因为如果终端区域注入了JFET，会明显的造成器件BVds下降，如果JFET注入到过渡区的区域，会降低器件的抗电流冲击能力。
本发明实施例方法中，所述JFET区域对应的所述第一次N型离子注入的工艺条件为磷(phos),30-100Kev 1-4E12/cm2，也即：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E12cm-2～4E12cm-2；或者，所述JFET区域对应的所述第一次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成，高能量的注入能进一步减低器件的比导通电阻，并在P型阱6的周围改善了电荷平衡，提高器件的Bvds，进行实验验证可以得到：对于600V器件，Bvds能提高10V～20V。
步骤四、如图3D所示，依次形成栅氧化膜8和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅9的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅9，各所述多晶硅栅9为平面栅结构，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。
本发明实施例方法中能够，通过热氧化形成栅氧化膜8，之后采用淀积工艺形成所述第一层多晶硅。栅氧化膜8是热氧化膜，一般500V～700V的MOSFET的栅氧化膜8的厚度为第一层多晶硅的厚度为
所述第四次光刻工艺同时定义出多晶硅总线9a(BUS)的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时所述多晶硅总线9a，所述多晶硅总线9a位于所述过渡区的所述保护环氧化膜7的顶部，各所述多晶硅栅9和所述多晶硅总线9a接触连接。
还能为：所述第四次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜7的顶部，各所述多晶硅场板和所述多晶硅栅9相隔离。
如图3D所示，以所述多晶硅栅9和所述保护环氧化膜7为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅9两侧分别形成源区10，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区10，在图3G中终端第二N型注入区也用标记10表示，和源区10是采用相同工艺同时形成。终端第二N型注入区10能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性。终端第二N型注入区10也能形成在器件的最外周的终端区，也成为截止区。
较佳为，所述源区10对应的所述第二次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第二次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为3E15cm-2～5E15cm-2。
步骤五、如图3E所示，淀积层间膜11，进行第五次光刻工艺定义出接触孔121a，121b,121c的形成区域，之后对所述层间膜11进行刻蚀形成所述接触孔121a，121b,121c的开口；如图3G所示，在所述接触孔121a，121b,121c的开口中填充金属形成所述接触孔121a，121b,121c。图3G中，不同区域的接触孔分别用不同的标记标出，所述接触孔121a对应于1区中引出源区10和P型阱6的接触孔，所述接触孔121b对应于2区中引出P型阱6的接触孔，所述接触孔121c对应于多晶硅总线9a顶部的接触孔。如图3G所示，本发明实施例方法中，在所述接触孔121a，121b,121c的开口中填充金属的步骤包括：淀积Ti-TiN阻断层并进行退火(Anneal)，退火的工艺条件是630℃～720℃的快速退火；之后淀积金属钨(W)将接触孔填充满，对于0.6微米的开口，W厚度能设定为4000埃；之后进行等离子体干法回刻将表面的金属完全除去。在所有的接触孔的尺寸比较大，例如高宽比小于等于0.5，能用AlCu或ALSiCu实现完全填充时，只需要淀积Ti-TiN，而不需要W淀积和相应的回刻，也即直接采用正面金属层14所采用的AlCu或ALSiCu进行接触孔的填充。
本发明实施例方法中，层间膜11是不掺杂的氧化膜和BPSG膜的组合。返回到图3F所示，在所述接触孔121a，121b,121c的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔121a，121b,121c的底部形成P+接触区13的步骤，通过所述P+接触区13降低所述接触孔121a，121b,121c和所述P型阱6之间的接触电阻。较佳为，这里的所述P+接触区13的P型注入的杂质是B，BF2，或者B和BF2的组合，一般注入能量在30Kev～80Kev，注入剂量在1E15cm-2～3E15cm-2，能通过优化该注入条件改善器件的抗电流冲击能力。
较佳为，如图3E所示，进行所述接触孔121a，121b,121c的开口的刻蚀时，在所述电流流动区中需要对所述接触孔121a底部的所述N型外延层2进行过刻蚀且过刻蚀量需要满足所述接触孔121a的底部穿过所述源区10，在所述过渡区中需要依次对所述层间膜11和所述保护环氧化膜7进行刻蚀形成所述接触孔121b的开口且所述过渡区中所述接触孔121b底部的所述N型外延层2的过刻蚀量大于等于0埃，也即所述接触孔121b仅需将底部的所述P型阱6的顶部表面露出即可，所述接触控121a则需要穿过底部的源区10。
一般层间膜11的厚度为由于接触孔121b实现了后续正面金属层14形成的源极和过渡区中保护环P型阱6区域的连接，保证了同样尺寸的器件终端结构在本发明实施例方法中工艺能够承受与现有工艺同样的电压。
由于电流流动区中的接触孔121a穿透了N+即源区10的范围，不会因为源区10在多晶硅栅9之外区域的全面注入而造成P型阱6与金属之间的接触问题，保证了电学特性的正常。
步骤六、如图3G所示，进行正面金属淀积形成正面金属层14，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层14进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极，各所述多晶硅栅9通过和所述多晶硅总线9a相连并通过形成于所述多晶硅总线9a顶部的接触孔121c连接到所述栅极。
所述正面金属层14的材料能为ALSi，AlSiCu。所述正面金属层14的总厚度一般在4μm～6μm。
之后淀积钝化膜15，钝化膜15厚度一般由SIO2，SION，SIN或它们的组合形成。之后通过光刻和刻蚀，将栅极和源极的区域打开。
步骤七、如图3G所示，进行背面减薄将所述半导体衬底1完全去除；较佳为，所述背面减薄还需要对所述N型外延层2有过研磨；同时通常能将所述N型外延层2的厚度设置为比所述沟槽的深度大10微米以上。
之后如图2所示，进行背面进行N型离子注入在所述N型外延层2的背面形成由N+区组成的漏区1a；在所述漏区1a的背面形成背面金属层16并由所述背面金属层16组成漏极；所述漏区1a为一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区1a的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区1a的掺杂浓度或厚度来减少由所述P型阱6和所述N型外延层2之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。
较佳为，所述漏区1a的离子注入的注入杂质为磷或砷，注入能量为10KeV～100KeV，注入剂量为1E14cm-2～1E15cm-2。在所述漏区1a的离子注入完成之后以及在形成所述背面金属层16之前还包括对所述漏区1a进行退火处理的步骤；所述漏区1a的退火处理工艺为激光退火；或者，所述漏区1a的退火处理工艺为温度为400℃～500℃的热退火。其中激光退火的效果更佳，激光退火的能量采用较低的能量，这样减少因此硅片过薄从而带来的器件在退火过程中的碎片。最后形成的所述漏区1a的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区1a的厚度为0.2微米～2微米。
本发明实施例方法中，所述半导体衬底1为N型掺杂，利用所述漏区1a和所述半导体衬底1的掺杂无关的特点，将所述半导体衬底1的掺杂浓度降低到和所述N型外延层2的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底1的掺杂杂质对所述N型外延层2进行扩散的影响；或者，利用所述漏区1a和所述半导体衬底1的掺杂无关的特点，将所述半导体衬底1设置为P型掺杂，所述半导体衬底1和所述N型外延层2的掺杂类型的差异实现在对所述半导体衬底1进行背面减薄的过程中采用所述半导体衬底1和所述N型外延层2的界面作为背面减薄的终点，提高超结器件背面的一致性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括：
N型外延层，形成于半导体衬底表面；
在所述N型外延层中形成有多个沟槽；在所述沟槽中填充由P型外延层并组成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；
在所述电流流动区的各所述P型柱的顶部形成有由P型阱，在所述P型阱表面形成有由N+区组成源区，栅极结构部分覆盖在所述P型阱表面且所述P型阱的被所述栅极结构覆盖的表面用于形成沟道；
漏区由将所述半导体衬底进行背面减薄完全去除后通过N型离子注入形成于所述N型外延层背面的N+区组成；在所述漏区的背面形成有由背面金属层组成的漏极；
所述漏区形成一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区的掺杂浓度或厚度来减少由所述P型阱和所述N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。
2.如权利要求1所述的超结器件，其特征于：所述背面减薄对所述N型外延层有过研磨；
所述半导体衬底为N型掺杂，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底的掺杂浓度降低到和所述N型外延层的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底的掺杂杂质对所述N型外延层进行扩散的影响；或者，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底设置为P型掺杂，所述半导体衬底和所述N型外延层的掺杂类型的差异实现在对所述半导体衬底进行背面减薄的过程中采用所述半导体衬底和所述N型外延层的界面作为背面减薄的终点，提高超结器件背面的一致性。
3.如权利要求1所述的超结器件，其特征于：所述漏区为经过退火处理的结构；所述漏区的退火处理工艺为激光退火；或者，所述漏区的退火处理工艺为温度为400℃～500℃的热退火。
4.如权利要求1或2所述的超结器件，其特征于：所述N型外延层的厚度比所述沟槽的深度大10微米以上。
5.如权利要求1所述的超结器件，其特征于：所述漏区的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区的厚度为0.2微米～2微米。
6.如权利要求1所述的超结器件，其特征于：形成于所述N型外延层表面的保护环氧化膜环绕在所述电流流动区的周侧并将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出；
在所述过渡区形成有由P型阱组成的P型环；
所述栅极结构为平面栅结构，所述屏蔽栅结构由在所述电流流动区的所述超结结构的表面形成的栅氧化膜和多晶硅栅叠加形成；所述多晶硅栅的形成区域通过光刻工艺定义，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道，各所述多晶硅栅还将相邻的所述P型阱之间的所述N型柱表面覆盖；
所述源区形成于所述电流流动区中的所述多晶硅栅两侧的所述P型阱表面；所述源区通过以所述多晶硅栅和所述保护环氧化膜为自对准条件的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区；
层间膜覆盖在所述多晶硅栅、所述源区、所述保护环氧化膜以及所述终端第二N型注入区表面；在所述层间膜中形成有穿过所述层间膜的接触孔，所述接触孔通过光刻工艺定义；
正面金属层形成在形成有所述接触孔的所述层间膜的表面，栅极和源极由所述正面金属层图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。
7.如权利要求6所述的超结器件，其特征在于：在所述电流流动区中形成有JFET区域，所述JFET区域通过以所述保护环氧化膜为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。
8.如权利要求6所述的超结器件，其特征在于：在所述电流流动区中所述接触孔的底部穿过所述源区，用以消除全面注入的所述源区对所述接触孔和底部的所述P型阱的接触的影响。
9.如权利要求6所述的超结器件，其特征在于：在位于所述过渡区的所述保护环氧化膜的顶部形成有多晶硅总线，所述多晶硅总线和所述多晶硅栅采用相同的工艺同时形成，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。
10.一种超结器件的制造方法，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成N型外延层；进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；
在所述沟槽中填充P型外延层形成P型柱，由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；
步骤二、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱；
所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；
步骤三、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧；
以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区；
步骤四、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；各所述多晶硅栅还将相邻的所述P型阱之间的所述N型柱表面覆盖；
以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区；
步骤五、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔；
步骤六、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极；
步骤七、进行背面减薄将所述半导体衬底完全去除，之后进行背面进行N型离子注入在所述N型外延层的背面形成由N+区组成的漏区；在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极；所述漏区为一个方便通过离子注入来调节厚度和掺杂浓度的结构，所述漏区的掺杂浓度在保证能和所述漏极的金属形成欧姆接触的条件下，通过降低所述漏区的掺杂浓度或厚度来减少由所述P型阱和所述N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。
11.如权利要求10所述的超结器件的制造方法，其特征于：所述背面减薄对所述N型外延层有过研磨；
所述半导体衬底为N型掺杂，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底的掺杂浓度降低到和所述N型外延层的掺杂浓度之间的差异小于一个数量级，用以减少所述半导体衬底的掺杂杂质对所述N型外延层进行扩散的影响；或者，利用所述漏区和所述半导体衬底的掺杂无关的特点，将所述半导体衬底设置为P型掺杂，所述半导体衬底和所述N型外延层的掺杂类型的差异实现在对所述半导体衬底进行背面减薄的过程中采用所述半导体衬底和所述N型外延层的界面作为背面减薄的终点，提高超结器件背面的一致性。
12.如权利要求10或11所述的超结器件的制造方法，其特征于：所述N型外延层的厚度比所述沟槽的深度大10微米以上。
13.如权利要求10所述的超结器件的制造方法，其特征于：步骤七中所述漏区的离子注入完成之后以及在形成所述背面金属层之前还包括对所述漏区进行退火处理的步骤；所述漏区的退火处理工艺为激光退火；或者，所述漏区的退火处理工艺为温度为400℃～500℃的热退火。
14.如权利要求10所述的超结器件的制造方法，其特征于：所述漏区的掺杂体浓度为1E18cm-3～1E19cm-3；所述漏区的厚度为0.2微米～2微米。
15.如权利要求10或14所述的超结器件的制造方法，其特征于：步骤七中所述漏区的离子注入的注入杂质为磷或砷，注入能量为10KeV～100KeV，注入剂量为1E14cm-2～1E15cm-2。
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