CN114497184B - 功率半导体器件元胞结构、功率半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种功率半导体器件元胞结构，包括：半导体衬底；位于半导体衬底上的第一外延层和第二外延层；位于第一外延层中的第一半导体柱；位于第二外延层中的多个连接区；位于第二外延层表面两侧的体区，且与连接区的上表面接触；位于体区内的源区以及欧姆接触区；位于第二外延层上的栅极结构；连接区位于第一半导体柱上方两侧，沿第一方向横向延伸，并沿第二方向不连续分布，第二外延层围绕每个连接区以使每个连接区分离，第一方向与第二方向垂直，并且第一方向、第二方向均与半导体器件的纵向方向垂直。本申请在第一外延层中设置第一半导体柱，在第一半导体柱表面上方两侧设置连接区，有效地抑制了器件通流区域的双极退化问题，且提高栅氧可靠性。

Description

功率半导体器件元胞结构、功率半导体器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种功率半导体器件元胞结构、功率半导体器件及其制造方法。
背景技术
碳化硅(SiC)材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、高饱和漂移速度和高临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。
目前传统的碳化硅MOSFET器件，一方面，体二极管导通过程中碳化硅材料所固有的基平面位错(BPD)由于电子、空穴对的复合而引发堆垛层错缺陷(stacking fault)，发生双极退化，导致碳化硅MOSFET器件的饱和压降增加而造成能耗提高；另一方面，存在严重的栅氧可靠性问题，栅氧的可靠性问题是由栅氧化层电场强度较高引起的。
发明内容
鉴于上述问题，本发明的目的在于提供一种功率半导体器件元胞结构、功率半导体器件及其制造方法，通过在第一外延层中形成第一半导体柱，并在第一半导体柱表面上两侧形成连接区，可以有效抑制通流区域的双极退化，提高栅氧可靠性。
根据本发明的第一方面，提供一种功率半导体器件元胞结构，包括：
半导体衬底，具有第一掺杂类型；位于所述半导体衬底上的第一外延层，具有第一掺杂类型；位于所述第一外延层中的第一半导体柱，具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述第一外延层上的第二外延层，具有第一掺杂类型；位于所述第二外延层中的多个连接区，具有第二掺杂类型；位于第二外延层表面两侧的体区，所述体区具有第二掺杂类型，且所述连接区的上表面与所述体区的下表面接触；位于体区内的源区以及欧姆接触区，所述源区具有第一掺杂类型，所述欧姆接触区具有第二掺杂类型；位于第二外延层上的栅极结构；其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。
优选地，还包括：埋层，所述埋层位于所述第一半导体柱上，具有第二掺杂类型；其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。
优选地，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。
优选地，所述第二外延层的下表面位于所述埋层的上下表面之间。
优选地，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。
优选地，还包括：硅注入区，位于所述第二外延层和所述栅极结构之间。
优选地，还包括：第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；其中，所述第二半导体柱沿第二方向连续分布。
优选地，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。
优选地，所述第一外延层为漂移区，所述第二外延层为电流提高区。
优选地，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面与所述半导体衬底的上表面相接触。
优选地，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。
优选地，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。
优选地，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3。
优选地，所述栅极结构包括栅氧化层和栅极多晶；
其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。
优选地，还包括：层间介质层，位于所述栅极结构上，覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；源电极，位于所述层间介质层上，且与部分所述源区和欧姆接触区的上表面接触；漏电极，位于所述半导体衬底的下表面上。
优选地，所述元胞结构的宽度为3～8μm。
优选地，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。
优选地，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。
优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
优选地，在MOS管工作模式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。
根据本发明的第二方面，提供一种功率半导体器件，包括上述的功率半导体器件元胞结构。
根据本发明的第三方面，提供一种功率半导体器件，所述功率半导体器件包括空穴路径区，在二极管工作模式下，空穴流经所述空穴路径区在半导体衬底表面附近与电子复合。
优选地，在MOS管工作模式下，电子绕过所述空穴路径区流入所述半导体衬底。
优选地，所述空穴路径区包括欧姆接触区、体区、连接区、第一半导体柱和第一外延层。
优选地，所述空穴路径区包括欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层。
优选地，所述功率半导体器件还包括如权利要求1～25中任一项所述的功率半导体器件元胞结构。
根据本发明的第四方面，提供一种功率半导体器件的制造方法，包括：在半导体衬底上形成第一外延层，所述半导体衬底和所述第一外延层均具有第一掺杂类型；在所述第一外延层中形成第一半导体柱，所述第一半导体柱具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；在所述第一外延层上形成第二外延层，所述第二外延层具有第一掺杂类型；在所述第二外延层中形成多个连接区，所述连接区具有第二掺杂类型；在所述第二外延层的表面两侧形成体区以及在体区内形成欧姆接触区和源区，所述源区具有第一掺杂类型，所述体区和所述欧姆接触区具有第二掺杂类型，其中，所述连接区的上表面与所述体区的下表面接触；在所述第二外延层上形成栅极结构；其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。
优选地，还包括：在所述第一半导体柱上形成埋层，所述埋层具有第二掺杂类型；其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。
优选地，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。
优选地，所述第二外延层的下表面位于所述埋层的上下表面之间。
优选地，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影至少部分位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。
优选地，在形成栅极结构之前还包括：
在所述第二外延层上形成硅注入区，所述硅注入区位于所述第二外延层和所述栅极结构之间。
优选地，还包括：在所述第一外延层中形成第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；其中，所述第二半导体柱沿第二方向连续分布。
优选地，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。
优选地，所述第一外延层为漂移区，所述第二外延层为电流提高区。
优选地，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面与所述半导体衬底的上表面相接触。
优选地，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。
优选地，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17 Atom/cm3。
优选地，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。
优选地，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3。
优选地，形成所述栅极结构的步骤包括：在所述第二外延层上依次形成栅氧化层和栅极多晶；其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。
优选地，还包括：在所述栅极结构上形成层间介质层，其中，所述层间介质层覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；在所述层间介质层上形成源电极，所述源电极与部分所述源区和欧姆接触区的上表面接触；在所述半导体衬底的下表面上形成漏电极。
优选地，所述功率半导体器件包括多个元胞结构，每个所述元胞结构的宽度为3～8μm。
优选地，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。
优选地，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。
优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
优选地，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
优选地，在MOS管工作模式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。
本发明实施例提供的功率半导体器件元胞结构、功率半导体器件及其制造方法，通过在第一外延层上形成第一半导体柱，并在第一半导体柱表面上两侧设置连接区，可以有效抑制通流区域的双极退化问题，从而降低工作损耗，提高功率半导体器件的寿命，使得电路应用更加稳定可靠。
进一步地，在连接区与第一半导体柱之间设置埋层，更加有效地抑制了功率半导体器件通流区域的双极退化问题。
进一步地，在第一外延层上设置第二外延层，可降低JFET区域的电阻，提高功率半导体器件的工作效率。
进一步地，埋层、连接区以及体区对栅氧化层起到了良好的保护作用，即在正向阻断工况下促进了埋层、连接区以及体区对JFET区域的辅助耗尽，使得JFET区域对栅氧化层的影响减弱，提高了功率半导体器件的可靠性。
进一步地，第一半导体柱使得第一外延层的掺杂浓度提高，从而提高了功率半导体器件的短路能力，特别是在高温情况下。
进一步地，第一半导体柱在第一外延层中沿第二方向不连续分布，进一步地平衡导通特性和耐压能力之间的关系，即在相同耐压水平下，本发明结构的输出能力更佳。
进一步地，在第一半导体柱的两侧设置有第二半导体柱形成半超结结构，进一步地平衡导通特性和耐压能力之间的关系，即在相同耐压水平下，本发明结构的输出能力更佳。
进一步地，第一半导体柱和第二半导体柱的下表面与半导体衬底的上表面直接接触形成全超结结构，进一步地平衡导通特性和耐压能力之间的关系，本发明结构的输出能力更佳。
进一步地，将源区和欧姆接触区相互独立设置，并且欧姆接触区沿第二方向连续分布，形成更加可靠的欧姆接触。
进一步地，在第二外延层和栅极结构之间形成硅注入区，提高功率半导体器件表面的硅碳比(Si/C比)，优化栅极结构特性。
进一步地，通过优化第一外延层、第二外延层、栅氧工艺以及源区版图设计，提升了功率半导体器件的性能及可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出本发明第一实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图2a-至图2c分别示出本发明第一实施例提供的功率半导体器件的工作原理示意图；
图3示出本发明第二实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图4示出本发明第三实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图5示出本发明第四实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图6示出本发明第五实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图7示出本发明第六实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图8示出本发明第七实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图9示出本发明第八实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图10示出本发明第九实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图；
图11a至图11j示出本发明第一实施例的功率半导体器件的制造方法不同阶段的立体剖面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明中，当第一掺杂类型为N型，则第二掺杂类型为P型；当第一掺杂类型为P型，则第二掺杂类型为N型。
必须指出的是，实施例中给出的制作过程可以根据实际情况作相应的修改或作顺序调整。同时为了表述方便，实施方式中仅仅以N型MOSFET加以说明；针对P型MOSFET同样适用。
实施例中所述的宽度是指沿第一方向(X轴方向)的长度，所述的长度是指沿第二方向(即Y轴方向)的长度，所述的厚度、高度或深度是指沿功率半导体器件的厚度方向(Z轴方向)的长度。实施例中JFET区域的宽度指的是相邻的体区以及连接区之间的宽度。
实施例中功率半导体器件的最高工作电压为600～20000V，第一外延层的厚度以及掺杂浓度影响功率半导体器件的最高工作电压。第一外延层的厚度为5μm～200μm，其掺杂浓度为6e14～2e26 Atom/cm3。功率半导体器件第一外延层的厚度越厚，掺杂浓度越低，其对应的最高工作电压越大。
图1示出根据本发明第一实施例的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。在该实施例中，功率半导体器件为金属氧化物半导体场效应晶体管(MOSFET)。在下文中，以N型MOSFET为例进行说明，然而，本发明并不限于此。
参见图1，所述功率半导体器件包括多个元胞结构，每个元胞结构包括漏电极101、位于漏电极101上的半导体衬底102、位于半导体衬底102上的第一外延层103、位于所述第一外延层103中的第一半导体柱104、位于第一半导体柱104上的埋层105、位于第一外延层103上的第二外延层106、位于第二外延层106中的连接区107以及体区108、位于所述体区108内的源区109和欧姆接触区110、位于所述第二外延层106上的栅极结构。在图1中仅示出一个元胞结构，然而实际功率半导体器件中包括多个元胞结构。在本实施例中，每个元胞结构的宽度为3～8um，优选的宽度为3.5um～4um。多个所述连接区107位于所述埋层105的上方两侧，每一侧的连接区107沿第一方向(即X轴方向)横向延伸，并沿第二方向(即Y轴方向)不连续分布，所述第二外延层围绕每个连接区107以使每个连接区107分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向(即Z轴方向)垂直。
在本实施例中，半导体衬底102的材料包括碳化硅(SiC)、氮化镓(GaN)、金刚石、氧化镓、氮化铝、磷化铟等宽禁带半导体材料，掺杂类型为第一掺杂类型。所述半导体衬底102的厚度例如为110μm，掺杂浓度例如为1e19Atom/cm3。
其中，所述第一半导体柱104位于所述第一外延层103中，所述连接区107、体区108、源区109以及欧姆接触区110位于所述第二外延层106中。
第一外延层103为漂移区，第二外延层106为电流提高区。
第一外延层103的材料包括碳化硅(SiC)、氮化镓(GaN)、金刚石、氧化镓、氮化铝、磷化铟等宽禁带半导体材料。所述第一外延层103的掺杂类型为第一掺杂类型，掺杂浓度为1e15～5e16 Atom/cm3，优选的掺杂浓度为5e15～1.1e16 Atom/cm3。
第二外延层106的材料包括碳化硅(SiC)、氮化镓(GaN)、金刚石、氧化镓、氮化铝、磷化铟等宽禁带半导体材料。所述第二外延层106的掺杂类型为第一掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为1e16～5e16 Atom/cm3。所述第二外延层106的深度为0.6～1.5um，优选的深度为0.9～1.3um。
所述第二外延层106的上表面位于所述埋层105的上表面之上，所述第二外延层106的下表面位于所述埋层105的上、下表面之间。
其中，所述第一半导体柱104位于所述第一外延层103内，所述第一半导体柱104的下表面与所述半导体衬底102的上表面之间相隔第一间距d1。第一间距d1为0.7～2.4μm，优选地为0.9～1.7μm。
所述第一半导体柱104两侧分别与所述元胞结构的两侧之间相隔第二间距d2，第二间距d2为0.5μm～3.5μm。
所述第一半导体柱104的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17Atom/cm3，优选的掺杂浓度为2e16～5e16 Atom/cm3。所述第一半导体柱104的宽度为1～2um，优选的宽度为1.3～1.7um。所述第一半导体柱104的高度为4～11um，优选的高度为5～8um。所述第一半导体柱104沿第二方向(即沿Y轴方向)连续延伸。
第一半导体柱104可以为四棱柱，也可以为圆柱或者其他棱柱，并不限于此。
所述埋层105位于第一半导体柱104上，并且位于所述第一外延层103和第二外延层106中。所述埋层105的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为3e16～6e16 Atom/cm3。所述埋层105的宽度可以大于、等于或小于第一半导体柱104的宽度。所述埋层105的宽度为1～2.5um，优选的宽度为1.6～2.2um。
所述连接区107位于所述第二外延层106中，且位于所述埋层105的上方两侧，且所述连接区107的下表面与所述埋层105的上表面接触。所述连接区107沿第二方向(即Y轴方向)不连续分布。所述连接区107的宽度小于所述第二外延层的106的宽度。所述连接区107的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为3e16～6e16 Atom/cm3。所述连接区107的宽度为0.2～1um，优选的宽度为0.3～0.5um。多个连接区107沿第二方向上的间距不小于0.8μm。
所述体区108位于所述第二外延层106的上表面两侧，所述体区的108的下表面与所述连接区107的上表面接触。所述体区108的掺杂类型为第二掺杂类型，掺杂浓度为2e16～1.5e17 Atom/cm3，优选的掺杂浓度为6e16～1.2e17 Atom/cm3。所述体区108的深度为0.5～1.5um，优选的深度为0.6～0.8um。相邻体区108之间的第二外延层106为JFET区域120。所述JFET区域120的宽度为0.6～1.8um，优选的宽度为0.8～1.2um。
所述体区108与所述埋层105在半导体衬底102上的投影具有交叠区域，所述连接区107在半导体衬底102上的投影位于所述交叠区域中。
在本实施例中，所述源区109位于所述体区108中，所述欧姆接触区110位于所述源区109中，且沿第二方向(即Y轴方向)不连续分布。所述源区109位于所述体区108远离JFET区域120的一侧，且与所述JFET区域120之间具有一定距离以形成沟道区。所述欧姆接触区110的宽度小于所述源区109的宽度，所述欧姆接触区110的深度大于、等于或小于所述源区109的深度，优选大于所述源区109的深度。所述源区109的掺杂类型为第一掺杂类型，掺杂浓度为5e18～8e19 Atom/cm3，优选的掺杂浓度为8e18～7e19 Atom/cm3。所述源区109的深度为0.1～0.4um，优选的深度为0.2～0.3um。
所述欧姆接触区110的掺杂类型为第二掺杂类型，掺杂浓度为5e18～8e19 Atom/cm3，优选的掺杂浓度为8e18～7e19 Atom/cm3。所述欧姆接触区110的深度为0.1～0.4um，优选的深度为0.2～0.3um。多个欧姆接触区110沿第二方向上的间距不小于0.8μm。
所述栅极结构位于所述第二外延层106上，其包括自下而上堆叠的栅氧化层111和栅极多晶112。栅氧化层111还覆盖部分体区108和部分源区109的表面，栅极多晶112位于栅氧化层111上方。
所述功率半导体器件还包括位于所述栅极结构上的层间介质层113，所述层间介质层覆盖栅极多晶112的表面以及栅氧化层111和栅极多晶112的侧壁。
所述功率半导体器件还包括位于层间介质层113上的源电极114，所述源电极114位于所述功率半导体器件的表面，且与部分所述源区109和欧姆接触区110的上表面相接触，将源区109和欧姆接触区110短接；所述源电极114覆盖所述层间介质层113的上表面以及侧面，所述层间介质层113将源电极114与栅极结构隔离。参见图2a和图2c，第一外延层和第二外延层中设置有第一半导体柱104以及位于连接区107和第一半导体柱104之间的埋层105，在二极管工作模式下，实施例一中电极的连接方式为源电极114接高电位，栅极多晶112接低电位，漏电极101接低电位。大部分空穴流经欧姆接触区110、体区108、连接区107、埋层105、第一半导体柱104、第一外延层103，最终在半导体衬底102表面附近与电子进行复合。欧姆接触区110、体区108、连接区107、埋层105、第一半导体柱104和第一外延层103构成空穴路径区。在MOS管工作模式下，实施例一中电极的连接方式为源电极114接低电位，栅电极112接高电位，漏电极101接高电位。大部分电子流经源区109、体区108表面的反型层、第二外延层106和第一外延层103，最终流入半导体衬底102，即电子绕过所述空穴路径区流入所述半导体衬底102。由于第一半导体柱104、埋层105和连接区107的存在使得导通过程中电子、空穴的关键路径上的复合从体区108与第二外延层106之间的接触面转移到第一半导体柱104的下表面与半导体衬底102之间的第一外延层103，抑制了功率半导体器件通流区域(即第一半导体柱104和埋层105两侧的第一外延层103)的双极退化问题，提高了功率半导体器件的性能和可靠性。
参见图2b，埋层105、连接区107以及体区108对栅氧化层111起到了良好的保护作用，即在正向阻断工况下促进了埋层105、连接区107以及体区108对JFET区域120的辅助耗尽，使得JFET区域120对栅氧化层111的影响减弱，提高了功率半导体器件的可靠性。
本发明实施例提供的功率半导体器件元胞结构及功率半导体器件，在第一外延层中设置第一半导体柱，并在第一半导体柱表面上两侧设置连接区，有效地抑制了功率半导体器件通流区域的双极退化问题，且栅氧可靠性得以稳定提升，同时还获得了更佳的短路能力。
进一步地，在连接区与第一半导体柱之间设置埋层，更加有效地抑制了功率半导体器件通流区域的双极退化问题。
进一步地，在第一外延层上设置第二外延层，可降低JFET区域的电阻，提高功率半导体器件的工作效率。
进一步地，第一半导体柱使得第一外延层的掺杂浓度提高，从而提高了功率半导体器件的短路能力，特别是在高温情况下。
图3示出本发明第二实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第一实施例相比，本实施例的第一半导体柱204沿第二方向(即沿Y轴方向)不连续分布，相邻的间隔的两个第一半导体柱204之间为第一外延层203。
在本实施例中，所述第一半导体柱204的宽度可以大于、等于或者小于所述埋层205的宽度。多个第一半导体柱204沿第二方向上的间距不小于0.8μm。
本实施例的其余方面与第一实施例相同，在此不再赘述。
本实施例的功率半导体器件元胞结构及功率半导体器件，其第一半导体柱在第一外延层中沿第二方向不连续分布，进一步地平衡导通特性和耐压能力之间的关系，即在相同耐压水平下，本实施例具有更佳的导通特性，其输出能力更佳。
图4示出本发明第三实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第一实施例相比，本实施例还包括第二半导体柱315，所述第二半导体柱315设置在第一半导体柱304两侧，所述第二半导体柱315的下表面与第一半导体柱304的下表面齐平，掺杂浓度相近。
第一半导体柱304、第二半导体柱315的下表面齐平，均与半导体衬底302的上表面之间相隔第一间距，第一间距为0.3～2um，优选为0.5～1.5um。
在本实施例中，第二半导体柱315的掺杂类型为第一掺杂类型，与第一半导体柱304的掺杂类型相反。
第二半导体柱315沿第二方向(即沿Y轴方向)连续延伸。
第一半导体柱304可以与第一实施例相同，沿第二方向(即沿Y轴方向)连续延伸，也可以与第二实施例相同，沿第二方向不连续分布。
本实施例的其余方面与第一实施例相同，在此不再赘述。
本实施例的功率半导体器件元胞结构及功率半导体器件为半超结结构，在第一半导体柱的两侧设置有第二半导体柱，进一步地平衡导通特性和耐压能力之间的关系，即在相同耐压水平下，本实施例具有更佳的输出能力。
图5示出本发明第四实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第三实施例相比，本实施例中的第一半导体柱404和第二半导体柱415的下表面齐平，并且与所述半导体衬底402的上表面直接接触。
本实施例的其余方面与第三实施例相同，在此不再赘述。
本实施例的功率半导体器件元胞结构及功率半导体器件为全超结结构，第一半导体柱和第二半导体柱的下表面与半导体衬底的上表面直接接触，进一步地平衡导通特性和耐压能力之间的关系，即在相同耐压水平下，本实施例具有更佳的输出能力。
图6示出本发明第五实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与上述实施例相比，欧姆接触区510沿第二方向连续分布，且与源区509邻接。
本实施例的其余方面与上述实施例相同，在此不再赘述。
本实施例的功率半导体器件元胞结构及功率半导体器件，将源区和欧姆接触区相互独立设置，并且欧姆接触区沿第二方向连续分布，形成更加可靠的欧姆接触。
图7示出本发明第六实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与上述实施例相比，所述功率半导体器件还包括位于第二外延层606和栅氧化层612之间的硅注入区616。
在本实施例中，硅注入区616的硅注入能量为8～20keV，注入温度600℃，注入剂量1e14～1e15 Atom/cm2。
本实施例的其余方面与上述实施例相同，在此不再赘述。
本实施例的功率半导体器件元胞结构及功率半导体器件，通过在第二外延层和栅极结构之间形成硅注入区，提高功率半导体器件表面的硅碳比(Si/C比)，优化栅极结构特性。
图8示出示出本发明第七实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第一实施例相比，所述功率半导体器件中不设置埋层，第二外延层706中的连接区707位于第一半导体柱704的上方两侧。
所述连接区707的上表面与所述体区708的下表面接触，所述连接区707的下表面与所述第一半导体柱704的上表面接触。
所述体区708和所述第一半导体柱704在所述半导体衬底上的投影具有交叠区域，所述连接区707在半导体衬底上的投影位于所述交叠区域中。
所述连接区707的外边缘可以与所述第一半导体柱704的外边缘齐平，也可以比所述第一半导体柱704的外边缘宽一定距离，优选的，所述第一半导体柱704的外边缘比所述连接区707的外边缘宽约0.1μm～0.2μm。
本实施例的其余方面与上述实施例相同，在此不再赘述。
图9示出示出本发明第八实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第一实施例相比，所述功率半导体器件仅包括第一外延层803；其中，所述第一半导体柱804、所述埋层805、所述连接区807、所述体区808均在所述第一外延层803中。
所述体区808和所述80埋层805在所述半导体衬底802上的投影具有交叠区域，所述连接区807在半导体衬底802上的投影位于所述交叠区域中。
本实施例的其余方面与上述实施例相同，在此不再赘述。
图10示出本发明第九实施例提供的功率半导体器件的立体剖面图以及沿AA’和BB’的截面示意图。与第一实施例相比，所述外延层仅包括第一外延层903，且所述功率半导体器件中不设置埋层，第一外延层903中的连接区907位于第一半导体柱904的上方两侧。
所述第一半导体柱904、所述连接区907、所述体区908均在所述第一外延层903中。
所述体区908和所述第一半导体柱904在所述半导体衬底上的投影具有交叠区域，所述连接区907在半导体衬底上的投影位于所述交叠区域中。
所述连接区907的外边缘可以与所述第一半导体柱904的外边缘齐平，也可以比所述第一半导体柱904的外边缘宽，优选的，所述第一半导体柱904的外边缘比所述连接区907的外边缘宽约0.1μm～0.2μm。
本实施例的其余方面与上述实施例相同，在此不再赘述。
进一步地，通过优化第一外延层、第二外延层、栅氧工艺以及源区版图设计，提高了功率半导体器件的性能以及可靠性。
图11a至图11j示出本发明第一实施例的功率半导体器件的制造方法不同阶段的截面示意图。所述功率半导体器件的制造方法包括以下步骤。
在步骤S01中，在半导体衬底102上形成第一外延层和第二外延层。
具体步骤包括：在所述半导体衬底上形成第一外延层103以及在第一外延层103中形成第一半导体柱104(参见图11a)；以及在所述第一外延层103上形成第二外延层106以及在第二外延层106和第一外延层103中形成埋层105，其中，所述埋层105位于第一半导体柱104上(参见图11b)。
在本实施例中，半导体衬底102的材料包括碳化硅(SiC)、氮化镓(GaN)、金刚石、氧化镓、氮化铝、磷化铟等宽禁带半导体材料，掺杂类型为第一掺杂类型。所述半导体衬底102的厚度例如为110μm，掺杂浓度例如为1e19 Atom/cm3。
第一外延层103为漂移区，第二外延层106为电流提高区。第一外延层103和第二外延层106的材料包括碳化硅(SiC)、氮化镓(GaN)、金刚石、氧化镓、氮化铝、磷化铟等宽禁带半导体材料，掺杂类型为第一掺杂类型。
在本实施例中，采用多次外延生长及第二导电类型离子(例如Al离子)选择性注入的方式形成第一外延层103以及在第一外延层103中形成第一半导体柱104。
第一外延层103的掺杂类型为第一掺杂类型，掺杂浓度为1e15～5e16 Atom/cm3，优选的掺杂浓度为5e15～1.1e16 Atom/cm3。在本实施例中，采用外延原位掺杂生长方式在第一外延层103上形成第二外延层106。所述第二外延层106的掺杂类型为第一掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为1e16～5e16 Atom/cm3。所述第二外延层106的深度为0.6～1.5um，优选的深度为0.9～1.3um。
所述第一半导体柱104位于所述第一外延层103内，所述第一半导体柱104的下表面与所述半导体衬底102的上表面之间相隔第一间距d1。第一间距d1为0.7～2.4μm，优选地为0.9～1.7μm。
所述第一半导体柱104两侧分别与所述元胞结构的两侧之间相隔第二间距d2，第二间距d2为0.5μm～3.5μm。
所述第一半导体柱104的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17Atom/cm3，优选的掺杂浓度为2e16～5e16 Atom/cm3。所述第一半导体柱104的宽度为1～2um，优选的宽度为1.3～1.7um。所述第一半导体柱104的高度为4～11um，优选的高度为5～8um。所述第一半导体柱104沿第二方向(即沿Y轴方向)连续延伸或者不连续分布。第一半导体柱104可以为四棱柱，也可以为圆柱或者其他棱柱，并不限于此。
通过掩膜版采用选择性高能注入的方式形成所述埋层105。所述埋层105位于第一半导体柱104上，并且位于所述第一外延层103和第二外延层106中。所述第二外延层106的上表面位于所述埋层105的上表面之上，所述第二外延层106的下表面位于所述埋层105的上、下表面之间。
所述埋层105的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为3e16～6e16 Atom/cm3。所述埋层105的宽度可以大于、等于或小于第一半导体柱104的宽度。所述埋层105的宽度为1～2.5um，优选的宽度为1.6～2.2um。
在步骤S02中，在所述第二外延层106中形成连接区107(参见图11c)。
在本实施例中，通过掩膜版采用高能注入方式在所述第二外延层106中形成连接区107。所述连接区107位于所述第二外延层106中，且位于所述埋层105的上方，且与所述埋层105的上表面接触。所述连接区107沿第二方向(即Y轴方向)不连续分布。所述连接区107的宽度小于所述第二外延层的106的宽度。所述连接区107的掺杂类型为第二掺杂类型，掺杂浓度为1e16～1e17 Atom/cm3，优选的掺杂浓度为3e16～6e16 Atom/cm3。所述连接区107的宽度为0.2～1um，优选的宽度为0.3～0.5um。多个连接区107沿第二方向上的间距不小于0.8μm。
在步骤S03中，在所述第二外延层106中形成体区108(参见图11d)以及在体区108内形成欧姆接触区110(参见图11e)和源区109(参见图11f)，源区109和欧姆接触区110的形成顺序可以互换，并不局限于此。
在本实施例中，通过掩膜版采用离子注入方式在所述第二外延层106中形成体区108，所述体区108位于所述第二外延层106的上表面两侧，所述体区的108的下表面与所述连接区107的上表面接触。所述体区108的掺杂类型为第二掺杂类型，掺杂浓度为2e16～1.5e17 Atom/cm3，优选的掺杂浓度为6e16～1.2e17 Atom/cm3。所述体区108的深度为0.5～1.5um，优选的深度为0.6～0.8um。相邻体区108之间的第二外延层106为JFET区域120。所述JFET区域120的宽度为0.6～1.8um，优选的宽度为0.8～1.2um。
所述体区108与所述埋层105在半导体衬底102上的投影具有交叠区域，所述连接区107在半导体衬底102上的投影位于所述交叠区域中。
通过掩膜版采用离子注入方式在体区108内形成欧姆接触区110以及源区109，所述欧姆接触区110位于所述源区109中，且沿第二方向不连续分布。所述源区109位于所述体区108远离JFET区域120的一侧，且与所述JFET区域120之间具有一定距离以形成沟道区。所述欧姆接触区110的宽度小于所述源区109的宽度，所述欧姆接触区110的深度大于、等于或小于所述源区109的深度，优选大于所述源区109的深度。所述源区109的掺杂类型为第一掺杂类型，掺杂浓度为5e18～8e19Atom/cm3，优选的掺杂浓度为8e18～7e19 Atom/cm3。所述源区109的深度为0.1～0.4um，优选的深度为0.2～0.3um。
所述欧姆接触区110的掺杂类型为第二掺杂类型，掺杂浓度为5e18～8e19 Atom/cm3，优选的掺杂浓度为8e18～7e19 Atom/cm3。所述欧姆接触区110的深度为0.1～0.4um，优选的深度为0.2～0.3um。多个欧姆接触区110沿第二方向上的间距不小于0.8μm。
在步骤S04中，在所述第二外延层106上形成栅极结构和层间介质层113。
具体地，在1000～1500℃高温下氧化形成栅氧化层111(参见图11g)，栅氧化层111的厚度为通过淀积、光刻、刻蚀工艺形成栅极多晶112(参见图11h)，栅极多晶112的厚度为/>通过淀积、光刻、刻蚀工艺形成层间介质层113(参见图11i)，并形成半导体接触孔，暴露出部分源区109和欧姆接触区110的表面。所述层间介质层113的材料可以为氧化硅、氮化硅、二氧化铪、三氧化二铝等。
在步骤S06中，在层间介质层113上以及半导体衬底102的下表面上分别形成源电极114以及漏电极101(参见图11j)。具体的，通过淀积、光刻、刻蚀工艺形成源电极114和漏电极101。
本发明实施例提供的功率半导体器件的其制造方法，在第一外延层中设置第一半导体柱，并在第一半导体柱表面上两侧设置连接区，有效地抑制了功率半导体器件通流区域的双极退化问题，且栅氧可靠性得以稳定提升，同时还获得了更佳的短路能力。
进一步地，还在连接区和第一半导体柱之间设置埋层，更加有效地抑制了功率半导体器件通流区域的双极退化问题。
进一步地，在第一外延层上设置第二外延层，可降低JFET区域的电阻，提高功率半导体器件的工作效率。
进一步地，埋层、连接区以及体区对栅氧化层起到了良好的保护作用，即在正向阻断工况下促进了埋层、连接区以及体区对JFET区域的辅助耗尽，使得JFET区域对栅氧化层的影响减弱，提高了功率半导体器件的可靠性。
进一步地，第一半导体柱使得第一外延层的掺杂浓度提高，从而提高了功率半导体器件的短路能力，特别是在高温情况下。
与本发明第一实施例的功率半导体器件的制造方法相比，本发明第二实施例的功率半导体器件的制造方法与其相同，区别仅在于，第一半导体柱204沿第二方向不连续分布。
本实施例的其余方面与上述实施例相同，在此不再赘述。
与本发明第一实施例的功率半导体器件的制造方法相比，本发明第三实施例的功率半导体器件的制造方法还包括：在第一外延层303中形成第二半导体柱315，所述第二半导体柱315位于所述第一半导体柱304两侧；所述第二半导体柱315的下表面与第一半导体柱304的下表面齐平，掺杂浓度相近。
第一半导体柱304、第二半导体柱315的下表面齐平，均与半导体衬底302的上表面之间相隔第一间距，第一间距为0.3～2um，优选为0.5～1.5um。
在本实施例中，第二半导体柱315的掺杂类型为第一掺杂类型，与第一半导体柱304的掺杂类型相反。
第二半导体柱315沿第二方向(即沿Y轴方向)连续延伸。
第一半导体柱304可以与第一实施例相同，沿第二方向(即沿Y轴方向)连续延伸，也可以与第二实施例相同，沿第二方向不连续分布。
本实施例的其余方面与第一实施例相同，在此不再赘述。
与本发明第三实施例的功率半导体器件的制造方法相比，本发明第四实施例的功率半导体器件的制造方法与其相同，区别仅在于，第一半导体柱的下表面与半导体衬底的上表面相接触，形成的功率半导体器件为全超结结构。本实施例的其余方面与第三实施例相同，在此不再赘述。
与上述实施例的功率半导体器件的制造方法相比，本发明第五实施例的功率半导体器件的制造方法与其相同，区别仅在于，欧姆接触区沿第二方向连续分布，且与源区邻接。本实施例的其余方面与上述实施例相同，在此不再赘述。
与上述实施例的功率半导体器件的制造方法相比，本发明第六实施例的功率半导体器件的制造方法在形成栅极结构之前还包括：在第二外延层上形成硅注入区，所述硅注入区位于所述第二外延层和所述栅极结构之间。
本实施例的其余方面与上述实施例相同，在此不再赘述。
与本发明第一实施例的功率半导体器件的制造方法相比，本发明第七实施例的功率半导体器件的制造方法中不包括形成埋层的步骤。第二外延层706中的连接区707位于第一半导体柱704的上方两侧。
所述连接区707的上表面与所述体区708的下表面接触，所述连接区707的下表面与所述第一半导体柱704的上表面接触。
所述体区708和所述第一半导体柱704在所述半导体衬底上的投影具有交叠区域，所述连接区707在半导体衬底上的投影位于所述交叠区域中。
所述连接区707的外边缘可以与所述第一半导体柱704的外边缘齐平，也可以比所述第一半导体柱704的外边缘宽一定距离，优选的，所述第一半导体柱704的外边缘比所述连接区707的外边缘宽约0.1μm～0.2μm。
本实施例的其余方面与第一实施例相同，在此不再赘述。
与本发明第一实施例的功率半导体器件的制造方法相比，本发明第八实施例的功率半导体器件的制造方法中不包括在第一外延层上形成第二外延层的步骤。
所述第一半导体柱804、所述埋层805、所述连接区807、所述体区808均在所述第一外延层803中形成。
所述体区808和所述80埋层805在所述半导体衬底802上的投影具有交叠区域，所述连接区807在半导体衬底802上的投影位于所述交叠区域中。
本实施例的其余方面与第一实施例相同，在此不再赘述。
与本发明第一实施例的功率半导体器件的制造方法相比，本发明第九实施例的功率半导体器件的制造方法中不包括在第一外延层上形成第二外延层以及形成埋层的步骤。
第一外延层903中的连接区907位于第一半导体柱904的上方两侧。
所述第一半导体柱904、所述连接区907、所述体区908均在所述第一外延层903中形成。
所述体区908和所述第一半导体柱904在所述半导体衬底上的投影具有交叠区域，所述连接区907在半导体衬底上的投影位于所述交叠区域中。
所述连接区907的外边缘可以与所述第一半导体柱904的外边缘齐平，也可以比所述第一半导体柱904的外边缘宽，优选的，所述第一半导体柱904的外边缘比所述连接区907的外边缘宽约0.1μm～0.2μm。本实施例的其余方面与第一实施例相同，在此不再赘述。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (49)

1.一种功率半导体器件元胞结构，其特征在于，包括：
半导体衬底，具有第一掺杂类型；
位于所述半导体衬底上的第一外延层，具有第一掺杂类型；
位于所述第一外延层中的第一半导体柱，具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；
位于所述第一外延层上的第二外延层，具有第一掺杂类型；
位于所述第二外延层中的多个连接区，具有第二掺杂类型；
位于第二外延层表面两侧的体区，所述体区具有第二掺杂类型，且所述连接区的上表面与所述体区的下表面接触；
位于体区内的源区以及欧姆接触区，所述源区具有第一掺杂类型，所述欧姆接触区具有第二掺杂类型；
位于第二外延层上的栅极结构；
其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。
2.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，还包括：
埋层，所述埋层位于所述第一半导体柱上，具有第二掺杂类型；
其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。
3.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。
4.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述第二外延层的下表面位于所述埋层的上下表面之间。
5.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。
6.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，还包括：
硅注入区，位于所述第二外延层和所述栅极结构之间。
7.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，还包括：
第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；
其中，所述第二半导体柱沿第二方向连续分布。
8.根据权利要求7所述的功率半导体器件元胞结构，其特征在于，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。
9.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一外延层为漂移区，所述第二外延层为电流提高区。
10.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面与所述半导体衬底的上表面相接触。
11.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。
12.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17 Atom/cm3。
13.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17 Atom/cm3。
14.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17 Atom/cm3。
15.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。
16.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3。
17.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述栅极结构包括栅氧化层和栅极多晶；
其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。
18.根据权利要求17所述的功率半导体器件元胞结构，其特征在于，还包括：
层间介质层，位于所述栅极结构上，覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；
源电极，位于所述层间介质层上，且与部分所述源区和欧姆接触区的上表面接触；
漏电极，位于所述半导体衬底的下表面上。
19.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述元胞结构的宽度为3～8μm。
20.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。
21.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。
22.根据权利要求1所述的功率半导体器件元胞结构，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
23.根据权利要求2所述的功率半导体器件元胞结构，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
24.根据权利要求1或2所述的功率半导体器件元胞结构，其特征在于，在MOS管工作模式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。
25.一种功率半导体器件，其特征在于，包括多个如权利要求1～24中任一项所述的功率半导体器件元胞结构。
26.一种功率半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成第一外延层，所述半导体衬底和所述第一外延层均具有第一掺杂类型；
在所述第一外延层中形成第一半导体柱，所述第一半导体柱具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；
在所述第一外延层上形成第二外延层，所述第二外延层具有第一掺杂类型；
在所述第二外延层中形成多个连接区，所述连接区具有第二掺杂类型；
在所述第二外延层的表面两侧形成体区以及在体区内形成欧姆接触区和源区，所述源区具有第一掺杂类型，所述体区和所述欧姆接触区具有第二掺杂类型，其中，所述连接区的上表面与所述体区的下表面接触；
在所述第二外延层上形成栅极结构；
其中，所述连接区位于所述第一半导体柱的上方两侧，每一侧的连接区沿第一方向横向延伸，并沿第二方向不连续分布，所述第二外延层围绕每个连接区以使每个连接区分离，其中，所述第一方向与所述第二方向垂直，并且所述第一方向、第二方向均与所述半导体器件的厚度方向垂直。
27.根据权利要求26所述的制造方法，其特征在于，还包括：
在所述第一半导体柱上形成埋层，所述埋层具有第二掺杂类型；
其中，所述埋层的下表面与所述第一半导体柱的上表面接触；所述连接区的下表面还分别与所述埋层的上表面接触。
28.根据权利要求27所述的制造方法，其特征在于，所述体区和所述埋层在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影位于所述交叠区域中。
29.根据权利要求27所述的制造方法，其特征在于，所述第二外延层的下表面位于所述埋层的上下表面之间。
30.根据权利要求26所述的制造方法，其特征在于，所述体区和所述第一半导体柱在所述半导体衬底上的投影具有交叠区域，所述连接区在半导体衬底上的投影至少部分位于所述交叠区域中，且所述连接区的下表面与所述第一半导体柱的上表面接触。
31.根据权利要求26或27所述的制造方法，其特征在于，在形成栅极结构之前还包括：
在所述第二外延层上形成硅注入区，所述硅注入区位于所述第二外延层和所述栅极结构之间。
32.根据权利要求26或27所述的制造方法，其特征在于，还包括：
在所述第一外延层中形成第二半导体柱，所述第二半导体柱位于所述第一半导体柱两侧，具有第一掺杂类型；
其中，所述第二半导体柱沿第二方向连续分布。
33.根据权利要求32所述的制造方法，其特征在于，所述第二半导体柱的下表面与所述第一半导体柱的下表面齐平。
34.根据权利要求26所述的制造方法，其特征在于，所述第一外延层为漂移区，所述第二外延层为电流提高区。
35.根据权利要求26所述的制造方法，其特征在于，所述第一半导体柱的下表面与所述半导体衬底的上表面之间相隔第一间距；或者所述第一半导体柱的下表面与所述半导体衬底的上表面相接触。
36.根据权利要求26所述的制造方法，其特征在于，所述第一半导体柱沿第二方向连续分布；或者所述第一半导体柱沿第二方向不连续分布。
37.根据权利要求26所述的制造方法，其特征在于，所述第一半导体柱的宽度为1～2um，深度为4～11um，掺杂浓度为1e16～1e17Atom/cm3。
38.根据权利要求26所述的制造方法，其特征在于，所述连接区的宽度为0.2～1um，掺杂浓度为1e16～1e17 Atom/cm3。
39.根据权利要求27所述的制造方法，其特征在于，所述埋层的宽度为1～2.5um，掺杂浓度为1e16～1e17 Atom/cm3。
40.根据权利要求26所述的制造方法，其特征在于，所述欧姆接触区位于所述源区中，且沿第二方向不连续分布；或者所述欧姆接触区和所述源区设置在所述体区中，所述欧姆接触区和所述源区邻接，且所述欧姆接触区沿第二方向连续分布。
41.根据权利要求26所述的制造方法，其特征在于，所述源区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3；所述欧姆接触区的深度为0.1～0.4um，掺杂浓度为5e18～8e19 Atom/cm3。
42.根据权利要求26所述的制造方法，其特征在于，形成所述栅极结构的步骤包括：
在所述第二外延层上依次形成栅氧化层和栅极多晶；
其中，所述栅氧化层位于部分所述第二外延层、部分所述体区和部分所述源区上，所述栅极多晶位于所述栅氧化层上。
43.根据权利要求42所述的制造方法，其特征在于，还包括：
在所述栅极结构上形成层间介质层，其中，所述层间介质层覆盖所述栅极多晶的表面以及所述栅氧化层和所述栅极多晶的侧壁；
在所述层间介质层上形成源电极，所述源电极与部分所述源区和欧姆接触区的上表面接触；
在所述半导体衬底的下表面上形成漏电极。
44.根据权利要求26所述的制造方法，其特征在于，所述功率半导体器件包括多个元胞结构，每个所述元胞结构的宽度为3～8μm。
45.根据权利要求44所述的制造方法，其特征在于，所述第一半导体柱的两侧与所述元胞结构的两侧之间相隔第二间距，所述第二间距为0.5～3.5微米。
46.根据权利要求26所述的制造方法，其特征在于，所述半导体衬底的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第一外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟；所述第二外延层的材料包括碳化硅、氮化镓、金刚石、氧化镓、氮化铝、磷化铟。
47.根据权利要求26所述的制造方法，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
48.根据权利要求27所述的制造方法，其特征在于，在二极管工作模式下，空穴流经欧姆接触区、体区、连接区、埋层、第一半导体柱和第一外延层，在半导体衬底表面附近与电子复合。
49.根据权利要求26或27所述的制造方法，其特征在于，在MOS管工作模式下，电子流经源区、体区表面的反型层、第二外延层和第一外延层流入半导体衬底。
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