CN111293177A - 一种功率半导体器件 - Google Patents

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Abstract

本发明提供一种功率半导体器件，包括从下到上依次设置N型衬底、N型缓冲层、N型外延层、栅氧化层、多晶硅栅极、钝化层；N型外延层包括从下到上依次设置的第一P型掺杂区、第二P型掺杂区、P型阱区以及第一N型掺杂区、第二N型掺杂区、JFET区；P型阱区包括从内到外依次设置的P型重掺杂区、N型重掺杂区；金属阴极覆盖在N型重掺杂区和P型重掺杂区表面，金属阳极覆盖在N型衬底底部。本发明充分利用电荷平衡原理，将N柱无电流区并入第二P型掺杂区，增加了第二P型掺杂区的面积，减少了第二N型掺杂区的面积，由此提升了第二N型掺杂区的掺杂浓度，在保持击穿电压不变的前提下降低了器件的比导通电阻。

Description

一种功率半导体器件
技术领域
本发明属于半导体功率器件技术领域，具体涉及一种功率半导体器件。
背景技术
功率半导体器件的应用领域越来越广，可广泛地应用于DC-DC变换器、DC-AC变换器、继电器、马达驱动等领域。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)与双极型晶体管相比，具有开关速度块、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，因而成为目前应用最为广泛的新型功率器件。但VDMOS器件也有其缺点，即导通电阻随耐压的增长(Ron∝BV2.5)导致功耗的急剧增加。以超结VDMOS为代表的电荷平衡类器件的出现打破了这一“硅极限(silicon limit)”，改善了导通电阻和耐压之间的制约关系(Ron∝BV1.33),可同时实现低通态功耗和高阻断电压，因此迅速在各种高能效场合取得应用，市场前景十分广泛。
超结VDMOS由阱区、JFET区和超结结构组成。基本的超结结构为交替的P柱和N柱，该结构有效的前提是P、N柱严格满足电荷平衡。在器件处于关断状态时，在反向偏压下，由于横向电场(x方向)和纵向电场(y方向)的相互作用，P柱区和N柱区将完全耗尽，耗尽区内纵向电场分布趋于均匀，相当于一个本征层，因而理论上击穿电压仅仅依赖于耐压层的厚度，与掺杂浓度无关，耐压层掺杂浓度可以提高将近一个数量级，从而有效地降低了器件的导通电阻。电荷平衡是超结器件能够获得高耐压的前提。
超结VDMOS工作时，电流从JFET区流入N柱，由于N柱的宽度大于JFET区，因此电流流经区域的宽度从JFET区的宽度逐渐增大至N柱的宽度，在P柱、N柱以及阱区交界处靠N柱一侧区域则不会有电流流经，即图1(b)所示的三角形的N柱无电流区31。N柱无电流区的存在意味着电流未充分流经整个N柱区域，器件阻断时N柱无电流区的耗尽又会消耗P柱中用于与N柱电流流经区域进行电荷平衡的受主电荷，不利于器件比导通电阻的降低。如果能找到有效的方法，消除N柱无电流区，并保持击穿电压不变，将有效降低器件的比导通电阻。
发明内容
本发明要解决的问题是：超结VDMOS器件工作时，N柱、P柱以及P型阱区三者交界处N柱一侧区域存在一个三角形的N柱无电流区，该区域不会有电流流过，该区域并未被充分利用。为解决该问题，将N柱无电流区并入P柱中，P柱的几何形状变为梯形和矩形的组合，P柱的电荷量因此增加。为保持电荷平衡，N柱将获得更高的掺杂浓度，器件的比导通电阻因此降低，同时耐压保持基本不变。
为实现上述目的，本发明的技术方案如下：
一种功率半导体器件，N型衬底1、位于N型衬底1上方的N型缓冲层2、位于N型缓冲层2上方的N型外延层3、位于N型外延层3内下方交替排列的第一P型掺杂区4和第一N型掺杂区7、位于N型外延层3内中部交替排列的第二P型掺杂区5和第二N型掺杂区8、位于N型外延层3内上方交替排列的P型阱区6和JFET区9、位于P型阱区6内的N型重掺杂区10和P型重掺杂区11、位于P型阱区6和JFET区9上方的栅氧化层13、位于栅氧化层13上方的多晶硅栅极14、位于多晶硅栅极14上方的钝化层15；其中，N型重掺杂区10位于P型重掺杂区11的两侧；N型衬底1通过金属短接形成金属阳极12；N型重掺杂区10与P型重掺杂区11通过金属短接形成金属阴极16。
作为优选方式，JFET区9为N型掺杂，具有高于第二N型掺杂区8的掺杂浓度。
作为优选方式，第一P型掺杂区4与第一N型掺杂区7在同一水平高度，第二P型掺杂区5与第二N型掺杂区8在同一水平高度，P型阱区6与JFET区9在同一水平高度。
作为优选方式，第二N型掺杂区8的几何形状为上窄下宽的梯形的形状；第二P型掺杂区5的几何形状为上宽下窄的梯形的形状。
作为优选方式，第二N型掺杂区8由两种或两种以上的梯形或矩形的N型掺杂区组成，至下而上分别从第一N柱81设置到第n N柱8n，其中n大于等于2。
作为优选方式，第二P型掺杂区5由两种或两种以上的梯形或矩形的P型掺杂区组成，至下而上分别从第一P柱51设置到第n P柱5n，其中n大于等于2。
作为优选方式，第一P柱51与第一N柱81在同一水平高度、…、第n P柱5n与第n N柱8n在同一水平高度。
作为优选方式，将N型衬底1替换为P型衬底17，所述器件由VDMOS器件变为IGBT器件。
作为优选方式，所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
本发明的有益效果为：本发明通过将N柱无电流区并入第二P型掺杂区，增大第二P型掺杂区的面积，减小第二N型掺杂区的面积。为保持电荷平衡，提高第二N型掺杂区的掺杂浓度，降低比导通电阻。调节第二P型掺杂区和第二N型掺杂区的浓度分布来调节电场分布，保持击穿电压不变。
附图说明
图1(a)为传统功率半导体结构示意图；
图1(b)为传统功率半导体器件电流分布示意图；
图2为实施例1的结构示意图；
图3为实施例2的结构示意图；
图4为实施例3的结构示意图；
图5为实施例4的结构示意图；
图6为实施例5的结构示意图；
图7为实施例6的结构示意图；
1为N型衬底，2为N型缓冲层，3为N型外延层，31为N柱无电流区，4为第一P型掺杂区，5为第二P型掺杂区，51为第一P柱，52为第二P柱，53为第三P柱，5n为第n P柱，6为P型阱区，7为第一N型掺杂区，8为第二N型掺杂区，81为第一N柱，82为第二N柱，83为第三N柱，8n为第n N柱，9为JFET区，10为N型重掺杂区，11为P型重掺杂区，12为金属阳极，13为栅氧化层，14为多晶硅栅极，15为钝化层，16为金属阴极，17为P型衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
本发明通过将N柱无电流区并入第二P型掺杂区，改变第二P型掺杂区的几何形状调节电流路径，并调节第二P型掺杂区和第二N型掺杂区的浓度分布来调节电场分布，在保持击穿电压不变的同时降低了比导通电阻。
图1(a)是传统的功率半导体器件结构示意图，图1(b)是传统功率半导体器件电流分布示意图，阴影区为N型外延层3中电流流经的区域。如图可见，器件正向工作时，电流不会流过N柱无电流区31，该区域并未对器件的电流能力做出贡献。
实施例1
如图2所示，本实施例提供一种功率半导体器件，包括：N型衬底1、位于N型衬底1上方的N型缓冲层2、位于N型缓冲层2上方的N型外延层3、位于N型外延层3内下方交替排列的第一P型掺杂区4和第一N型掺杂区7、位于N型外延层3内中部交替排列的第二P型掺杂区5和第二N型掺杂区8、位于N型外延层3内上方交替排列的P型阱区6和JFET区9、位于P型阱区6内的N型重掺杂区10和P型重掺杂区11、位于P型阱区6和JFET区9上方的栅氧化层13、位于栅氧化层13上方的多晶硅栅极14、位于多晶硅栅极14上方的钝化层15；其中，N型重掺杂区10位于P型重掺杂区11的两侧；N型衬底1通过金属短接形成金属阳极12；N型重掺杂区10与P型重掺杂区11通过金属短接形成金属阴极16。
JFET区9为N型掺杂，具有高于第二N型掺杂区8的掺杂浓度。
第一P型掺杂区4与第一N型掺杂区7在同一水平高度，第二P型掺杂区5与第二N型掺杂区8在同一水平高度，P型阱区6与JFET区9在同一水平高度。
第二N型掺杂区8的几何形状为上窄下宽的梯形的形状；第二P型掺杂区5的几何形状为上宽下窄的梯形的形状。
本例的工作原理为：
传统功率半导体器件中的N柱无电流区31被并入第二P型掺杂区5中，电流能够流经整个第二N型掺杂区8而不会出现N柱无电流区。
第二P型掺杂区5为梯形P柱，其电荷由浅能级受主杂质(如：磷)提供的带有负电的受主杂质离子，电荷密度为qNA，面积为SP，电荷量为QP＝qNA·SP；第二N型掺杂区8为倒梯形N柱，其电荷由浅能级施主杂质(如：硼)提供的带有正电的施主杂质离子，电荷密度为qND，面积为SN，电荷量为QN＝qND·SN。第二P型掺杂区5相比于传统功率半导体器件的P柱，其面积(SP)更大，电荷总量(QP)更大，第二N型掺杂区8相比于传统功率半导体器件的N柱，其面积(SN)更小，为保证电荷平衡，在传统功率半导体器件的基础上，增大第二N型掺杂区8的掺杂浓度ND，使得第二N型掺杂区8的电荷总量与第二P型掺杂区5的电荷总量相等(即QN＝QP)。第二N型掺杂区8的掺杂浓度的增加有助于降低器件的比导通电阻，同时器件击穿电压保持不变。
实施例2
如图3所示，本发明和实施例1基本相同，差别在于：第二N型掺杂区8由两种或两种以上的梯形的N型掺杂区组成，至下而上分别从第一N柱81设置到第n N柱8n，其中n大于等于2。
第二P型掺杂区5由两种或两种以上的梯形的P型掺杂区组成，至下而上分别从第一P柱51设置到第n P柱5n，其中n大于等于2。
第一P柱51与第一N柱81在同一水平高度、…、第n P柱5n与第n N柱8n在同一水平高度。
分别调节以上各区域的掺杂浓度和高度，保证电荷平衡，使得器件获得最小的比导通电阻。
实施例3
如图4所示，本发明和实施例1基本相同，差别在于：第二N型掺杂区8由两种或两种以上的梯形的N型掺杂区组成，至下而上分别从第一N柱81设置到第n N柱8n，其中n大于等于2。第二P型掺杂区5则不分区。由于第二P型掺杂区5下窄上宽，且第一N柱81、第二N柱82、…、第n N柱8n的面积递减，因此为保证电荷平衡，第一N柱81、第二N柱82、…、第n N柱8n的掺杂浓度递增。
实施例4
如图5所示，本发明和实施例1基本相同，差别在于：第二P型掺杂区5由两种或两种以上的梯形的P型掺杂区组成，至下而上分别从第一P柱51设置到第n P柱5n，其中n大于等于2，第二N型掺杂区8则不分区。由于第二N型掺杂区8下宽上窄，且第一P柱51、第二P柱52、…、第n P柱5n的面积递增，因此为保证电荷平衡，第一P柱51、第二P柱52、…、第n P柱5n的掺杂浓度递减。
实施例5
如图6所示，本发明和实施例1基本相同，差别在于：第二N型掺杂区8由两种或两种以上的梯形或矩形的N型掺杂区组成，至下而上分别从第一N柱81设置到第n N柱8n，其中n大于等于2。第二P型掺杂区5由两种或两种以上的梯形或矩形的P型掺杂区组成，至下而上分别从第一P柱51设置到第n P柱5n，其中n大于等于2。
以n等于3为例，如图6所示，第二N型掺杂区8从下至上分成第一N柱81、第二N柱82、第三N柱83；第二P型掺杂区5从下至上分成第一P柱51、第二P柱52、第三P柱53。其中第一P柱51、第三P柱53为上宽下窄的梯形P柱，第二P柱52为矩形P柱。随着第二P型掺杂区5的改变，第二N型掺杂区8中的第一N柱81、第三N柱83为上窄下宽的梯形N柱，第二N柱82为矩形N柱。分别调节以上各区域的掺杂浓度和高度，保证电荷平衡，使得器件获得最小的比导通电阻。
实施例6
如图7所示，本发明和实施例1基本相同，区别在于：将N型衬底1替换为P型衬底17，所述器件由VDMOS器件变为IGBT器件。

Claims (9)

1.一种功率半导体器件，其特征在于包括：N型衬底(1)、位于N型衬底(1)上方的N型缓冲层(2)、位于N型缓冲层(2)上方的N型外延层(3)、位于N型外延层(3)内下方交替排列的第一P型掺杂区(4)和第一N型掺杂区(7)、位于N型外延层(3)内中部交替排列的第二P型掺杂区(5)和第二N型掺杂区(8)、位于N型外延层(3)内上方交替排列的P型阱区(6)和JFET区(9)、位于P型阱区(6)内的N型重掺杂区(10)和P型重掺杂区(11)、位于P型阱区(6)和JFET区(9)上方的栅氧化层(13)、位于栅氧化层(13)上方的多晶硅栅极(14)、位于多晶硅栅极(14)上方的钝化层(15)；其中，N型重掺杂区(10)位于P型重掺杂区(11)的两侧；N型衬底(1)通过金属短接形成金属阳极(12)；N型重掺杂区(10)与P型重掺杂区(11)通过金属短接形成金属阴极(16)。
2.根据权利要求1所述的一种功率半导体器件，其特征在于：JFET区(9)为N型掺杂，具有高于第二N型掺杂区(8)的掺杂浓度。
3.根据权利要求1所述的一种功率半导体器件，其特征在于：第一P型掺杂区(4)与第一N型掺杂区(7)在同一水平高度，第二P型掺杂区(5)与第二N型掺杂区(8)在同一水平高度，P型阱区(6)与JFET区(9)在同一水平高度。
4.根据权利要求1所述的一种功率半导体器件，其特征在于：第二N型掺杂区(8)的几何形状为上窄下宽的梯形的形状；第二P型掺杂区(5)的几何形状为上宽下窄的梯形的形状。
5.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：第二N型掺杂区(8)由两种或两种以上的梯形或矩形的N型掺杂区组成，至下而上分别从第一N柱(81)设置到第n N柱(8n)，其中n大于等于2。
6.根据权利要求5所述的一种功率半导体器件，其特征在于：第二P型掺杂区(5)由两种或两种以上的梯形或矩形的P型掺杂区组成，至下而上分别从第一P柱(51)设置到第n P柱(5n)，其中n大于等于2。
7.根据权利要求6所述的一种功率半导体器件，其特征在于：第一P柱(51)与第一N柱(81)在同一水平高度、…、第n P柱(5n)与第n N柱(8n)在同一水平高度。
8.根据权利要求1至7任意一项所述的一种功率半导体器件，其特征在于：将N型衬底(1)替换为P型衬底(17)，所述器件由VDMOS器件变为IGBT器件。
9.根据权利要求1至7任意一项所述的一种功率半导体器件，其特征在于：所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
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