CN105448959A - 制造碳化硅半导体器件的方法和碳化硅半导体器件 - Google Patents

制造碳化硅半导体器件的方法和碳化硅半导体器件 Download PDF

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Abstract

本发明涉及制造碳化硅半导体器件的方法和碳化硅半导体器件。所述方法包括以下步骤：准备具有第一主表面和位于与第一主表面相对的第二主表面上的碳化硅衬底，在该第一主表面上形成外延层，该外延层具有第一导电类型并具有位于与其上有碳化硅衬底的侧相反的侧上的第三主表面，在该外延层中形成沟槽，该沟槽包括与第三主表面相交的侧壁和连接到侧壁的底部，加宽沟槽的开口，以及在沟槽中形成嵌入区，该嵌入区具有不同于第一导电类型的第二导电类型。邻近嵌入区的外延层和嵌入区构成超结结构。该方法进一步包括以下步骤：在嵌入区上形成具有第二导电类型的杂质区，在该杂质区上形成第一电极，以及形成与第二主表面相接触的第二电极。

Description

制造碳化硅半导体器件的方法和碳化硅半导体器件
技术领域
本发明涉及一种制造碳化硅半导体器件的方法，和碳化硅半导体器件。
背景技术
通常，在功率半导体器件(功率器件)中，具有低杂质浓度和大厚度的漂移层确保了器件的击穿电压。然而，在这种配置中，为了减小器件的导通电阻，必须增加漂移层中的杂质浓度，或者必须减少漂移层的厚度。换句话说，只要依赖于漂移层的杂质浓度和厚度，器件的导通电阻和击穿电压就存在权衡关系。
为了克服这种权衡关系，对于使用硅(Si)的功率半导体器件，已经提出了超结结构(例如，参见日本应用物理，第36卷(1977)，第6245-6262页)。起初，碳化硅(SiC)是一种相比Si具有更低损耗和更高击穿电压的材料。然而，如果寻找进一步的改善特性，则可以考虑在使用SiC的功率半导体器件中也采用超结结构(例如，参见日本专利公开No.2001-144292)。
发明内容
为了形成超结结构，将需要在漂移层中周期性地形成柱状杂质区。根据日本专利公开No.2001-144292，将p型杂质离子注入到成为漂移层的n型外延层中，以形成超结结构。然而，由于SiC的离子注入深度最多约为1μm，所以深离子注入是困难的。因此，为了通过这种方法形成超结结构，将需要重复生长薄外延层和离子注入的操作，以层叠多个阶段中的杂质区。因此，必然会降低生产率。
因此，可以考虑在外延层中形成深沟槽，然后通过外延再生长在沟槽中形成杂质区(嵌入区)。然而，根据该方法，空隙(气泡)会留在杂质区中，这会失去半导体器件的可靠性。将参考附图加以描述。
图5是示出在沟槽中外延再生长的示意图。例如，通过包括添加杂质的CVD(化学气相沉积)方法，执行外延生长。参考图5，由于通过CVD方法将源材料32a沉积到具有垂直于外延层111的主表面111a的侧壁的沟槽TRf中，所以沟槽入口端口(开口)附近的生长速度比沟槽内部的生长速度快。这是因为，虽然源材料32a很少可能朝向沟槽的深度部分延伸，但将在沟槽的入口端口附近提供大量的源材料32a。如果外延生长以这种状态继续，开口很快就会关闭，空隙2会留在嵌入区32中，如图6所示。
因此，目的是在抑制在碳化硅半导体器件中产生空隙的同时形成超结结构。
根据本发明一个实施例的制造碳化硅半导体器件的方法包括以下步骤：准备具有第一主表面和位于与第一主表面相对的侧上的第二主表面上的碳化硅衬底，在该第一主表面上形成外延层，该外延层具有第一导电类型并具有位于与碳化硅衬底位于其上的侧相反的侧上的第三主表面，在该外延层中形成沟槽，该沟槽包括与第三主表面相交的侧壁和连接到侧壁的底部，加宽沟槽的开口，以及在沟槽中形成嵌入区，该嵌入区具有不同于第一导电类型的第二导电类型。邻近嵌入区的外延层和嵌入区构成了超结结构。该制造方法进一步包括以下步骤：在嵌入区上形成具有第二导电类型的杂质区，在该杂质区上形成第一电极，以及形成与第二主表面相接触的第二电极。
根据本发明一个实施例的碳化硅半导体器件包括：具有第一主表面和位于与第一主表面相对的第二主表面上的碳化硅衬底，形成在该第一主表面上的外延层，该外延层具有第一导电类型并具有位于与碳化硅衬底位于其上的侧相反的侧上的第三主表面，形成在该外延层中的、且包括与第三主表面相交的侧壁和连接到侧壁的底部的沟槽，以及形成在沟槽中的且具有不同于第一导电类型的第二导电类型的嵌入区。在该碳化硅半导体器件中，沟槽的开口宽于底部，且邻近嵌入区的外延层和嵌入区构成了超结结构。而且，该碳化硅半导体器件包括形成在嵌入区上的且具有第二导电类型的杂质区，提供在该杂质区上的第一电极，以及与第二主表面相接触的第二电极。
当结合附图时，从本发明的下面的详细描述，本发明的前述和其它目的、特征、方面和优势将变得更加明显。
附图说明
图1是示意性表示根据本发明一个实施例的制造碳化硅半导体器件的方法的流程图。
图2是示意性示出准备碳化硅衬底的步骤的部分横截面图。
图3是示意性示出形成第一外延层的步骤的部分横截面图。
图4是示意性示出形成沟槽的步骤的部分横截面图。
图5是示意性示出形成嵌入区的过程的部分横截面图。
图6是示意性示出形成嵌入区的过程的部分横截面图。
图7是示意性示出加宽开口的步骤的部分横截面图。
图8是示意性示出形成嵌入区的步骤的部分横截面图。
图9是用于说明嵌入区中杂质的浓度分布的示意横截面图。
图10是用于说明嵌入区中杂质的浓度分布的示意横截面图。
图11是用于说明嵌入区中杂质的浓度分布的示意横截面图。
图12是表示在图11的嵌入区的厚度方向上杂质浓度转变的图。
图13是表示在图11的外延层的厚度方向上杂质浓度转变的图。
图14是示意性示出加宽开口步骤的第一变形的部分横截面图。
图15是示意性示出加宽开口步骤的第二变形的部分横截面图。
图16是示意性示出加宽开口步骤的第三变形的部分横截面图。
图17是示意性示出加宽开口步骤的第四变形的部分横截面图。
图18是示意性示出加宽开口步骤的第五变形的部分横截面图。
图19是示意性示出形成杂质区的步骤的部分横截面图。
图20是示意性示出形成栅绝缘膜的步骤的部分横截面图。
图21是示意性示出形成栅电极的步骤的部分横截面图。
图22是示意性表示根据本发明一个实施例的碳化硅半导体器件的一个配置示例的部分横截面图。
图23是示意性表示碳化硅半导体器件的第一变形的部分横截面图。
图24是示意性表示碳化硅半导体器件的第二变形的部分横截面图。
图25是示意性表示碳化硅衬底的一个配置示例的平面图。
图26是表示超结结构的一个示例的示意图。
具体实施方式
首先，将以列表的形式描述本发明的实施例。在下面的描述中，相同或相应的元件具有相同的参考符号，将不再重复其相同的描述。而且，在本说明书的晶体学描述中，分别地，单个取向用[]示出，集合取向用<>示出，单个平面用()示出，集合平面用{}示出。晶体学中的负指数通常用上面加有“-”(条)的数字表示。然而，在本说明书中，晶体学中的负指数用前面加有负参考符号的数字表示。
[1]根据本发明一个实施例的制造碳化硅半导体器件的方法包括以下步骤：准备具有第一主表面10a和位于与第一主表面10a相对的侧上的第二主表面10b的碳化硅衬底10(S101)，在第一主表面10a上形成外延层(第一外延层11)，该外延层具有第一导电类型和位于与碳化硅衬底10位于其上的侧相反的侧上的第三主表面11a(S102)，在该外延层(第一外延层11)中形成沟槽TR，该沟槽TR包括与第三主表面11a相交的侧壁SW和连接到侧壁SW的底部BT(S103)，加宽沟槽TR的开口OP(S104)，以及在沟槽TR中形成嵌入区30，嵌入区30具有不同于第一导电类型的第二导电类型(S105)。邻近嵌入区30的外延层(第一外延层11)和嵌入区30构成了超结结构SJ。该制造方法进一步包括以下步骤：在嵌入区30上形成具有第二导电类型的杂质区(第一杂质区13)(S107)，在该杂质区(第一杂质区13)上形成第一电极18(S110)，以及形成与第二主表面10b相接触的第二电极20(S111)。
在上述制造方法中，当嵌入区30在沟槽TR中形成时，要预先执行加宽沟槽TR的开口OP的步骤(S104)。因此，当在沟槽TR中沉积嵌入区30的源材料时(S105)，源材料会从沟槽TR的开口OP广泛地延伸到底部BT，以便在开口OP附近的晶体生长之前，关闭开口，并防止间隙保留在沟槽TR内部。因此，根据该方法，能够形成基本上不包括间隙的嵌入区30。
[2]在加宽开口OP的步骤中(S104)，优选加宽开口OP，使得侧壁SW相对于第三主表面11a倾斜大于或等于45°且小于或等于80°。
这是因为，当侧壁SW的倾斜角超过80°时，存在不能充分抑制间隙产生的情况，以及当倾斜角小于45°时，存在器件的精制变得困难的情况。
[3]优选地，形成嵌入区30，使具有第二导电类型的杂质的浓度从底部BT朝向开口OP降低，形成外延层(第一外延层11)，使具有第一导电类型的杂质的浓度从第一主表面10a朝向第三主表面11a增加。
因此，即使在具有加宽开口OP的沟槽TR中形成嵌入区30的情况下，在施加反向偏压时，具有第一导电类型(例如，n型)的外延层11和具有第二导电类型(例如，p型)的嵌入区30，在沟槽TR的深度方向的宽范围中被一起耗尽，从而能够形成如图22所示的在水平方向上延伸的耗尽层。因此，即使当增加漂移层(第一外延层11和第二外延层12)中的杂质浓度时，也能够确保器件的击穿电压，从而能够将低导通电阻和高击穿电压联合起来。
[4]优选地，同时执行形成沟槽TR的步骤(S103)和加宽开口OP的步骤(S104)。例如，当通过热蚀刻形成沟槽TR时，可以同时执行这些步骤。而且，同样在通过RIE(反应离子蚀刻)等形成沟槽TR的情况下，也能同时执行这些步骤。因此，提高了生产率。
[5]优选地，当在平面图中看时，沟槽TR被形成为沿<11-20>方向延伸。
通常，碳化硅衬底10具有预定的偏离角，并通过沿<11-20>方向的阶梯流动生长形成第一外延层11。因此，通过形成沿<11-20>方向的沟槽TR，同一平面取向能够呈现在沟槽TR的两个彼此相对的侧壁SW中。因此，当通过外延生长形成嵌入区30时，晶体生长会均匀地出现在沟槽TR的两个彼此相对的侧壁SW中，从而抑制空隙的产生。
在这里，在平面图中观察表示从第三主表面11a的法线方向的SiC半导体器件的视野。
[6]优选地，在上述项[5]中，形成条纹状的多个沟槽TR。因此，能够形成多个嵌入区30，并形成多重超结结构SJ，从而能够进一步改善SiC半导体器件的击穿电压。
[7]根据本发明一个实施例的碳化硅半导体器件包括：具有第一主表面10a和位于与第一主表面10a相反的侧上的第二主表面10b的碳化硅衬底10，形成在第一主表面10a上的外延层(第一外延层11)，该外延层具有第一导电类型并具有位于与其上有碳化硅衬底10的侧相反的侧上的第三主表面11a，形成在该外延层(第一外延层11)中的、且包括与第三主表面11a相交的侧壁SW和连接到侧壁SW的底部BT的沟槽TR，以及形成在沟槽TR中的且具有不同于第一导电类型的第二导电类型的嵌入区30。在该碳化硅半导体器件中，沟槽TR的开口OP宽于底部BT，邻近嵌入区30的外延层(第一外延层11)和嵌入区30构成了超结结构SJ。该碳化硅半导体器件进一步包括：形成在嵌入区30上的且具有第二导电类型的杂质区(第一杂质区13)，提供在该杂质区(第一杂质区13)上的第一电极18，以及与第二主表面10b相接触的第二电极20。
在该SiC半导体器件中，嵌入部分30形成在开口OP宽于底部BT的沟槽TR中。因此，当形成嵌入区30时，能够减少空隙的产生，并能够形成基本上不包括空隙的嵌入区30。因此，该SiC半导体器件具有良好的可靠性，同时包括超结结构SJ。而且，在该SiC半导体器件中，通过超结结构能够将低导通电阻和高击穿电压联合起来。
[8]优选地，侧壁SW相对于第三主表面11a倾斜大于或等于45°且小于或等于80°。这是因为，通过将侧壁SW的倾斜角设置为小于或等于80°，能够进一步减少间隙产生，以及通过将倾斜角设置为大于或等于45°，能够进一步精制器件。
[9]优选地，在嵌入区30中，具有第二导电类型的杂质的浓度从底部BT朝向开口OP降低，在外延层(第一外延层11)中，具有第一导电类型的杂质的浓度从第一主表面10a朝向第三主表面11a增加。
因此，在施加反向偏压时，邻近嵌入区30的第一外延层11和嵌入区30能够在沟槽TR的深度方向的宽范围中被一起耗尽。因此，即使当增加漂移层(第一外延层11和第二外延层12)中的杂质浓度时，也能够确保器件的击穿电压，从而能够将低导通电阻和高击穿电压联合起来。
[10]优选地，嵌入区30与杂质区(第一杂质区13)相接触。这是因为会容易地保持电位不变。
[11]优选地，底部BT与第一主表面10a相接触。这是因为会进一步提高击穿电压。
[12]优选地，当在平面图中看时，沟槽TR沿<11-20>方向延伸。形成如上所述的沿<11-20>方向延伸的沟槽TR，能够进一步减少在嵌入区30中空隙的产生。
[13]优选地，提供多个沟槽TR和多个嵌入区30，且多个沟槽TR和多个嵌入区30是条纹状的。形成包括多个嵌入区30的多重超结结构SJ，能够进一步改善器件的击穿电压。
[本发明的实施例的细节]
在下文中，将详细描述根据本发明的一个方面的实施例(在下文中，也称为“本实施例”)，然而，本实施例不限制于此。在下文中，将描述作为示例的MOSFET(金属氧化物半导体场效应晶体管)。然而，本实施例不限制于此。例如，其可以广泛地应用于具有垂直结构的半导体器件，诸如SBD(肖特基势垒二极管)、PiN二极管、IGBT(绝缘栅双极型晶体管)、闸流管、GTO(门极可关断晶闸管)，等等。而且，在下面描述的每个区的导电类型仅仅是一个示例，且第一导电类型可以是n型或p型(不同于第一导电类型的第二导电类型可以是p型或n型)。
[第一实施例：制造碳化硅半导体器件的方法]
第一实施例是一种制造SiC半导体器件的方法。图1是示意性表示根据第一实施例的制造方法的流程图。参考图1，该制造方法包括以下步骤：准备SiC衬底(S101)，形成第一外延层(S102)，形成沟槽(S103)，加宽沟槽的开口(S104)，在沟槽中形成嵌入区(S105)，形成第二外延层(S106)，形成杂质区(S107)，形成栅绝缘膜(S108)，形成栅电极(S109)，形成源电极(S110)，以及形成漏电极(S111)。
在该制造方法中，预先加宽沟槽TR的开口OP(S104)，通过外延再生长在沟槽TR中形成嵌入区30(S105)。因此，在抑制空隙产生的同时，能够形成超结结构SJ。在下文中，将描述每个步骤。
[准备SiC衬底的步骤(S101)]
参考图2，准备具有第一主表面10a和第二主表面10b的SiC衬底10(晶片)。第一主表面10a是晶体生长表面，第二主表面10b是所谓的背面。例如，通过将单晶锭切成片来准备SiC衬底10。例如，使用线锯来切片。SiC的多型体期望是4H-SiC。这是因为其电子迁移率、电击穿电场强度等较好。
作为晶体生长表面的第一主表面10a的平面取向是例如{0001}平面。而且，SiC衬底10期望具有偏离{0001}平面若干度的偏离角，换句话说，第一主表面10a倾斜于{0001}平面若干度。这是用于通过阶梯流动生长来执行多型体的控制。SiC衬底10的偏离角优选为大于或等于1°且小于或等于8°，更优选为大于或等于2°且小于或等于7°，尤其优选为大于或等于3°且小于或等于5°。偏离方向是例如<11-20>方向。
[形成第一外延层的步骤(S102)]
参考图3，在第一主表面10a上生长第一外延层11。第一外延层11具有位于与其上有SiC衬底10的侧相反的侧上的第三主表面11a。
第一外延层11具有例如n型的导电类型(第一导电类型)。第一外延层11例如通过CVD方法来生长。例如，使用硅烷(SiH4)和丙烷(C3H8)作为源材料气体，氢气(H2)作为载气，在大约1400℃到1700℃的温度下沿<11-20>方向执行阶梯流动生长。在这时，例如，引入作为n型杂质(掺杂剂)的氮(N)或磷(P)。而且，在这时，引入该杂质，使其浓度从第一主表面10a朝向第三主表面11a增加。这将在后面描述。
第一外延层11的厚度是例如约大于或等于5μm且小于或等于300μm，优选为大于或等于10μm且小于或等于250μm，尤其优选为大于或等于15μm且小于或等于200μm。这是因为，在本实施例中，在第一外延层11中形成深沟槽。
[形成沟槽的步骤(S103)]
参考图4，形成沟槽TRf，该沟槽TRf包括与第三主表面11a相交的侧壁SW和连接到侧壁SW的底部BT。例如，通过在第三主表面11a上形成在将要形成的沟槽的部分处具有开口的掩模，并通过该掩模用光刻方法执行蚀刻，来形成沟槽TRf。
例如，可以使用RIE，尤其是电感耦合等离子体(ICP)-RIE来蚀刻。当执行ICP-RIE时，例如，可以使用SF6气体或SF6和O2的混合气体作为反应气体。根据这种方法，形成开口OP和底部BT基本上具有同一宽度的沟槽TRf。然而，如下面将要描述的，可形成开口OP以使其宽于来自最初状态的底部BT。
[加宽开口的步骤(S104)]
参考图7，加宽沟槽TRf的开口OP。因此，形成开口OP比底部BT宽的沟槽TR。例如，热蚀刻适合这种处理。例如，通过在包含至少一种卤素原子的反应气体中加热，可选择性蚀刻侧壁SW，从而使侧壁SW相对于第三主表面11a倾斜。在这里，反应气体为例如氯气(Cl2)和氧气(O2)的混合气体，热处理温度为例如约高于或等于700℃且低于或等于1000℃。
在这时，优选执行蚀刻，以使侧壁SW相对于第三主表面11a的倾斜角θ变得大于或等于45°且小于或等于80°。这是因为，当倾斜角θ小于45°时，存在器件的精制变得困难的情况，以及当倾斜角θ超过80°时，存在不能充分抑制间隙产生的情况。倾斜角θ优选为大于或等于50°且小于或等于75°，尤其优选为大于或等于55°且小于或等于70°，最优选为大于或等于60°且小于或等于65°。这是因为，在这种范围中在精制器件的同时确实能抑制空隙的产生。
应该注意的是，具有加宽开口OP的沟槽TR能够从初始状态形成。换句话说，在这种情况下，可以同时执行形成沟槽的步骤(S103)和加宽开口的步骤(S104)。这样的方面简化了过程，因此是适合的。例如，通过适当地调节热蚀刻的条件，能够在加宽开口OP的同时形成沟槽TR。而且，通过适当的调节使用RIE等的条件，能够在加宽开口OP的同时形成沟槽TR。
从进一步减少空隙的角度来看，优选将开口OP设置为在深度方向的中心部分处比沟槽TR的宽度宽。然而，必须加宽开口OP使其宽于底部BT，且沟槽TR的横截面形状不必要为如图7所示的倒梯形形状。沟槽的横截面形状可以是例如如图14中示出的沟槽TR一样的V形形状。而且，沟槽的横截面形状可以被设置为使得侧壁SW的倾斜度以从开口OP到底部BT的方式变化，如图15和16示出的沟槽TRb和沟槽TRc。而且，沟槽的横截面形状可以被设置为使得开口OP的侧壁SW不倾斜，而是基本上垂直于第三主表面11a，如图17和18示出的沟槽TRd和沟槽TRe。
沟槽TR的深度优选为大于或等于1μm且小于或等于150μm，更优选为大于或等于3μm且小于或等于100μm，尤其优选为大于或等于5μm且小于或等于50μm。这是因为，在这种范围中，能够将超结结构配置为在抑制空隙产生的同时，呈现出高击穿电压。
而且，参考图26，沟槽TR被优选形成为沿<11-20>方向延伸。这是因为，当通过如上所述的阶梯流动生长沿<11-20>方向形成第一外延层11时，通过形成沿<11-20>方向延伸的沟槽TR，相同平面取向能够呈现在沟槽TR的两个彼此相对的侧壁SW中。然后，通过允许同一取向中呈现在两个侧壁上，晶体能够在两个侧壁上均匀地外延生长，从而能够抑制空隙的产生。<11-20>方向可由SiC衬底10(晶片)的定向平面OF指定，例如参考图25。
而且，参考图26，优选形成条纹状的多个沟槽TR。在随后的步骤中，能够形成条纹状的嵌入区30，从而能够形成由多个pn结构成的多重超结结构SJ。
[在沟槽中形成嵌入区的步骤(S105)]
参考图8，在沟槽TR中形成嵌入区30。因此，邻近嵌入区30的第一外延层11和嵌入区30构成了超结结构SJ。
例如，在沟槽TR中，通过外延再生长来形成嵌入区30。在这时，将p型杂质(不同于第一导电类型的第二导电类型)引入到嵌入区30中。该p型杂质是例如，铝(Al)、硼(B)，等。在本实施例中，由于预先加宽了开口OP，所以在形成嵌入区30的过程中抑制了空隙的产生。应该注意的是，在图8中，例如，通过MP(机械抛光)、CMP(化学机械抛光)等，可以移除在外延生长的过程中产生的并在主表面11a等上延伸的嵌入区30的部分。
在这里，优选形成嵌入区30，使得具有第二导电类型的杂质的浓度从沟槽TR的底部BT朝向开口OP降低，并优选形成第一外延层11，使得具有第一导电类型的杂质的浓度从第一主表面10a朝向第三主表面11a增加。将参考附图描述其原因。
图10是表示其中在具有垂直于第三主表面11a的侧壁SW的沟槽中形成嵌入区32的配置的示意横截面图。图10中的距离dp表示从嵌入区32的中心到与外延层111的界面(pn结的面)的距离，距离dn表示从超结结构中与嵌入区32配对的外延层111的部分的中心到与嵌入区30的界面的距离。
在这里，当嵌入区32的杂质浓度为Na时，且外延层111的杂质浓度为Nd时，满足下面的表达式(i)Na×dp＝Nd×dn，p型区(嵌入区32)和n型区(外延层11)中的电荷的数量变得在水平方向上相等，从而，在施加反向偏压时，p型区和n型区能够被完全耗尽。由于以这种方式形成的耗尽层限制了超结结构中的电流，所以即使当增加漂移层(外延层111)的杂质浓度时，也能维持该击穿电压。
接下来，参考图9，将考虑嵌入区30以锥形方式朝向第三主表面11a打开的情况。在这种情况下，在嵌入区30的厚度方向上，对应于上述dp的距离，从底部BT朝向开口OP变得较长，如图9的dp1和dp2所示。同样，在第一外延层11的厚度方向上，对应于上述dn的距离，从第一主表面10a朝向第三主表面11a变得较短，如图9的dn1和dn2所示。因此，当嵌入区30和第一外延层11中的杂质浓度在整个厚度方向上恒定时，在p型区和n型区中可能会出现具有不平衡电荷的部分，从而在那部分中p型区和n型区不能被完全耗尽。
因此，嵌入区30被形成为，使p型(第二导电类型)杂质的浓度从底部BT朝向开口OP降低，第一外延层11被形成为，使n型(第一导电类型)杂质的浓度从第一主表面10a朝向第三主表面11a增加。因此，在外延层11的厚度方向的宽范围中满足上述表达式(i)，从而能够维持高击穿电压。
嵌入区30和第一外延层11中的杂质浓度可以以阶段或连续的方式变化。优选地，其以连续方式变化。图12代表杂质浓度关于图11的箭头AR1的连续变化的一个示例，图13代表杂质浓度关于图11的箭头AR2的连续变化的一个示例。当杂质浓度在每个区中以这种方式连续变化时，例如，能够在第一外延层11的整个厚度方向上，满足上述表达式(i)。因此，根据该实施例，能够进一步增加击穿电压。
在这里，从导通电阻的角度来看，在图13中，第一外延层11中的杂质浓度的下限值LL优选为大于或等于1×1014cm-3，更优选为大于或等于2×1014cm-3，尤其优选为3×1014cm-3，且上限值UL为例如小于或等于5×1015cm-3。
[形成第二外延层的步骤(S106)]
参考图19，在嵌入区30上形成第二外延层12。第二外延层12具有位于与其上有第一外延层11的侧相反的侧上的第四主表面12a。第二外延层12的厚度为例如约大于或等于0.5μm且小于或等于5μm。
[形成杂质区的步骤(S107)]
参考图19，例如，通过经由注入掩模的离子注入方法，在第二外延层12中并在嵌入区30上，形成具有p型导电(第二导电类型)的p体区13(第一杂质区)、具有n型导电类型的n+区14(第二杂质区)和具有p型导电类型的p+区17(第三杂质区)。
[形成栅绝缘膜的步骤(S108)]
参考图20，在第二外延层12上形成栅绝缘膜15。栅绝缘膜15例如可通过热氧化来形成。例如，通过在1300℃的温度下，在氧气氛下加热第二外延层12，可以形成作为二氧化硅(SiO2)膜的栅绝缘膜15。
[形成栅电极的步骤(S109)]
参考图21，在栅绝缘膜15上形成栅电极16。栅电极16例如可通过CVD方法等来形成。栅电极16例如由多晶硅等构成。
[形成源电极(第一电极)的步骤(S110)]
参考图22，首先形成层间绝缘膜19以覆盖栅电极16。接下来，执行蚀刻以暴露n+区14和p+区17。在暴露的n+区14和p+区17上(换句话说，在p体区13上)形成源电极18(第一电极)。源电极18例如通过溅射方法等来形成。源电极18例如由镍(Ni)、钛(Ti)、Al等构成。
[形成漏电极(第二电极)的步骤(S111)]
参考图22，形成与SiC衬底10的第二主表面10b相接触的漏电极20(第二电极)。漏电极20例如通过溅射方法等来形成。漏电极20例如由NiSi合金等构成。
通过执行上述步骤，能够制造在超结结构中具有减少的空隙的SiC半导体器件1A。
[第二实施例：碳化硅半导体器件]
第二实施例是一种SiC半导体器件。图22是示意性表示根据第二实施例的SiC半导体器件的一个配置示例的部分横截面图。SiC半导体器件1A是垂直型MOSFET，通常能通过上述的第一实施例来制造。
参考图22，SiC半导体器件1A包括：具有第一主表面10a和位于与第一主表面10a相反的侧上的第二主表面10b的SiC衬底10，和形成在第一主表面10a上的第一外延层11，该外延层11具有n型(第一导电类型)，并具有位于与其上有SiC衬底10的侧相反的侧上的第三主表面11a。
在第一外延层11中，形成沟槽TR，该沟槽TR包括与第三主表面11a相交的侧壁SW和连接到侧壁SW的底部BT。侧壁SW倾斜于第三主表面11a。因此，沟槽TR的开口OP宽于底部BT。在沟槽TR中形成具有p型(第二导电类型)的嵌入区30。邻近嵌入区30的第一外延层11和嵌入区30构成了超结结构SJ。
在SiC半导体器件1A中，通过超结结构SJ能够呈现高击穿电压，同时增加第一外延层11的杂质浓度。而且，由于沟槽TR的开口OP宽于底部BT，所以在形成嵌入区30时能够减少在嵌入区30中产生的空隙。因此，SiC半导体器件1A还具有优越的可靠性。
在这里，参考图26，SiC半导体器件1A优选包括由多个沟槽TR和嵌入区30构成的多重超结结构SJ。这是因为，器件的击穿电压得以改善。而且，在这时，优选形成条纹状的并沿<11-20>方向延伸的沟槽TR和嵌入区30。这是因为在形成嵌入区30时会进一步减少空隙的产生。
而且，如上所述，沟槽TR的侧壁SW相对于第三主表面11a倾斜大于或等于45°且小于或等于80°。这是因为在该范围中减少空隙的同时能精制器件。而且，优选地，在嵌入区30中，具有p型(第二导电类型)的杂质的浓度从底部BT朝向开口OP降低，在第一外延层11中，具有n型(第一导电类型)的杂质的浓度从第一主表面10a朝向第三主表面11a增加。这是由于在超结结构SJ中耗尽了p型区和n型区两者。
第二外延层12形成在第一外延层11和嵌入区30上。第二外延层12具有位于与其上有第一外延层11的侧相反的侧上的第四主表面12a。第一外延层11和第二外延层12充当漂移层。第二外延层12的杂质浓度为例如约大于或等于1×1014cm-3且小于或等于1016cm-3。
p体区13(第一杂质区)、n+区14(第二杂质区)和p+区17(第三杂质区)形成在第二外延层12中。p体区13包括p型(第二导电类型)杂质。p体区13中的杂质的浓度为例如约5×1017cm-3。
n+区14包括n型(第一导电类型)杂质。n+区14中的杂质的浓度被设置为高于第二外延层12(漂移层的一部分)中的杂质的浓度。n+区14中的杂质的浓度为例如约1×1020cm-3。
p+区17包括p型杂质。p+区17中的杂质的浓度被设置为高于p体区13中杂质的浓度。p+区17中的杂质的浓度为例如约大于或等于2×1018cm-3且小于或等于1×1020cm-3。
源电极18(第一电极)与n+区14和p+区17相接触，并与它们欧姆接触。换句话说，第一电极形成在杂质区上。在第二外延层12的表面(第四主表面12a)上，栅绝缘膜15形成在与源电极18接触的部分处。而且，栅电极16形成在栅绝缘膜15上。因此，位于栅电极16下面的并夹在n+区14和第二外延层12之间的p体区13的部分，可以形成沟道区。穿过沟道区的电流由施加到栅电极16的电压来控制。
栅电极16和源电极18通过层间绝缘膜19来电绝缘。形成与SiC衬底10的第二主表面10b相接触的漏电极20(第二电极)，且漏电极20与SiC衬底10欧姆接触。
[第一变形]
参考图23，在本实施例的第一变形的SiC半导体器件1B中，沟槽TR的底部BT(嵌入区30)没有与第一主表面10a相接触。即使具有这种配置，只要沟槽TR的开口OP宽于底部BT，嵌入区30也可处于基本不包括空隙的状态。因此，在通过超结结构SJ将低导通电阻和高击穿电压联合在一起的同时，能够呈现出高稳定性。然而，更优选地，沟槽TR的底部BT与第一主表面10a相接触，如图22所示。这是因为，在第一外延层11中，能够形成在较宽范围的水平方向上延伸的耗尽层，以便进一步改善击穿电压。
[第二变形]
参考图24，在本实施例的第二变形的SiC半导体器件1C中，形成了彼此分离的嵌入区30和p体区13(第一杂质区)。只要沟槽TR的开口OP宽于底部BT，嵌入区30也可处于基本不包括空隙的状态。因此，在通过超结结构SJ将低导通电阻和高击穿电压联合在一起的同时，能够呈现出高稳定性。然而，更优选地，与图22示出SiC半导体器件1A一样，嵌入区30与p体区13(第一杂质区)相接触。这是因为，将嵌入区30连接到p体区13可能会产生固定的电位。
虽然已详细描述并示例了本发明，但是应该清楚地理解，这仅是示例和示例的方式，且不是限制的方式，本发明的范围用所附权利要求书的权项来限定。

Claims (13)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
准备具有第一主表面和位于与所述第一主表面相反的侧上的第二主表面的碳化硅衬底；
在所述第一主表面上形成外延层，所述外延层具有第一导电类型并且具有第三主表面，所述第三主表面位于与所述碳化硅衬底所被定位在上面的侧相反的侧上；
在所述外延层中形成沟槽，所述沟槽包括与所述第三主表面相交的侧壁和连接到所述侧壁的底部；
加宽所述沟槽的开口；以及
在所述沟槽中形成嵌入区，所述嵌入区具有不同于所述第一导电类型的第二导电类型，
邻近所述嵌入区的所述外延层和所述嵌入区构成超结结构，
所述方法进一步包括以下步骤：
在所述嵌入区上形成具有所述第二导电类型的杂质区；
在所述杂质区上形成第一电极；以及
形成与所述第二主表面相接触的第二电极。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
在加宽开口的所述步骤中，所述开口被加宽为使得所述侧壁相对于所述第三主表面倾斜大于或等于45°且小于或等于80°。
3.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
所述嵌入区被形成为使得具有所述第二导电类型的杂质的浓度从所述底部朝向所述开口降低，以及
所述外延层被形成为使得具有所述第一导电类型的杂质的浓度从所述第一主表面朝向所述第三主表面增加。
4.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，
同时执行形成沟槽的所述步骤和加宽开口的所述步骤。
5.根据权利要求1至4中的任一项所述的制造碳化硅半导体器件的方法，其中，
当在平面图中看时，所述沟槽被形成为沿<11-20>方向延伸。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，
以条纹状来形成多个沟槽。
7.一种碳化硅半导体器件，包括：
碳化硅衬底，其具有第一主表面和位于与所述第一主表面相反的侧上的第二主表面；
形成在所述第一主表面上的外延层，所述外延层具有第一导电类型并且具有第三主表面，所述第三主表面位于与所述碳化硅衬底所被定位在上面的侧相反的侧上；
沟槽，其形成在所述外延层中，并且包括与所述第三主表面相交的侧壁和连接到所述侧壁的底部；以及
嵌入区，其形成在所述沟槽中，并且具有不同于所述第一导电类型的第二导电类型，
所述沟槽的开口宽于所述底部，并且邻近所述嵌入区的所述外延层和所述嵌入区构成超结结构，
所述碳化硅半导体器件进一步包括：
杂质区，其形成在所述嵌入区上并且具有所述第二导电类型；
第一电极，其被设置在所述杂质区上；以及
第二电极，其与所述第二主表面相接触。
8.根据权利要求7所述的碳化硅半导体器件，其中，
所述侧壁相对于所述第三主表面倾斜大于或等于45°且小于或等于80°。
9.根据权利要求7所述的碳化硅半导体器件，其中，
在所述嵌入区中，具有所述第二导电类型的杂质的浓度从所述底部朝向所述开口降低，以及
在所述外延层中，具有所述第一导电类型的杂质的浓度从所述第一主表面朝向所述第三主表面增加。
10.根据权利要求7所述的碳化硅半导体器件，其中，
所述嵌入区与所述杂质区相接触。
11.根据权利要求7所述的碳化硅半导体器件，其中，
所述底部与所述第一主表面相接触。
12.根据权利要求7至11中的任一项所述的碳化硅半导体器件，其中，
当在平面图中看时，所述沟槽沿<11-20>方向延伸。
13.根据权利要求12所述的碳化硅半导体器件，其中，
设置有多个沟槽和嵌入区，以及
多个所述沟槽和所述嵌入区是条纹状的。
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