JP7181520B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードでは、通電時（順方向バイアス時）、ｐ型アノード層およびｎ型カソード層それぞれからｎ-型ドリフト層（ｉ層）へのキャリア（正孔（ホール）および電子）注入により伝導度変調が起こることでｎ-型ドリフト層中でのキャリアのドリフト抵抗が低くなる。また、ｎ-型ドリフト層のキャリアライフタイムを長くすることで、ｐ型アノード層からｎ-型ドリフト層へ注入された正孔がｎ-型ドリフト層に蓄積され、当該正孔に引き寄せられてｎ型カソード層からｎ-型ドリフト層へ電子が多量に注入されるため、より低オン抵抗化が可能である。
一方、順方向バイアス時にｎ-型ドリフト層に多量に注入されたキャリアは、スイッチング時（逆方向バイアス時）に逆回復電流を増大させ、スイッチング損失を増大させる原因となる。この問題を解消する方法として、ドリフト層のエピタキシャル成長時に、ドリフト層の一部に有効な再結合中心を形成する元素（キャリアライフタイムキラー）をドープ（添加）し、当該ドリフト層の一部をキャリアライフタイムの短い領域にすることで、ドリフト層のキャリアライフタイムを適切な値に調整する技術が提案されている（例えば、下記特許文献１参照。）。
また、ドリフト層のキャリアライフタイム制御について、ドリフト層全体のキャリアライフタイムを短くするよりも、ドリフト層中に部分的にキャリアライフタイムの短い領域を設けることで、低オン抵抗化とスイッチング時の逆回復電流低減とのトレードオフを改善することが提案されている（例えば、下記非特許文献１，２参照。）。
図１４は、従来の半導体装置の構造を示す断面図である。図１４に示す従来の半導体装置は、下記非特許文献１でトレードオフ改善効果が高いとされるｐｉｎダイオードの一例であり、ｎ型出発基板１０１のおもて面上にｎ型バッファ層１０２、ｎ-型ドリフト層１０３およびｐ型アノード層１０４となる各エピタキシャル層を順に積層した半導体基板（半導体チップ）１１０を用いて作製（製造）されている。ｎ型出発基板１０１、ｎ型バッファ層１０２およびｎ-型ドリフト層１０３には、窒素（Ｎ）がドープされている。ｐ型アノード層１０４には、アルミニウム（Ａｌ）がドープされている。
また、ｎ-型ドリフト層１０３には、ｐ型アノード層１０４とｎ-型ドリフト層１０３とのｐｎ接合面（界面）１１２に隣接した部分（以下、ｎ-型ライフタイム低減層とする）１２２にバナジウム（Ｖ）がドープされている。ｎ-型ライフタイム低減層１２２の一部に図示された×印は、ｎ-型ライフタイム低減層１２２の内部全体にバナジウムによる再結合中心が導入されていることをあらわしている。ｎ-型ドリフト層１０３のキャリアライフタイムは、ｎ-型ライフタイム低減層１２２以外の部分１２１よりもｎ-型ライフタイム低減層１２２で短くなっている。
ｎ-型ドリフト層１０３の窒素濃度は、ｎ型バッファ層１０２とｎ-型ドリフト層１０３との界面１１１からｐ型アノード層１０４とｎ-型ドリフト層１０３とのｐｎ接合面１１２にわたって一様である。アノード電極（不図示）は、ｐ型アノード層１０４に接する。カソード電極（不図示）は、ｎ+型カソード層であるｎ型出発基板１０１の裏面に接する。図１４には、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造やフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）等の耐圧構造１０５を簡略化して示す。
また、図１４では、ｎ型出発基板１０１の導電型を「ｎｓｕｂ」と示す。また、ｎ型出発基板１０１、ｎ型バッファ層１０２およびｎ-型ドリフト層１０３にドーパントとして窒素がドープされていることを「Ｎドープ」と図示する。ｎ-型ドリフト層１０３にドーパントとしてバナジウムがドープされていることを「Ｖドープ」と図示する。ｐ型アノード層１０４にドーパントとしてアルミニウムがドープされていることを「Ａｌドープ」と図示する。ｎ-型ドリフト層１０３のキャリアライフタイムの相対的な長短をそれぞれ「長キャリアライフタイム」および「短キャリアライフタイム」と図示する。
また、従来のｐｉｎダイオードとして、ｎ型ドリフト層またはｐ型アノード層中にイオン注入法により不純物を照射してｎ型ドリフト層またはｐ型アノード層中に誘起させた欠陥をキャリアライフタイムキラーとして機能させた装置が提案されている（例えば、下記特許文献２（第０００９，００１８段落、図３）参照。）。下記特許文献２では、イオン注入する不純物の深さ分布中心を、ｎ型ドリフト層とｐ型アノード層とのｐｎ接合面からｎ型ドリフト層またはｐ型アノード層側に１μｍの範囲内に収まるようにイオン注入のエネルギーを選択して導入することで、キャリアライフタイムを局所的に制御している。
特許第４３６４９４５号公報 特開２００５－２７６９５３号公報
イー・ナポリ（Ｅ．Ｎａｐｏｌｉ）、外２名、ファスト パワー レクティファイヤー デザイン ユージング ローカル ライフタイム アンド エミッタ エフィシエンシー コントロール テクニックス（Ｆａｓｔ ｐｏｗｅｒ ｒｅｃｔｉｆｉｅｒ ｄｅｓｉｇｎ ｕｓｉｎｇ ｌｏｃａｌ ｌｉｆｅｔｉｍｅ ａｎｄ ｅｍｉｔｔｅｒ ｅｆｆｉｃｉｅｎｃｙ ｃｏｎｔｒｏｌ ｔｅｃｈｎｉｑｕｅｓ）、マイクロエレクトロニクス ジャーナル（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｊｏｕｒｎａｌ）、（オランダ）、エルゼビア・ベーフェー（Ｅｌｓｅｖｉｅｒ Ｂ．Ｖ．）、１９９９年、第３０巻、ｐ．５０５－５１２ ケー・ナカヤマ（Ｋ Ｎａｋａｙａｍａ）、他４名、ロー ロス ４Ｈ－ＳｉＣ ＰｉＮ ダイオード ウィズ ローカル ロー キャリア ライフタイム リージョン（Ｌｏｗ Ｌｏｓｓ ４Ｈ－ＳｉＣ ＰｉＮ Ｄｉｏｄｅ ｗｉｔｈ Ｌｏｃａｌ Ｌｏｗ Ｃａｒｒｉｅｒ Ｌｉｆｅｔｉｍｅ Ｒｅｇｉｏｎ）、アブストラクト オブ インターナショナル カンファレンス オン シリコン カーバイド アンド リレイティッドゥ マテリアルズ ２０１７（Ａｂｓｔｒａｃｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ ２０１７：Ａｂｓｔｒａｃｔ ｏｆ ＩＣＳＣＲＭ ２０１７）、（米国）、２０１７年、ＴＨ．Ｄ１．９
しかしながら、従来の半導体装置（図１４参照）では、ｎ-型ドリフト層１０３のキャリアライフタイムを局所的に制御してｎ-型ドリフト層１０３中にｎ - 型ライフタイム低減層１２２を形成するにあたって、ｎ - 型ライフタイム低減層１２２の厚さｔ１０１が薄い場合、ｎ - 型ライフタイム低減層１２２のキャリアライフタイムが設計値の許容範囲内で設定されているか否かを管理すること（以下、出来栄え管理とする）が難しい。例えば、ｎ-型ドリフト層１０３中のｎ - 型ライフタイム低減層１２２の厚さｔ１０１、窒素濃度、バナジウム濃度およびキャリアライフタイムの設計値は、それぞれ１０μｍ、３×１０14／ｃｍ3、１×１０13／ｃｍ3および１０ｎｓ（ナノ秒）である。
現状のキャリアライフタイム測定では、レーザーやＵＶ（ＵｌｔｒａＶｉｏｌｅｔ：紫外線）光などの励起光照射によりバンド端に励起されたキャリアの再結合による消滅時間を測定しているが、被測定部分（ｎ - 型ライフタイム低減層１２２）への励起光の侵入長が長いため、被測定部分を含む厚さ数十μｍの部分の平均キャリアライフタイムを被測定部分のキャリアライフタイムとしている。ＤＵＶ（Ｄｅｅｐ ＵｌｔｒａＶｉｏｌｅｔ：深紫外）レーザーを用いることで被測定部分への励起光の侵入長を短くすることも可能である。
しかしながら、ＤＵＶレーザーを用いる場合、被測定物への励起光の侵入長が短いため、被測定物の表面付近の評価に限定される。また、ＤＵＶレーザーを用いる場合、キャリア拡散を考慮して平均キャリアライフタイムを算出しなければならないため、ｎ - 型ライフタイム低減層１２２の出来栄えを評価することが難しくなる。そこで、ｎ-型ドリフト層１０３中に選択的に形成したｎ - 型ライフタイム低減層１２２のキャリアライフタイムを非破壊で測定して、当該ｎ - 型ライフタイム低減層１２２の出来栄えを評価することが必要となる。
また、再結合中心を形成する元素をｎ-型ドリフト層１０３にドープして、ｐ型アノード層１０４とｎ-型ドリフト層１０３とのｐｎ接合面１１２に隣接した部分をｎ - 型ライフタイム低減層１２２とする場合、次の問題がある。活性領域１３１とチップ端部（半導体基板１１０の側面）との間のエッジ終端領域１３２において、ｐ型アノード層１０４とｎ-型ドリフト層１０３とのｐｎ接合面１１２付近には、アルミニウム等のｐ型不純物のイオン注入により半導体基板１１０のおもて面の表面層に選択的に形成されたｐ型領域からなるＪＴＥ構造やＦＬＲ等の耐圧構造１０５が配置される。
エッジ終端領域１３２において半導体基板１１０のおもて面にはｎ - 型ライフタイム低減層１２２が露出されるため、耐圧構造１０５を構成するｐ型領域はｎ - 型ライフタイム低減層１２２の内部に選択的に形成される。活性領域１３１は、チップ中央部（半導体基板１１０の中央部）に配置され、オン状態のときに電流が流れる領域である。エッジ終端領域１３２は、活性領域１３１とチップ端部との間において活性領域１３１の周囲を囲み、ｎ-型ドリフト層１０３の、チップおもて面（半導体基板１１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
このように同一の層（ｎ - 型ライフタイム低減層１２２）に再結合中心を形成する元素（特にバナジウム等）とアルミニウムとがドープされる場合、再結合中心を形成する元素とアルミニウムとが同じ原子サイト（原子位置）を置換する等により、耐圧構造１０５を構成するｐ型領域の活性化率に悪影響が及んで、耐圧構造１０５の形成不良が生じる虞がある。このため、ｎ - 型ライフタイム低減層１２２の出来栄え管理（ライフタイム低減層のキャリアライフタイムが設計値の許容範囲内で設定されているか否かを管理すること）を行うことが求められる。
また、上記非特許文献２では、ｎ-型ドリフト層の内部においてｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面から離れた位置に低キャリアライフタイム層を設けること、当該低キャリアライフタイム層にドープする元素例としてバナジウムを用いること、が挙げられている。しかしながら、上記非特許文献２には、低キャリアライフタイム層のキャリアライフタイムが設計値の許容範囲内で設定されているか否かを管理する方法について示されていない。
この発明は、上述した従来技術による問題点を解消するため、ライフタイム低減層の出来栄え管理（ライフタイム低減層のキャリアライフタイムが設計値の許容範囲内で設定されているか否かを管理すること）が可能であり、かつ素子性能を向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、順方向に電流が流れるｐｎ接合面を有する炭化珪素半導体装置であって、炭化珪素からなる第１の第１導電型エピタキシャル層、炭化珪素からなる第２導電型エピタキシャル層および第１導電型層を備え、次の特徴を有する。前記第１導電型エピタキシャル層は、第１導電型ドーパントである第１元素を不純物として含む。前記第２導電型エピタキシャル層は、前記第１の第１導電型エピタキシャル層との間に前記ｐｎ接合面を有し、前記第１の第１導電型エピタキシャル層への少数キャリアの供給を行う。前記第１導電型層は、前記第１の第１導電型エピタキシャル層の内部に、前記ｐｎ接合面から離して選択的に設けられている。前記第１導電型層は、前記第１元素と、再結合中心を形成する第２元素と、を不純物として含む。前記第１導電型層は、前記ｐｎ接合面から前記第１の第１導電型エピタキシャル層に向かう方向に５μｍよりも深い第１深さに位置し、かつ前記ｐｎ接合面から、前記第１の第１導電型エピタキシャル層の厚さの１／３倍の第２深さまでの範囲内に配置されている。前記第２元素は、バナジウムである。前記第１導電型層の前記第１元素の濃度は、前記第１の第１導電型エピタキシャル層の前記第１元素の濃度と同じである。前記第１導電型層の前記第２元素の濃度は、前記第１の第１導電型エピタキシャル層の前記第１元素の濃度の１／１００以上１／５以下である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型エピタキシャル層と前記第１の第１導電型エピタキシャル層との前記ｐｎ接合面を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ｐｎ接合面と前記第１の第１導電型エピタキシャル層の間に、前記第１元素を前記第１の第１導電型エピタキシャル層よりも多く含む第２の第１導電型エピタキシャル層をさらに備える。前記第２導電型エピタキシャル層と前記第２の第１導電型エピタキシャル層との前記ｐｎ接合面を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型エピタキシャル層のうち前記第２元素を含まない領域のキャリア寿命が１０μｓ以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した炭化珪素半導体装置の製造方法であって、前記第１の第１導電型エピタキシャル層の両表面間に所定電圧を印加することにより前記第１の第１導電型エピタキシャル層の内部に空乏層を広げ、当該空乏層の容量の変化量に基づいて、前記第１の第１導電型エピタキシャル層の第１導電型ドーピング濃度の深さ分布を取得することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、ＰｉＮダイオード、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の前記ｐｎ接合面で形成される寄生ダイオード、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＴＯ（ゲートターンオフ）サイリスタであることを特徴とする。
上述した発明によれば、第１導電型エピタキシャル層中に選択的に形成した第１導電型層のキャリアライフタイムの出来栄えを、ＣＶ測定により非破壊で評価することができる。また、上述した発明によれば、第１導電型層にドープした第２元素による耐圧構造の形成不良を抑制し、さらに逆回復電流ピークを抑制してスイッチング損失を低減することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ライフタイム低減層の出来栄え管理が可能であり、かつ素子性能を向上させることができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 ｎ型炭化珪素エピタキシャル層のバナジウム濃度とキャリアライフタイムとの関係を示す特性図である。 ｎ型炭化珪素エピタキシャル層のｎ型ドーピング濃度とバナジウム濃度との関係を示す特性図である。 ドーピング濃度の測定深さ（ＣＶ測定深さ）を模式的に示す説明図である。 ＣＶ測定により測定されたｎ-型ドリフト層のｎ型ドーピング濃度の深さ分布を示す特性図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、活性領域３１とエッジ終端領域３２との境界付近を示す。活性領域３１は、チップ中央部（半導体基板１０の中央部）に配置され、オン状態のときに電流が流れる領域である。エッジ終端領域３２は、活性領域３１とチップ端部との間において活性領域３１の周囲を囲み、ｎ-型ドリフト層３の、チップおもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。
図１に示す実施の形態１にかかる炭化珪素半導体装置は、ｎ型カソード層となるｎ型出発基板１のおもて面上にｎ型バッファ層２、ｎ-型ドリフト層（第１導電型エピタキシャル層）３およびｐ型アノード層（第２導電型エピタキシャル層）４となる各エピタキシャル層４１～４３を順に積層した半導体基板（半導体チップ）１０を用いて作製（製造）されたｐｉｎダイオードである。図１において、ｎ-型ドリフト層３の一部（具体的には後述する第２ｎ-型層２２の一部）に図示された×印は、第２ｎ-型層２２の内部全体に再結合中心が導入されていることをあらわしている。
ｎ型出発基板１およびｎ型バッファ層２には、ｎ型不純物（ｎ型ドーパント）として例えば窒素（Ｎ）がドープ（添加）されている。ｎ型バッファ層２は設けられていなくてもよい。ｎ-型ドリフト層３は、ｎ型バッファ層２とｐ型アノード層４との間に、ｎ型バッファ層２側から順に積層された第１～３ｎ-型層２１～２３で構成されている。ｎ-型ドリフト層３（第１～３ｎ-型層２１～２３）には、ｎ型不純物として例えば窒素（第１元素）がドープされている。ｐ型アノード層４には、ｐ型不純物（ｐ型ドーパント）として例えばアルミニウム（Ａｌ）がドープされている。
ｎ型出発基板１の厚さｔ１および窒素濃度（窒素密度）は、例えば、それぞれ３５０μｍ程度および５×１０18／ｃｍ3程度であってもよい。ｎ型バッファ層２の厚さｔ２および窒素濃度は、例えば、それぞれ５μｍ程度および５×１０18／ｃｍ3程度であってもよい。ｎ-型ドリフト層３の活性領域３１における厚さｔ３は、例えば１５０μｍ程度であってもよい。ｎ-型ドリフト層３の活性領域３１における厚さｔ３とは、半導体基板１０の、ｎ型バッファ層２とｐ型アノード層４との間に挟まれた部分の深さ方向の長さである。深さ方向とは、半導体基板１０のおもて面（ｐ型アノード層４側の表面）から裏面（ｎ型出発基板１の裏面）に向かう方向である。
ｎ-型ドリフト層３の窒素濃度は、例えば３×１０14／ｃｍ3程度であってもよい。ｎ-型ドリフト層３の窒素濃度は、ｎ型出発基板１の窒素濃度、ｎ型バッファ層２の窒素濃度およびｐ型アノード層４のアルミニウム濃度よりも低い。ｎ-型ドリフト層３の窒素濃度は、ｎ型バッファ層２とｎ-型ドリフト層３との界面１１からｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面（界面）１２にわたって一様である。すなわち、第１～３ｎ-型層２１～２３の窒素濃度は一様である。ｐ型アノード層４の厚さｔ４は、例えば２μｍ程度であってもよい。ｐ型アノード層４のアルミニウム濃度（アルミニウム密度）は、例えば１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度であってもよい。
また、ｎ-型ドリフト層３の内部には、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からカソード側（ｎ型カソード層側）へ向かう方向に所定深さｄ１よりも深く離れた位置に、再結合中心としてバナジウム（Ｖ：第２元素）がドープされた第２ｎ-型層（第１導電型層）２２が設けられている。ｎ-型ドリフト層３のキャリアライフタイム（キャリア寿命）は、第２ｎ-型層２２以外の部分（すなわち第１，３ｎ-型層２１，２３）よりも第２ｎ-型層２２で短くなっている。以下、第２ｎ-型層２２をｎ-型ライフタイム低減層２２として説明する。ｎ-型ライフタイム低減層２２のキャリアライフタイムは、例えば１０ｎｓ（ナノ秒）程度であってもよい。第１，３ｎ-型層２１，２３のキャリアライフタイムは、例えば１０μｓ（マイクロ秒）以上程度であってもよい。
ｎ-型ライフタイム低減層２２は、ｎ-型ドリフト層３のエピタキシャル成長途中に、窒素（ｎ型ドーパントとなる主元素）とバナジウム（キャリアライフタイムキラー）とを不純物として添加する、いわゆるコドープにより形成される。すなわち、窒素のみを添加して形成される第１ｎ-型層２１のエピタキシャル成長に連続して、窒素およびバナジウムを添加してｎ-型ライフタイム低減層２２をエピタキシャル成長させる。その後、ｎ-型ライフタイム低減層２２のエピタキシャル成長に連続して、再度窒素のみを添加して第３ｎ-型層２３をエピタキシャル成長させる。これにより、第１ｎ-型層２１、ｎ-型ライフタイム低減層２２および第３ｎ-型層２３を順に積層してなるｎ-型ドリフト層３が形成される。第１，３ｎ-型層２１，２３およびｎ-型ライフタイム低減層２２の窒素濃度は略同じである。
ｎ-型ライフタイム低減層２２は、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からカソード側に向かう方向に５μｍよりも深い深さｄ１で、当該ｐｎ接合面１２から離して配置される（ｄ１＞５μｍ）。これにより、従来よりも低オン抵抗化とスイッチング時の逆回復電流低減とのトレードオフが改善されることが本発明者により確認されている。さらに、ｎ-型ライフタイム低減層２２は、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２から、ｎ-型ドリフト層３の厚さｔ３の１／３倍の深さｄ２までの範囲以内に配置される（ｄ１＜ｄ２≦ｔ３／３）。ｎ-型ライフタイム低減層２２の厚さｔ５が上記上限値を超える場合、後述するようにＣＶ（容量－電圧）測定によりｎ-型ライフタイム低減層２２の厚さｔ５全体を検出することができないからである。
ｎ-型ライフタイム低減層２２の厚さｔ５は、ｎ-型ドリフト層３の厚さｔ３の１／４倍以下である（ｔ５≦ｔ３／４）。ｎ-型ライフタイム低減層２２のバナジウム濃度（バナジウム密度）は、例えば、ｎ-型ライフタイム低減層２２の窒素濃度の１／１００以上１／５以下である。ｎ-型ライフタイム低減層２２のバナジウム濃度が上記下限値を下回る場合、バナジウムをドープしたことによる効果が生じにくいからである。ｎ-型ライフタイム低減層２２のバナジウム濃度が上記上限値を超える場合、後述するようにｎ-型ライフタイム低減層２２がｐ型に反転してしまうからである。具体的には、ｎ-型ライフタイム低減層２２の厚さｔ５およびバナジウム濃度は、例えば、それぞれ７μｍ程度および８×１０13／ｃｍ3程度であってもよい。
ｎ-型ライフタイム低減層２２のｎ型ドーピング濃度は、第１，３ｎ-型層２１，２３のｎ型ドーピング濃度よりも低い。すなわち、ｎ-型ドリフト層３内のｎ型ドーピング濃度が低くなっている部分はｎ-型ライフタイム低減層２２である。ｎ-型ドリフト層３内のｎ型ドーピング濃度が低くなっている部分のカソード側およびアノード側（ｐ型アノード層４側）にそれぞれ隣接する部分が第１，３ｎ-型層２１，２３である。このため、ｎ-型ドリフト層３内のｎ型ドーピング濃度が低くなっている部分の厚さ（深さ方向の幅）、ｎ型ドーピング濃度、およびｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からの深さをＣＶ測定により検出することで、ｎ-型ライフタイム低減層２２の厚さｔ５、バナジウム濃度、およびｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からの深さｄ１を検出可能である。
図１では、ｎ型出発基板１の導電型を「ｎｓｕｂ」と示す。また、ｎ型出発基板１、ｎ型バッファ層２およびｎ-型ドリフト層３にドーパントとして窒素がドープされていることを「Ｎドープ」と図示する。また、ｎ-型ドリフト層３にドーパントとしてバナジウムがドープされていることを「Ｖドープ」と図示する。ｐ型アノード層４にドーパントとしてアルミニウムがドープされていることを「Ａｌドープ」と図示する。ｎ-型ドリフト層３のキャリアライフタイムの相対的な長短をそれぞれ「長キャリアライフタイム」および「短キャリアライフタイム」と図示する。
エッジ終端領域３２には、エッジ終端領域３２の全域にわたってｐ型エピタキシャル層４３が除去されることで、半導体基板１０のおもて面１３ａにエッジ終端領域３２を活性領域３１よりも低くした（カソード側に凹ませた）段差１３が形成されている。この段差１３により、エッジ終端領域３２に新たに半導体基板１０のおもて面１３ａ’が形成される。エッジ終端領域３２における半導体基板１０のおもて面１３ａ’には、第３ｎ-型層２３が露出されている。段差１３の形成時に、ｐ型エピタキシャル層４３とともに第３ｎ-型層２３が所定深さで除去されてもよい。
エッジ終端領域３２から活性領域３１の外側（チップ端部側）の部分までｐ型エピタキシャル層４３を除去して、エッジ終端領域３２から活性領域３１まで段差１３が延在していてもよい。すなわち、段差１３のステア１３ｂが活性領域３１に位置していてもよい。段差１３のステア１３ｂとは、活性領域３１における半導体基板１０のおもて面１３ａ（上段）と、エッジ終端領域３２における半導体基板１０のおもて面１３ａ’（下段）と、の間の連結部である。段差１３のステア１３ｂには、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２の端部が露出されている。
エッジ終端領域３２において半導体基板１０のおもて面１３ａ’の表面層には、接合終端拡張（ＪＴＥ）構造やフィールドリミッティングリング（ＦＬＲ）等の耐圧構造５を構成する複数のｐ型領域が選択的に設けられている。図１には、接合終端拡張（ＪＴＥ）構造やフィールドリミッティングリング（ＦＬＲ）等の耐圧構造５を簡略化してハッチングされた１つの領域で示すが、耐圧構造５がＪＴＥ構造である場合、耐圧構造５を構成する複数のｐ型領域は隣接して配置され、耐圧構造５がＦＬＲである場合、複数のｐ型領域は互いに離して配置される。
具体的には、ＪＴＥ構造は、不純物濃度の異なる複数のｐ型領域を、内側（活性領域３１側）から外側へ離れるにしたがって不純物濃度の低いｐ型領域が配置されるように、活性領域３１の周囲を囲む同心円状に隣接して配置した構造である。ＦＬＲは、複数のｐ型領域を、活性領域３１の周囲を囲む同心円状に互いに離して配置した構造である。ＪＴＥ構造およびＦＬＲのいずれの場合においても、耐圧構造５を構成する最も内側のｐ型領域は、段差１３のステア１３ｂに沿って内側へ延在し、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２においてｐ型アノード層４に接する。
耐圧構造５を構成するｐ型領域は、半導体基板１０のおもて面１３ａ’からｎ-型ライフタイム低減層２２に達しない深さで設けられている。また、耐圧構造５を構成するｐ型領域は、段差１３のコーナー部１３ｃを覆う。段差１３のコーナー部１３ｃとは、エッジ終端領域３２における半導体基板１０のおもて面１３ａ’と段差１３のステア１３ｂとの境界である。ｐｉｎダイオードのオフ時に、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２の端部から外側に向かって伸びる空乏層が、耐圧構造５を構成するｐ型領域の内部に広がることで、エッジ終端領域３２での耐圧が確保される。
エッジ終端領域３２における半導体基板１０のおもて面１３ａ’の表面層に、耐圧構造５を構成するｐ型領域よりも外側で、かつ当該ｐ型領域と離して、ｎ+型ストッパ領域（不図示）が選択的に設けられている。ｎ+型ストッパ領域は、半導体基板１０の側面（すなわちチップ端部）に露出されている。エッジ終端領域３２において、半導体基板１０のおもて面１３ａ’はフィールド酸化膜（不図示）に覆われている。アノード電極（不図示）は、ｐ型アノード層４に接して電気的に接続されている。カソード電極（不図示）は、ｎ+型カソード層であるｎ型出発基板１の裏面に接して電気的に接続されている。
次に、ｎ-型ライフタイム低減層２２の検出方法について説明する。図２は、ｎ型炭化珪素エピタキシャル層のバナジウム濃度とキャリアライフタイムとの関係を示す特性図である。図２には、エピタキシャル成長直後の炭化珪素エピタキシャル層のキャリアライフタイムτと、高温酸化と熱アニールにより炭素原子の導入と拡散処理（以下、炭素拡散処理）を行った後の炭化珪素エピタキシャル層のキャリアライフタイムτと、を示す。炭素拡散処理とは、炭化珪素エピタキシャル層の炭化珪素結晶の格子間に炭素原子（格子間原子）を導入し、熱拡散させて当該炭素原子で結晶欠陥（炭素空孔）を埋めることにより当該炭化珪素エピタキシャル層内の結晶欠陥を低減させ、キャリアライフタイムを伸ばす処理であり、特に低オン抵抗な１０ｋＶ以上の高耐圧素子を作製する際に必要な工程である。
図２では、横軸に炭化珪素エピタキシャル層のバナジウム濃度［／ｃｍ3］を示し、縦軸に炭化珪素エピタキシャル層のキャリアライフタイムτを指数関数的減衰量１／τ（キャリアライフタイムτの逆数）［μｓ-1］で示す。図２の横軸の「ドープ無し」とは、炭化珪素エピタキシャル層にバナジウムをドープしていないことである。図２の縦軸の数値が大きいほど、炭化珪素エピタキシャル層のキャリアライフタイムτが短いことを示している。ライフタイム測定時の基板温度Ｔは２０℃である。基板温度とは、半導体基板１０の温度である。
図３は、ｎ型炭化珪素エピタキシャル層のｎ型ドーピング濃度とバナジウム濃度との関係を示す特性図である。図３では、横軸にｎ型炭化珪素エピタキシャル層のバナジウム濃度［×１０13／ｃｍ3］を示し、縦軸にｎ型炭化珪素エピタキシャル層のドーピング濃度［×１０15／ｃｍ3］を示す。ｎ型炭化珪素エピタキシャル層のドーピング濃度とは、ｎ型炭化珪素エピタキシャル層のドナー濃度（ドナー密度）Ｎｄからアクセプタ濃度（アクセプタ密度）Ｎａを減算した濃度差（＝Ｎｄ－Ｎａ）である。ｎ型炭化珪素エピタキシャル層の導電型はｎ型であるため、ｎ型炭化珪素エピタキシャル層は、アクセプタ濃度Ｎａよりもドナー濃度Ｎｄが高い（Ｎｄ－Ｎａ＞０）。
図４は、ドーピング濃度の測定深さ（ＣＶ測定深さ）を模式的に示す説明図である。図４には、ｎ型バッファ層を設けない一例を示す。符号１１’は、ｎ型出発基板１とｎ-型ドリフト層３との界面である。図４には、図１と同様の構成には同一の符号を付している。図５は、ＣＶ測定により測定されたｎ-型ドリフト層のｎ型ドーピング濃度の深さ分布を示す特性図である。図５の横軸には、ｎ-型ドリフト層３の内部を、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２（＝０μｍ）からｎ型カソード層（ｎ型出発基板１）側へ向かう深さ［μｍ］を示す。図５の縦軸には、ｎ-型ドリフト層３のｎ型ドーピング濃度［／ｃｍ3］を示す。
バナジウムは、炭化珪素エピタキシャル層内に再結合中心を形成して当該炭化珪素エピタキシャル層のキャリアライフタイムを低減させることが知られている。さらに発明者らは、図２に示すように、炭化珪素エピタキシャル層にバナジウムを添加することで、炭化珪素エピタキシャル層のキャリアライフタイムτを、炭素拡散処理後においてもエピタキシャル成長直後と同程度に低いキャリアライフタイムτに維持することができることを発見した。例えば、窒素ドープのｎ型炭化珪素エピタキシャル層の窒素濃度が１×１０15／ｃｍ3程度である場合、当該ｎ型炭化珪素エピタキシャル層のバナジウム濃度を６×１０12／ｃｍ3以上とすればよい。
図２に示す特性はバナジウムドープによる再結合中心の形成に、炭素空孔が関与していないことを示しており、バナジウムドープによる再結合中心の形成と、キャリアライフタイム伸長のための炭素拡散処理と、を両立できるために、望ましい特性である。また、図２に示すように、炭素拡散処理により、バナジウムドープ無しのｎ型炭化珪素エピタキシャル層のキャリアライフタイムは２μｓから１０μｓまで伸びていることが分かる。炭素拡散処理において、炭素を炭化珪素エピタキシャル層に導入する方法としては、今回、図２の特性を得るための検証で用いた高温酸化の他に、炭素イオン注入を用いてもよい。
本発明においては、上述したようにｎ-型ドリフト層３の内部において、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からカソード側に所定深さｄ１よりも深く離れた位置に、窒素およびバナジウムがドープされたｎ-型ライフタイム低減層２２が配置される。このため、ｎ-型ライフタイム低減層２２のバナジウム濃度を種々変更し、ｎ-型ライフタイム低減層２２のキャリアライフタイムを第１，３ｎ-型層２１、２３のキャリアライフタイムよりも短いキャリアライフタイムに制御することで、ｎ-型ドリフト層３のキャリアライフタイムを局所的に制御可能である。
また、バナジウムはアクセプタとして機能し、炭化珪素エピタキシャル層のｎ型ドーピング濃度を一定の割合で低下させる方向に補償することが本発明者により確認された。かつ、図３に示すように、炭化珪素エピタキシャル層にドープされた１つのバナジウム原子で約４つの自由電子が減少することが確認された。したがって、炭化珪素エピタキシャル層の、バナジウムがドープされた部分とドープされていない部分とのｎ型ドーピング濃度差と、バナジウムが炭化珪素エピタキシャル層のｎ型ドーピング濃度を低下させる割合（≒ｎ型ドーピング濃度差／４）と、から炭化珪素エピタキシャル層のバナジウムがドープされた部分のバナジウム濃度が得られる。
具体的には、ｎ-型ドリフト層３のｎ型ドーピング濃度の深さ分布を得ることで、ｎ-型ドリフト層３において、バナジウムがドープされたｎ-型ライフタイム低減層２２と、バナジウムがドープされていない第１，３ｎ-型層２１，２３と、のｎ型ドーピング濃度差が得られる。したがって、第１，３ｎ-型層２１，２３とｎ-型ライフタイム低減層２２とのｎ型ドーピング濃度差を４で除算した値がｎ-型ライフタイム低減層２２のバナジウム濃度（≒［第１，３ｎ-型層２１，２３とｎ-型ライフタイム低減層２２とのｎ型ドーピング濃度差］／４）とほぼ同じとなる。
具体的には、ｎ-型ドリフト層３の内部においてバナジウムによりｎ型ドーピング濃度を低下させる方向に補償された部分（以下、濃度補償領域とする）がｎ-型ライフタイム低減層２２である。このため、図４に示すように、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からカソード側へ（矢印で示す方向へ）向かう方向に所定深さまでのｎ-型ドリフト層３のｎ型ドーピング濃度の深さ分布をＣＶ測定により測定する。このＣＶ測定により、図５に示すように、ｎ-型ドリフト層３の内部において、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２から所定深さｄ１１だけ離れた位置に、バナジウムによるｎ型ドーピング濃度の濃度補償領域２２’が検出される。
この濃度補償領域２２’の、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からの深さｄ１１、濃度補償領域２２’の厚さｔ１１、および、濃度補償領域２２’とｎ-型ドリフト層３の濃度補償領域２２’以外の部分（第１，３ｎ-型層２１，２３）とのｎ型ドーピング濃度差ΔＮを取得する。これらの深さｄ１１および厚さｔ１１が、ｎ-型ライフタイム低減層２２の、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からの深さｄ１、およびｎ-型ライフタイム低減層２２の厚さｔ５である。かつ、上記ｎ型ドーピング濃度差ΔＮにより、ｎ-型ライフタイム低減層２２のバナジウム濃度と、を算出可能である。
具体的には、例えば、図５に示す一例では、ｎ-型ライフタイム低減層２２は、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２からカソード側へ向かう方向に１７μｍ程度の深さｄ１だけ離れた深さ位置から７μｍ程度の厚さｔ５となる深さｄ２まで形成されている。ｎ-型ドリフト層３の濃度補償領域２２’以外の部分と濃度補償領域２２’とのｎ型ドーピング濃度差は２４×１０13／ｃｍ3（＝３×１０14［／ｃｍ3］－６×１０13［／ｃｍ3］）である。このため、当該ｎ型ドーピング濃度差の１／４程度の６×１０13／ｃｍ3（＝２４×１０13［／ｃｍ3］／４）が濃度補償領域２２’のバナジウム濃度（すなわちｎ-型ライフタイム低減層２２のバナジウム濃度）である。
ｎ-型ライフタイム低減層２２の厚さｔ５が厚すぎる場合、ＣＶ測定によりｎ-型ライフタイム低減層２２の厚さｔ５全体を検出しきれないため、上述したようにｎ-型ライフタイム低減層２２の厚さｔ５に上限値が設定される。また、ｎ-型ライフタイム低減層２２のバナジウム濃度が高すぎる場合、ｎ-型ライフタイム低減層２２がｐ型に反転してしまうため、ｎ-型ライフタイム低減層２２のバナジウム濃度に上述したように上限値が設定される。
ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２と、ｎ-型ライフタイム低減層２２と、の間には、バナジウムがドープされず、ｐ型アノード層４およびｎ-型ライフタイム低減層２２に隣接して、窒素ドープのみの第３ｎ-型層２３が配置されている。このため、例えばエッジ終端領域３２において、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２に接するように耐圧構造５を配置した場合においても、耐圧構造５を構成するｐ型領域の活性化率の変動を回避することができ、素子性能が向上される。
ＣＶ測定においては、ｎ型出発基板１のおもて面にｎ-型ドリフト層３をエピタキシャル成長させた後、ｎ-型ドリフト層３の表面（後に、ｐ型アノード層４とｎ-型ドリフト層３とのｐｎ接合面１２となる表面）およびｎ型出発基板１の裏面にそれぞれ水銀プローブ電極（第１，２検査用電極）を接触させる。そして、第１検査用電極を介してｎ-型ドリフト層３に負電圧が印加され、第２検査用電極を介してｎ型出発基板１に正電圧が印加されるように、水銀プローブ電極間に数百Ｖ程度までのバイアス電圧を印加する。このように水銀プローブ電極間に電圧を印加することで、水銀プローブ電極とｎ-型ドリフト層３との界面（接触面）からｎ-型ドリフト層３内に空乏層が広がる。
半導体基板１０の裏面（ｎ型出発基板１の裏面）への電極接触が困難な場合は、ｎ-型ドリフト層３の表面に第１、２検査用電極を接触させてもよい。ただし、正電圧が印加される第２検査用電極とｎ-型ドリフト層３との接触面積（表面積）を、負電圧が印加される第１検査用電極とｎ-型ドリフト層３との接触面積よりも十分大きくし、第１検査用電極とｎ-型ドリフト層３との界面からｎ-型ドリフト層３内に空乏層を優先的に広げることが必要である。
水銀プローブ電極間にバイアス電圧を印加した後、第１検査用電極とｎ-型ドリフト層３との界面から所定の深さまで空乏層が広がった状態で空乏層容量の変化量を測定することで、所定の深さにおけるｎ-型ドリフト層３のｎ型ドーピング濃度を算出することができる。また、水銀プローブ電極間に印加するバイアス電圧を変えることで、ｎ-型ドリフト層３内に空乏層が広がる深さを変えることができる。このため、水銀プローブ電極間に印加するバイアス電圧を種々変更することにより、ｎ-型ドリフト層３のｎ型ドーピング濃度の分布を取得することができる。このｎ-型ドリフト層３のｎ型ドーピング濃度の分布において、ｎ型ドーピング濃度が低くなっている部分がｎ-型ドリフト層３内の濃度補償領域２２’である。当該濃度補償領域２２’の深さｄ１１および厚さｔ１１を、ｎ-型ライフタイム低減層２２の深さｄ１および厚さｔ５とすればよい。
ＣＶ測定においては、水銀プローブ電極間に印加する電圧を大きくするほど、ｎ-型ドリフト層３のｎ型ドーピング濃度の測定深さ（ＣＶ測定深さ）を深くすることができるが、水銀プローブ電極間に印加する電圧を大きくするほど、半導体装置が破壊に至りやすい。このため、半導体装置の耐圧を考慮して、ＣＶ測定時に水銀プローブ電極間に印加する電圧は数百Ｖ程度とすることが好ましい。
上述した実施の形態１にかかる炭化珪素半導体装置は、ｐｉｎダイオードに限らず、順方向に電流が流れるｐｎ接合を有するデバイスにも適用可能である。具体的には、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）のベース領域とドリフト領域とのｐｎ接合で形成される寄生のｐｎ接合ダイオード（ボディダイオード）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ：ゲートターンオフ）サイリスタおよびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置として、実施の形態１にかかる炭化珪素半導体装置を適用したＩＧＢＴの構造について説明する。図６は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図６に示す実施の形態２にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置を適用したＩＧＢＴであり、例えば、ｐ型コレクタ層２０２、ｎ型フィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ：ＦＳ）層２０３、ｎ-型ドリフト層２０４、ｐ型チャネル領域２０６となる各炭化珪素層２４１～２４４を順にエピタキシャル成長させてなる半導体基板２４０を用いて作製（製造）される。
図６では、ｎ型フィールドストップ層２０３およびｎ-型ドリフト層２０４にドーパントとして窒素がドープされていることを「Ｎドープ」と図示する。ｎ-型ドリフト層２０４にドーパントとしてバナジウムがドープされていることを「Ｖドープ」と図示する。ｐ型コレクタ層２０２およびｐ型チャネル領域２０６にドーパントとしてアルミニウムがドープされていることを「Ａｌドープ」と図示する。ｎ-型ドリフト層２０４のキャリアライフタイムの相対的な長短をそれぞれ「長キャリアライフタイム」および「短キャリアライフタイム」と図示する。
ｎ-型ドリフト層２０４の内部には、実施の形態１と同様に、第２ｎ-型層（ｎ-型ライフタイム低減層）２２１が設けられている。ｎ-型ドリフト層２０４の第１～３ｎ-型層２２０～２２２のキャリアライフタイムの条件は、実施の形態１の第１～３ｎ-型層２１～２３と同様である。実施の形態２においては、ｐ型コレクタ層２０２とｎ型フィールドストップ層２０３とのｐｎ接合面（界面）２３０からエミッタ電極２１３側に一定距離（深さ）ｄ２２１だけ離した位置にｎ-型ライフタイム低減層２２１を設けるとよい。その理由は、次の通りである。
ｎ型フィールドストップ層２０３は、ＩＧＢＴの耐圧を維持するために、ｎ-型ドリフト層２０４に比べて高いドーピング濃度で設けられている。このｎ型フィールドストップ層２０３の内部にライフタイム低減層が存在すると、バナジウム元素によるドーピング濃度低下効果が軽微になるため、ＣＶ測定によるｎ-型ライフタイム低減層２２１の検出が困難となるからである。
そこで、上述した実施の形態１にかかる炭化珪素半導体装置をＩＧＢＴに適用する場合には、ｎ型フィールドストップ層２０３の厚さｔ２０３以上の距離だけ、ｐ型コレクタ層２０２とｎ型フィールドストップ層２０３とのｐｎ接合面２３０からエミッタ電極２１３側に離した位置にｎ-型ライフタイム低減層２２１を配置するとよい。ｎ型フィールドストップ層２０３は、例えば、後述するようにｎ-型ドリフト層２０４となるｎ-型炭化珪素層２４３上にエピタキシャル成長で形成される。ｎ型フィールドストップ層２０３の実際の厚さｔ２０３は、エピタキシャル成長の膜厚制御性の制約から少なくとも５μｍ以上となる。
半導体基板２４０のおもて面は、活性領域３１においてｐ型チャネル領域２０６となるｐ型炭化珪素層２４４で構成され、エッジ終端領域３２においてｎ-型ドリフト層２０４の第３ｎ-型層２２２となるｎ-型炭化珪素層２４３で構成される。半導体基板２４０の裏面は、ｐ型コレクタ層２０２となるｐ型炭化珪素層２４１で構成される。ｐ型コレクタ層２０２は、ｐ型不純物として例えばアルミニウムがドープされている。ｎ型フィールドストップ層２０３は、ｎ型不純物として例えば窒素がドープされている。第３ｎ-型層２２２の内部には、活性領域３１に、ｐ型ベース領域２０５が選択的に設けられている。
半導体基板２４０のおもて面には、エッジ終端領域３２におけるｐ型炭化珪素層２４４が除去されることで、実施の形態１と同様にエッジ終端領域３２を活性領域３１よりも低くした（コレクタ側に凹ませた）段差１３が形成されている。この段差１３により、ｎ-型ドリフト層２０４の第３ｎ-型層２２２は、エッジ終端領域３２において、半導体基板２４０のおもて面に露出されている。第３ｎ-型層２２２の、エッジ終端領域３２における露出面の表面層には、実施の形態１と同様に耐圧構造２０９が設けられている。耐圧構造２０９を構成する複数のｐ型領域のうち、最も活性領域３１のｐ型領域は、ｐ型ベース領域２０５に接する。
ｐ型炭化珪素層２４４には、ｐ型炭化珪素層２４４を深さ方向に貫通して第３ｎ-型層２２２に達するｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域２１０が選択的に設けられている。当該ｐ型炭化珪素層２４４の、ｎ型ＪＦＥＴ領域２１０以外の部分がｐ型チャネル領域２０６である。ｐ型チャネル領域２０６は、ｐ型ベース領域２０５に深さ方向に対向し、かつｐ型ベース領域２０５に接する。ｐ型チャネル領域２０６の内部には、ｎ型ＪＦＥＴ領域２１０と離して、ｐ+型エミッタコンタクト領域２０７およびｎ+型エミッタ領域２０８がそれぞれ選択的に設けられている。
ｎ+型エミッタ領域２０８は、ｐ+型エミッタコンタクト領域２０７よりもｎ型ＪＦＥＴ領域２１０寄りに配置されている。ｐ型チャネル領域２０６の、ｎ+型エミッタ領域２０８とｎ型ＪＦＥＴ領域２１０とに挟まれた部分の表面上に、ゲート絶縁膜２１１を介してゲート電極２１２が設けられている。ｐ+型エミッタコンタクト領域２０７およびｎ+型エミッタ領域２０８はエミッタ電極２１３に接し、エミッタ電極２１３の電位Ｅとなっている。ｐ型コレクタ層２０２の内部には、ｐ+型コレクタコンタクト領域２０１が設けられている。ｐ型コレクタ層２０２は、ｐ+型コレクタコンタクト領域２０１を介してコレクタ電極２１４に接し、コレクタ電極２１４の電位Ｃとなっている。
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、図７～１２を参照して説明する。図７～１２は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図７～１１には、ＩＧＢＴ用の半導体基板２４０の製造工程において、ｎ-型ライフタイム低減層２２１を検出するためのＣＶ測定を行う手法を示す。まず、ｎ型出発基板２２３上に、ｎ-型ドリフト層２０４として、第１ｎ-型層２２０、第２ｎ-型層（ｎ-型ライフタイム低減層）２２１、第３ｎ-型層２２２を順に連続でエピタキシャル成長させてｎ-型炭化珪素層２４３を形成する（図７）。第１～３ｎ-型層２２０～２２２の形成方法は、実施の形態１と同様である。
次に、ｎ型出発基板２２３を研削・研磨により除去する（図８）。これによって、一方の主面に第１ｎ-型層２２０の表面２３１が露出され、他方の主面に第３ｎ-型層２２２の表面２３２が露出したｎ-型炭化珪素層２４３をエピタキシャル基板２５０として残す。この状態で、第１ｎ-型層２２０の表面２３１に第１検査用電極２５１を接触させ、第３ｎ-型層２２２の表面２３２に第２検査用電極２５２を接触させる。そして、第１検査用電極２５１を介して第１ｎ-型層２２０に負電圧を印加し、第２検査用電極２５２を介して第３ｎ-型層２２２に正電圧を印加することでＣＶ測定を行う（図９）。
このように第１，２検査用電極２５１，２５２間に挟まれたエピタキシャル基板２５０にバイアス電圧を印加することで、第１検査用電極２５１と第１ｎ-型層２２０との界面（第１ｎ-型層２２０の表面２３１）からｎ-型ドリフト層２０４内に空乏層が広がる。これにより、ｎ-型ライフタイム低減層２２１の厚さｔ２２１、バナジウム濃度、および第１ｎ-型層２２０の表面２３１からの深さｄ２２１を検出可能である。このＣＶ測定を行った後、エピタキシャル基板２５０から第１，２検査用電極２５１，２５２を外し、当該エピタキシャル基板２５０を洗浄する。
次に、第１ｎ-型層２２０の表面２３１に、ｎ型フィールドストップ層２０３およびｐ型コレクタ層２０２なる各炭化珪素層２４２，２４１を順にエピタキシャル成長させる（図１０）。次に、第３ｎ-型層２２２の表面２３２の領域（表面層）に、フォトリソ工程およびイオン注入より、ｐ型ベース領域２０５を選択的に形成する。次に、第３ｎ-型層２２２の表面２３２上に、ｐ型チャネル領域２０６となるｐ型炭化珪素層２４４をエピタキシャル成長させる。次に、フォトリソ工程およびエッチングにより、当該ｐ型炭化珪素層２４４の一部を除去して、エッジ終端領域３２に第３ｎ-型層２２２の表面２３２を露出させる（図１１）。
次に、フォトリソ工程およびイオン注入を１組とする工程を繰り返し行うことにより、エッジ終端領域３２において第３ｎ-型層２２２の内部に、耐圧構造２０９を構成する複数のｐ型領域をそれぞれ選択的に形成する。次に、フォトリソ工程およびイオン注入を１組とする工程を繰り返し行うことにより、ｐ型炭化珪素層２４４の内部に、ｐ+型エミッタコンタクト領域２０７、ｎ+型エミッタ領域２０８およびｎ型ＪＦＥＴ領域２１０をそれぞれ選択的に形成する。当該ｐ型炭化珪素層２４４の、これらの領域２０７，２０８，２１０以外の部分がｐ型チャネル領域２０６となる。
次に、フォトリソ工程およびイオン注入により、ｐ型コレクタ層２０２となるｐ型炭化珪素層２４１の表面領域に、ｐ+型コレクタコンタクト領域２０１を形成する。そして、イオン注入により形成したすべての領域を、アルゴン雰囲気中で熱活性化アニール（熱処理）により活性化させる（図１２）。次に、エッジ終端領域３２において第３ｎ-型層２２２の表面２３２を覆うフィールド酸化膜（図示せず）を形成する。次に、熱酸化または堆積によるゲート絶縁膜２１１を形成する。その後、一般的な方法により、ゲート電極２１２、層間絶縁膜（図示せず）、エミッタ電極２１３、コレクタ電極２１４を形成することで、図６に示すＩＧＢＴが完成する。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置として、実施の形態１にかかる炭化珪素半導体装置を適用したＧＴＯサイリスタの構造について説明する。図１３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図１３に示す実施の形態３にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置を適用したＧＴＯサイリスタであり、例えば、ｐ型出発基板３０１上に第１ｐ型層３０２、第１ｎ型層３０３、ｎ-型ドリフト層３０４、第２ｐ型層３０５および第２ｎ型層３０６となる各炭化珪素層３２１～３２５を順にエピタキシャル成長させてなる半導体基板３２０を用いて作製（製造）される。
図１３では、ｐ型出発基板３０１の導電型を「ｐｓｕｂ」と示す。第１ｎ型層３０３、ｎ-型ドリフト層３０４および第２ｎ型層３０６にドーパントとして窒素がドープされていることを「Ｎドープ」と図示する。ｎ-型ドリフト層３０４にドーパントとしてバナジウムがドープされていることを「Ｖドープ」と図示する。第１，２ｐ型層３０２，３０５にドーパントとしてアルミニウムがドープされていることを「Ａｌドープ」と図示する。ｎ-型ドリフト層３０４のキャリアライフタイムの相対的な長短をそれぞれ「長キャリアライフタイム」および「短キャリアライフタイム」と図示する。
ｎ-型ドリフト層３０４の内部には、実施の形態１と同様に、第２ｎ-型層（ｎ-型ライフタイム低減層）３１１が設けられている。ｎ-型ドリフト層３０４の第１～３ｎ-型層３１０～３１２のキャリアライフタイムの条件は、実施の形態１の第１～３ｎ-型層２１～２３と同様である。実施の形態３においては、ＧＴＯサイリスタを構成するｎｐｎｐダイオードの中間のｐｎ接合面（界面）３３１からｐ型出発基板３０１側に一定距離（深さ）ｄ３１１だけ離した位置にｎ-型ライフタイム低減層３１１を設けるとよい。これにより、実施の形態１と同様に、耐圧構造３０９への悪影響を避けることができる。
半導体基板３２０のおもて面は、活性領域３１において第２ｎ型層３０６となるｎ型炭化珪素層３２５で構成され、エッジ終端領域３２においてｎ-型ドリフト層３０４となるｎ-型炭化珪素層３２３で構成される。半導体基板３２０の裏面は、ｐ型出発基板３０１で構成される。第１，２ｐ型層３０２，３０５は、ｐ型不純物として例えばアルミニウムがドープされている。第２ｎ型層３０６は、ｎ型不純物として例えば窒素がドープされている。半導体基板のおもて面には、エッジ終端領域３２における炭化珪素層３２４，３２５が除去されることで、実施の形態１と同様にエッジ終端領域３２を活性領域３１よりも低くした（ｐ型出発基板３０１側に凹ませた）段差１３が形成されている。
この段差１３により、ｎ-型ドリフト層３０４の第３ｎ-型層２２２は、エッジ終端領域３２において半導体基板のおもて面に露出されている。第３ｎ-型層３１２の、エッジ終端領域３２における露出面の表面層には、実施の形態１と同様に耐圧構造３０９が設けられている。耐圧構造３０９を構成する複数のｐ型領域のうち、最も活性領域３１のｐ型領域は、第２ｐ型層３０５とｎ-型ドリフト層３０４とのｐｎ接合面、すなわちＧＴＯサイリスタを構成するｎｐｎｐダイオードの中間の接合面３３１において第２ｐ型層３０５に接する。第２ｐ型層３０５は、ｐ+型ゲートコンタクト領域３０７を介してゲート電極３１３に接し、ゲート電極３１３の電位Ｇとなっている。
例えば、第２ｐ型層３０５の表面は、活性領域３１の、エッジ終端領域３２側を中央部側よりも低くした（ｐ型出発基板３０１側に凹ませた）段差１３’により、半導体基板３２０のおもて面に露出されていてもよい。この第２ｐ型層３０５の、活性領域３１における露出面の表面層に、ｐ+型ゲートコンタクト領域３０７が選択的に設けられていてもよい。第２ｎ型層３０６の内部には、ｎ+型カソードコンタクト領域３０８が選択的に設けられている。第２ｎ型層３０６は、ｎ+型カソードコンタクト領域３０８を介してカソード電極３１４に接し、カソード電極３１４の電位Ｋとなっている。ｐ型出発基板３０１はアノード電極３１５に接し、アノード電極３１５の電位Ａとなっている。
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｐ型出発基板３０１上に第１ｐ型層３０２および第１ｎ型層３０３となる各炭化珪素層３２１，３２２をエピタキシャル成長させる。次に、第１ｎ型層３０３となるｎ型炭化珪素層３２２上に、ｎ-型ドリフト層３０４として、第１ｎ-型層３１０、第２ｎ-型層（ｎ-型ライフタイム低減層）３１１および第３ｎ-型層３１２を順に連続でエピタキシャル成長させてｎ-型炭化珪素層３２３を形成する。第１～３ｎ-型層３１０～３１２の形成方法は、実施の形態１と同様である。
この状態で、第３ｎ-型層３１２の表面３３１に第１，２検査用電極（不図示）を接触させて、ｎ-型ライフタイム低減層３１１を検出するためのＣＶ測定を行う。このＣＶ測定においては、第１検査用電極を介して第３ｎ-型層３１２に負電圧を印加し、第２検査用電極を介して第３ｎ-型層３１２に正電圧を印加することで、第１検査用電極と第３ｎ-型層３１２との界面（第３ｎ-型層３１２の表面３３１）からｎ-型ドリフト層３０４内に空乏層が広がる。これにより、ｎ-型ライフタイム低減層３１１の厚さｔ３１１、バナジウム濃度、および第２ｐ型層３１１とｎ-型ドリフト層とのｐｎ接合面からの距離ｄ３１１を検出可能である。
次に、このＣＶ測定を行った半導体基板を洗浄した後に、第３ｎ-型層３１２の表面３３１上に、第２ｐ型層３０５および第２ｎ型層３０６となる各炭化珪素層３２４，３２５を順にエピタキシャル成長させる。次に、フォトリソ工程およびエッチングにより、炭化珪素層３２４，３２５（すなわち第２ｐ型層３０５および第２ｎ型層３０６）の一部を除去して、エッジ終端領域３２に第３ｎ-型層３１２の表面３３１を露出させる。これによって、ｐ型出発基板３０１上に炭化珪素層３２１～３２５が順にエピタキシャル成長され、かつエッジ終端領域３２を活性領域３１よりも低くした段差１３をおもて面に有する半導体基板３２０が作製される。
次に、フォトリソ工程およびイオン注入を１組とする工程を繰り返し行うことにより、第２ｐ型層３０５の内部に、ｐ+型ゲートコンタクト領域３０７を選択的に形成する。第２ｎ型層３０６の内部に、ｎ+型カソードコンタクト領域３０８を選択的に形成する。かつ、第３ｎ-型層３１２の内部に、耐圧構造３０９を構成する複数のｐ型領域を選択的に形成する。そして、イオン注入により形成したすべての領域を、アルゴン雰囲気中での熱活性化アニールすることにより活性化させる。その後、一般的な方法により、フィールド酸化膜（図示せず）、カソード電極３１４、アノード電極３１５およびゲート電極３１３を形成することで、図１３に示すＩＧＢＴが完成する。
以上、説明したように、上述した各実施の形態によれば、ｎ-型ドリフト層の内部の、ｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面からカソード側へ向かう方向に所定深さよりも深く離れた位置に、キャリアライフタイムキラーとしてバナジウムがドープされたｎ-型ライフタイム低減層が設けられている。このｎ-型ドリフト層中に選択的に形成したライフタイム低減層のキャリアライフタイムは上述したようにＣＶ測定により測定可能であるため、非破壊検査（半導体チップの切断等を行うことなく内部構造を評価する検査）によりライフタイム低減層のキャリアライフタイムの出来栄えを評価することができる。
また、実施の形態によれば、ｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面から離してｎ-型ライフタイム低減層を設けることで、耐圧構造を構成するｐ型領域の活性化率に悪影響が及ぶことを抑制することができ、耐圧構造の形成不良を抑制することができる。したがって、実施の形態によれば、ライフタイム低減層の出来栄え管理が可能であり、かつ素子性能を向上させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、ｎ-型ライフタイム低減層を形成するためのキャリアライフタイムキラーとして、バナジウムに代えて、ｎ-型ドリフト層のキャリアライフタイムを低減させ、かつドナーとして機能し、ｎ-型ドリフト層のｎ型ドーピング濃度を一定の割合で高くする方向に補償する元素がドープされてもよい。
また、本発明にかかる炭化珪素半導体装置は、上述したようにｎ-型ドリフト層となるｎ-型エピタキシャル層の内部にｎ-型ライフタイム低減層を有する半導体基板を作製した後、当該半導体基板に、一般的な方法により所定の素子構造を形成することで作製される。本発明にかかる炭化珪素半導体装置を作製するにあたって、ｎ-型ドリフト層となるｎ-型エピタキシャル層への炭素拡散処理は、ｎ-型ドリフト層となるｎ-型エピタキシャル層の形成後に任意のタイミングで行えばよい。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、ｐｉｎダイオードやＭＯＳＦＥＴの寄生ダイオード、ＩＧＢＴ、ＧＴＯサイリスタ等の順方向に電流が流れるｐｎ接合を有するデバイスに有用である。
１，２２３ ｎ型出発基板
２ ｎ型バッファ層
３，２０４，３０４ ｎ-型ドリフト層
４ ｐ型アノード層
５，２０９，３０９ 耐圧構造
１０，２４０，３２０ 半導体基板
１１ ｎ型バッファ層とｎ-型ドリフト層との界面
１２ ｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面
１３ エッジ終端領域の段差
１３’ 活性領域の段差
１３ａ 活性領域における半導体基板のおもて面
１３ａ' エッジ終端領域における半導体基板のおもて面
１３ｂ エッジ終端領域の段差のステア
１３ｃ エッジ終端領域の段差のコーナー部
２１，２２０，３１０ 第１ｎ-型層
２２，２２１，３１１ 第２ｎ-型層（ｎ-型ライフタイム低減層）
２２' ｎ-型ドリフト層の内部のｎ型ドーピング濃度の濃度補償領域
２３，２２２，３１２ 第３ｎ-型層
３１ 活性領域
３２ エッジ終端領域
４１ ｎ型エピタキシャル層
４２ ｎ-型エピタキシャル層
４３ ｐ型エピタキシャル層
２０１ ｐ+型コレクタコンタクト領域
２０２ ｐ型コレクタ層
２０３ ｎ型フィールドストップ層
２０５ ｐ型ベース領域
２０６ ｐ型チャネル領域
２０７ ｐ+型エミッタコンタクト領域
２０８ ｎ+型エミッタ領域
２１０ ｎ型ＪＦＥＴ領域
２１１ ゲート絶縁膜
２１２ ゲート電極
２１３ エミッタ電極
２１４ コレクタ電極
２３０ ｐ型コレクタ層とｎ型フィールドストップ層とのｐｎ接合面
２３１ 第１ｎ-型層の表面（第１検査用電極の接触面）
２３２ 第３ｎ-型層の表面（第２検査用電極の接触面）
２４１ ｐ型炭化珪素層
２４２ ｎ型炭化珪素層
２４３ ｎ-型炭化珪素層
２４４ ｐ型炭化珪素層
２５０ エピタキシャル基板
２５１ 第１検査用電極
２５２ 第２検査用電極
３０１ ｐ型出発基板
３０２ 第１ｐ型層
３０３ 第１ｎ型層
３０５ 第２ｐ型層
３０６ 第２ｎ型層
３０７ ｐ+型ゲートコンタクト領域
３０８ ｎ+型カソードコンタクト領域
３１３ ゲート電極
３１４ カソード電極
３１５ アノード電極
３２１，３２４ ｐ型炭化珪素層
３２２，３２５ ｎ型炭化珪素層
３２３ ｎ-型炭化珪素層
３３１ ＧＴＯサイリスタを構成するｎｐｎｐダイオードの中間のｐｎ接合面（第２ｐ型層とｎ-型ドリフト層とのｐｎ接合面）
ｄ１ ｎ-型ライフタイム低減層の、ｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面からの深さ
ｄ２ ｎ-型ライフタイム低減層が配置される、ｐ型アノード層とｎ-型ドリフト層とのｐｎ接合面からの深さ
ｄ１１ ｎ-型ドリフト層の内部のｎ型ドーピング濃度の濃度補償領域の、ｐ型アノード層とｎ-型ドリフト層とｐｎ接合面からの深さ
ｄ２２１ ｎ-型ライフタイム低減層の、ｐ型コレクタ層２０２とｎ型フィールドストップ層２０３とのｐｎ接合面からの距離
ｄ３１１ ｎ-型ライフタイム低減層の、第２ｐ型層とｎ-型ドリフト層とのｐｎ接合面からの距離
ｔ１ ｎ型出発基板の厚さ
ｔ２ ｎ型バッファ層の厚さ
ｔ３ ｎ-型ドリフト層の活性領域における厚さ
ｔ４ ｐ型アノード層の厚さ
ｔ５ ｎ-型ライフタイム低減層の厚さ
ｔ１１ ｎ-型ドリフト層の内部のｎ型ドーピング濃度の濃度補償領域の厚さ
ｔ２０３ ｎ型フィールドストップ層の厚さ
ｔ２２１，ｔ３１１ ｎ-型ライフタイム低減層の厚さ

Claims (7)

  1. 順方向に電流が流れるｐｎ接合面を有する炭化珪素半導体装置であって、
    第１導電型ドーパントである第１元素を不純物として含む炭化珪素からなる第１の第１導電型エピタキシャル層と、
    前記第１の第１導電型エピタキシャル層との間に前記ｐｎ接合面を有し、前記第１の第１導電型エピタキシャル層への少数キャリアの供給を行う、第２導電型ドーパントを含む炭化珪素からなる第２導電型エピタキシャル層と、
    前記第１の第１導電型エピタキシャル層の内部に、前記ｐｎ接合面から離して選択的に設けられた、前記第１元素と、再結合中心を形成する第２元素と、を不純物として含む第１導電型層と、
    を備え、
    前記第１導電型層は、前記ｐｎ接合面から前記第１の第１導電型エピタキシャル層に向かう方向に５μｍよりも深い第１深さに位置し、かつ前記ｐｎ接合面から、前記第１の第１導電型エピタキシャル層の厚さの１／３倍の第２深さまでの範囲内に配置され、
    前記第２元素は、バナジウムであり、
    前記第１導電型層の前記第１元素の濃度は、前記第１の第１導電型エピタキシャル層の前記第１元素の濃度と同じであり、
    前記第１導電型層の前記第２元素の濃度は、前記第１の第１導電型エピタキシャル層の前記第１元素の濃度の１／１００以上１／５以下であることを特徴とする炭化珪素半導体装置。
  2. 前記第２導電型エピタキシャル層と前記第１の第１導電型エピタキシャル層との前記ｐｎ接合面を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記ｐｎ接合面と前記第１の第１導電型エピタキシャル層の間に、前記第１元素を前記第１の第１導電型エピタキシャル層よりも多く含む第２の第１導電型エピタキシャル層をさらに備え、
    前記第２導電型エピタキシャル層と前記第２の第１導電型エピタキシャル層との前記ｐｎ接合面を有することを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 前記第１の第１導電型エピタキシャル層のうち前記第２元素を含まない領域のキャリア寿命が１０μｓ以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  5. 請求項１～４のいずれか一つに記載の炭化珪素半導体装置の製造方法であって、
    前記第１の第１導電型エピタキシャル層の両表面間に所定電圧を印加することにより前記第１の第１導電型エピタキシャル層の内部に空乏層を広げ、当該空乏層の容量の変化量に基づいて、前記第１の第１導電型エピタキシャル層の第１導電型ドーピング濃度の深さ分布を取得することを特徴とする炭化珪素半導体装置の製造方法。
  6. ＰｉＮダイオード、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の前記ｐｎ接合面で形成される寄生ダイオード、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＴＯ（ゲートターンオフ）サイリスタであることを特徴とする請求項１、２、４のいずれか一つに記載の炭化珪素半導体装置。
  7. ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＧＴＯ（ゲートターンオフ）サイリスタであることを特徴とする請求項３に記載の炭化珪素半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
WO2021152651A1 (ja) * 2020-01-27 2021-08-05 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022096753A (ja) * 2020-12-18 2022-06-30 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN116799039B (zh) * 2023-06-30 2024-03-08 海信家电集团股份有限公司 快恢复二极管

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001502474A (ja) 1996-10-14 2001-02-20 エービービー リサーチ リミテッド 炭化珪素バイポーラ素子の製造方法および炭化珪素バイポーラ素子
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP2009176882A (ja) 2008-01-23 2009-08-06 Mitsubishi Electric Corp 半導体装置
JP2010092991A (ja) 2008-10-06 2010-04-22 Toyota Central R&D Labs Inc ダイオード
JP2012094648A (ja) 2010-10-26 2012-05-17 Panasonic Corp 炭化珪素半導体素子の製造方法および炭化珪素層付ウェハ
JP2014229708A (ja) 2013-05-21 2014-12-08 ローム株式会社 半導体装置および半導体装置の製造方法
JP2016066669A (ja) 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2016134411A (ja) 2015-01-16 2016-07-25 富士電機株式会社 半導体素子および半導体素子の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3502515A (en) * 1964-09-28 1970-03-24 Philco Ford Corp Method of fabricating semiconductor device which includes region in which minority carriers have short lifetime
JPH0640592B2 (ja) * 1986-02-27 1994-05-25 ロ−ム株式会社 ｐｎ接合近傍の不純物濃度制御方法
SE9603738D0 (sv) 1996-10-14 1996-10-14 Abb Research Ltd A method for producing a bipolar semiconductor device and a bipolar semiconductor device
JP2005276953A (ja) 2004-03-23 2005-10-06 National Institute Of Advanced Industrial & Technology バイポーラ型ＳｉＣ半導体装置及びその製造方法
JP6815285B2 (ja) * 2017-06-26 2021-01-20 株式会社東芝 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001502474A (ja) 1996-10-14 2001-02-20 エービービー リサーチ リミテッド 炭化珪素バイポーラ素子の製造方法および炭化珪素バイポーラ素子
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP2009176882A (ja) 2008-01-23 2009-08-06 Mitsubishi Electric Corp 半導体装置
JP2010092991A (ja) 2008-10-06 2010-04-22 Toyota Central R&D Labs Inc ダイオード
JP2012094648A (ja) 2010-10-26 2012-05-17 Panasonic Corp 炭化珪素半導体素子の製造方法および炭化珪素層付ウェハ
JP2014229708A (ja) 2013-05-21 2014-12-08 ローム株式会社 半導体装置および半導体装置の製造方法
JP2016066669A (ja) 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2016134411A (ja) 2015-01-16 2016-07-25 富士電機株式会社 半導体素子および半導体素子の製造方法

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