TWI466194B - 集成晶胞的掩埋場環場效應電晶體植入空穴供應通路 - Google Patents

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Description

集成晶胞的掩埋場環場效應電晶體植入空穴供應通路
本發明係關於一種半導體功率元件，進一步來說，本發明係關於集成晶胞的場效應電晶體（BUF-FET）植入空穴供應通路，用於製備帶有掩埋場環的改良型功率元件結構的新型結構和方法，以便保持很高擊穿電壓，同時獲得很低的汲源電阻RdsA。
配置和製備高壓半導體功率元件的傳統技術，仍然遇到進一步改善性能的困境和局限。在垂直半導體功率元件中，汲源電阻之間存在一個取捨，進一步來說，導通狀態電阻（通常用RdsA表示（即Rdsx有源區））作為性能特徵，以及功率元件可承受的擊穿電壓。擊穿電壓（BV）和RdsA之間的關係通常可以表示為：RdsA與（BV）2.5成正比。為了降低RdsA，可以製備摻雜濃度較高的外延層。然而，重摻雜外延層也降低了半導體功率元件可承受的擊穿電壓。 為了解決上述性能取捨造成的困難和局限，目前已經提出了多種元件結構。圖1A表示傳統的浮動島和厚底部溝槽氧化物金屬氧化物半導體（FITMOS）場效應電晶體（FET）的剖面圖，厚底部溝槽氧化物金屬氧化物半導體場效應電晶體在溝槽閘極中配置厚底部氧化物，以及在溝槽閘極下方配置浮動P-摻雜島，以改善電場形狀。浮動島中P-摻雜物的電荷補償有利於提高N-外延摻雜濃度，從而降低RdsA。此外，溝槽閘極中的厚底部氧化物降低了閘汲耦合，從而降低了閘汲電荷Qgd。在頂部外延層和浮動島附近的底層上承載較高的擊穿電壓，也是該元件所具有的優勢。然而，浮動P區使開關時產生較高的動態導通電阻。 在美國專利公告第5637898號中，Baliga提出了一種具有高擊穿電壓和低導通狀態電阻的功率電晶體。如圖1B所示的功率電晶體為半導體襯底在中的垂直場效應電晶體，包括在漂流區中具有底部的溝槽，作為絕緣柵電極，以便根據開啟閘極偏壓的應用，調節通道和漂流區的導電性。絕緣柵電極包括一個在通道中的導電閘極，以及一個佈滿通道和漂流區附近的溝槽側壁的絕緣區。絕緣區具有一個在溝槽側壁和閘極之間的非均勻剖面區，通過抑制溝槽底部的高電場擁擠現象，增強電晶體的正向電壓閉鎖性能。絕緣區沿側壁部分的厚度較大，沿漂流區附近延伸，沿側壁部分的厚度較小，沿通道區附近延伸。漂流區也是非均勻摻雜的，具有線性階梯摻雜結構，沿汲極區到通道區的方向遞減，提供很低的導通狀態電阻。本元件中的電荷補償是通過閘極電極獲得的。然而，大閘極電極的存在顯著提高了該結構的柵漏電容，產生較高的開關損耗。此外，具有漂流區中線性階梯摻雜，額外地增加了製備的複雜性。 在美國專利公告第7335944號中，Banerjee等人提出了如圖1C所示的電晶體，包括第一和第二溝槽，限定半導體襯底中的臺面結構。第一和第二場板部件分別設置在第一和第二溝槽中，每個第一和第二場板部件與臺面結構被電介質層隔開。臺面結構包括多個部分，每個部分都有一個基本恒定的摻雜濃度梯度，每個部分的梯度至少比另一部分的梯度大10%，也就是說，漂流區中的摻雜結構梯度變化作為漂流區的垂直深度的函數。每個場板都通過電連接到源極電極。在本元件中，通過連接到源極上的場板實現了電荷補償。然而，製備這種結構需要複雜的製備工藝，包括深溝槽和厚襯裏氧化物。 基於上述原因，有必要提出一種半導體功率元件的新型元件結構和新製備方法，降低導通狀態電阻，同時提高功率元件可承受的擊穿電壓，從而解決上述困難和局限。
本發明人有鑑於習知之高壓半導體功率元件具有　　 　　　　　　較高的動態導通電阻、較高的開關損耗、製備過於複雜的缺點，乃積極著手進行開發，以期可以改進上述既有之缺點，經過不斷地試驗及努力，終於開發出本發明。 本發明之第一目的，係提供一種新型、改良的半導體功率元件結構和製備方法，使半導體功率元件具有較低的RdsA，通過在半導體襯底的頂面附近製備一個重摻雜外延層，然後在重摻雜外延層中製備導電溝槽，連接到源極電極，掩埋的場環形成在每個源極溝槽下方，用作重摻雜漂流區的電荷補償層，使它可以在承受高電壓的同時，保持低串聯電阻。 本發明之第二目的，係提供一種新型、改良的半導體功率元件結構和製備方法，包括頂面作為一個帶有電荷補償漂流區的MOSFET，還提供用多晶矽填充的溝槽，連接到源極電極，包括底部摻雜區，作為掩埋場環，某些導電溝槽在溝槽側壁附近含有摻雜區，作為電荷供應通路。 本發明的另一個方面在於，提出了一種新型、改良的半導體功率元件結構和製備方法，用於製備一種半導體功率元件，這種半導體功率元件在元件的頂面附近，含有一個重摻雜外延層，由上方的MOS電容器和底部的掩埋場環提供電荷補償，以及一個沒有電荷補償的輕摻雜第二外延層，在重摻雜第一外延層的下方，溝槽提供到掩埋場環的介面，用於較深的電荷補償，從而使元件減小導通狀態電阻的同時，保持高擊穿電壓。 本發明的一個較佳實施例主要提出了一種形成在半導體襯底中的半導體功率元件，包括一個重摻雜區，在半導體襯底的頂面附近，被重摻雜區承載著的輕摻雜區上方。該半導體功率元件還包括一個源極區和一個閘極，設置在半導體襯底的頂面附近，以及一個汲極，設置在半導體襯底的底面上。該半導體功率元件還包括源極溝槽，在重摻雜區內打開，用導電溝槽填充，填充材料與頂面附近的源極區電接觸。該半導體功率元件還包括掩埋場環區，設置在源極溝槽下方，並用導電類型與重摻雜區相反的摻雜物摻雜。在一個較佳實施例中，半導體功率元件還包括被源極溝槽側壁包圍的摻雜區，用導電類型與掩埋場環區相同的摻雜物摻雜，作為電荷供應通路。 此外，本發明提出了一種在半導體襯底中製備半導體功率元件的方法。該方法包括，製備承載著輕摻雜中間層的半導體襯底，輕摻雜中間層帶有一個重摻雜頂層。該方法還包括在重摻雜層中打開多個源極通道，然後在每個源極通道下方，植入一個掩埋場環。該方法還包括用導電溝槽填充材料填充源極溝槽，將半導體襯底頂面上的源極電極電連接到設置在閘極附近的源極區，閘極通過延伸到半導體襯底頂面上的閘極絕緣層絕緣。在一個可選實施例中，在源極溝槽下方植入掩埋場區的步驟還包括，進行傾斜植入，以便在溝槽側壁附近構成摻雜區，沿源極溝槽作為電荷供應通路，從重摻雜區延伸到輕摻雜中間層。 閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
為使熟悉該項技藝人士瞭解本發明之目的，兹配合圖式將本發明之較佳實施例詳細說明如下。 請參考圖2A和圖2B所示，本發明之形成在一半導體襯底中的半導體功率元件，其特徵在於，該半導體襯底具有一在其頂面附近的重摻雜上層105，以及一設置在該重摻雜上層105下方的輕摻雜下層110；一源極區125和一閘極135，係設置在該半導體襯底之頂面附近，以及一汲極120，係設置在該半導體襯底的底面處；一在該重摻雜上層中打開的源極溝槽104 ，墊有一溝槽絕緣層，並用導電溝槽填充材料填充，導電溝槽填充材料與頂面上方的一源極電極130電接觸，並且與該源極區125電接觸；以及一掩埋場環區150，係設置在該源極溝槽104 下方，並用導電類型與該重摻雜上層105相反的摻雜物摻雜。 其中，該重摻雜上層105和該輕摻雜下層110係為N型摻雜層，該掩埋場環區150係以P型摻雜物摻雜。該半導體襯底更包括一重摻雜的N底層，作為該半導體襯底之汲極。該重摻雜上層105的摻雜濃度範圍係為1e15cm-3至5e16cm-3，該輕摻雜下層110的摻雜濃度範圍係為1e14cm-3至5e15cm-3。該重摻雜的N底層的摻雜濃度範圍係為1e19cm-3至1e21cm-3。該重摻雜上層105和該輕摻雜下層110係為N型摻雜層，分別摻雜砷摻雜物和磷摻雜物。該源極溝槽104 墊有氧化層，並用多晶矽填充，多晶矽作為導電溝槽填充材料。該源極溝槽104 的深度係為6微米，墊有厚度約為5500埃的氧化層，並用多晶矽填充，多晶矽作為導電溝槽填充材料。該源極溝槽104 下方的該掩埋場環區150係為P-型摻雜區，摻雜濃度範圍係為1e12cm-3至1e13cm-3。本發明之半導體功率元件(1)更包括：一包圍著該源極溝槽104 側壁的電荷供應通路區，用導電類型與該掩埋場環區150相同的摻雜物摻雜。 請參考圖2A至圖4B所示，本發明之用於在一半導體襯底中製備半導體功率元件的方法，包括以下步驟：摻雜該半導體襯底，以構成一輕摻雜下層110以及一重摻雜上層105，其中該重摻雜上層105在該輕摻雜下層110上方的頂面附近；在該重摻雜上層105內打開複數源極溝槽104 ；在該源極溝槽104 下方植入一掩埋場環區150，該掩埋場環區150的摻雜物之導電類型與該重摻雜上層105的導電類型相反；用溝槽絕緣層襯墊該源極溝槽104 ，並用導電溝槽填充材料填充該源極溝槽104 ；以及製備一本體區115、一源極區125以及一在該半導體襯底頂面附近的閘極135，並且製備一源極電極130，連接到該源極區125以及該源極溝槽104 中的導電溝槽填充材料。其中，該摻雜該半導體襯底，以構成一輕摻雜下層110以及一重摻雜上層105的步驟，更包括製備重摻雜上層105和輕摻雜下層110，作為N型摻雜層，並且植入該掩埋場環區150，作為P型掩埋場環區。在該半導體襯底上製備一半導體功率元件，一重摻雜的N底層係作為該半導體襯底的汲極。該摻雜該半導體襯底，以構成一輕摻雜下層110以及一重摻雜上層105的步驟，該重摻雜上層105之摻雜濃度範圍係為1e15cm-3至5e16cm-3，該輕摻雜下層110之摻雜濃度範圍係為1e14cm-3至5e15cm-3。該重摻雜N底層的摻雜濃度範圍係為1e19cm-3至1e21cm-3之間。該摻雜該半導體襯底，以構成一輕摻雜下層110以及一重摻雜上層105的步驟，更包括分別用砷摻雜物和磷摻雜物摻雜該重摻雜上層105和該輕摻雜下層110。該用溝槽絕緣層襯墊該源極溝槽104 步驟，更包括用氧化層襯墊該源極溝槽104 ，並用多晶矽填充該源極溝槽104 ，多晶矽係作為導電溝槽填充材料。該在該重摻雜上層105內打開複數源極溝槽104 步驟，更包括在該重摻雜上層105中深度約為6微米處打開該源極溝槽104 ，用厚度約為5500埃的氧化層襯墊該源極溝槽104 。該在該源極溝槽104 下方植入一掩埋場環區150步驟，更包括植入P-型摻雜物，構成該掩埋場環區150，摻雜濃度範圍係為1e14cm-3至1e16cm-3之間。該在該源極溝槽104 下方植入一掩埋場環區150步驟，更包括進行斜角度植入，以便在該源極溝槽104 側壁周圍構成一電荷供應通路區，該源極溝槽104 側壁摻雜物的導電類型與該掩埋場環區150的導電類型相同。請參考圖2A以及圖2B所示，在本發明之一實施例中，一掩埋場環場效應電晶體（Buried field ring field effect transistor，簡稱BUF-FET）100和本發明所述的帶有功率元件的空穴供應通路的掩埋場環場效應電晶體 102的兩個剖面圖。該掩埋場環場效應電晶體 100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102形成在一半導體襯底中，該半導體襯底具有一第一導電類型的重摻雜區105(例如N型襯底的濃度約為1e20cm-3)以及一第一導電類型的輕摻雜區110(例如N-型摻雜區的濃度約為1e14cm-3至5e15cm-3)，位於重摻雜襯底105上方重摻雜區112，也是第一導電類型，濃度約為1e15cm-3至5e16cm-3，位於輕摻雜區110上方。還可選擇，由於N型襯底105、輕摻雜N-型層110以及重摻雜N-型層112都具有一個單晶結構，因此可以將它們統稱為半導體襯底。此外，輕摻雜N-型層110通常稱為底部或下部半導體層，重摻雜N-型層112通常稱為上部半導體層。該掩埋場環場效應電晶體100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102為垂直元件，汲極（或集電極）電極120設置在襯底底面，源極（或發射極）電極130設置在頂面上。該掩埋場環場效應電晶體100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102還包括多個溝槽104，墊有電介質層（例如氧化層145），並用多晶矽層填充。溝槽104的底部終止在重摻雜N-型層112中，或延伸到輕摻雜N-型層110的頂面內。填充在該溝槽104中的多晶矽層140，連接到該源極電極130。一源極區125形成在該溝槽104周圍的頂面附近，並且電連接到源極電極130。一閘極135形成在N-型層112的頂面上，覆蓋著溝槽104側壁附近的區域，以及覆蓋在該源極區125的頂面上。重摻雜N-型層112降低了該區域中的RdsA，並且通過上方的MOS電容器和底部的掩埋場環進行電荷補償。N-型摻雜外延層110沒有電荷補償，因此應該是輕摻雜的。在一些可選實施方式中，至少在一部分溝槽104的側壁附近的N-型層112中形成一本體區115，該本體區115位於重摻雜N-型層112的頂部，形成在該本體區115內並鄰近於該溝槽104側壁的該源極區125位於N-型層112的頂面附近。該閘極135及其下方的閘極氧化物層還至少覆蓋在該本體區115的頂面上，以便當該閘極135處於工作狀態時，可以在該本體區115中形成一個源極區125和N-型層112之間的並位於該本體區115的頂面附近的電流傳導通道。在該掩埋場環場效應電晶體100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102中，溝槽多晶矽140短接至該源極電極130，用於電荷補償。此外，該溝槽104底面下方的P-摻雜區150作為掩埋場環（BUF）。與該掩埋場環場效應電晶體100相比，該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102還包括一個P-摻雜區160作為空穴-供應通路，該P-摻雜區160包圍著某些溝槽104的溝槽側壁，用於進一步降低RdsA。該掩埋場環場效應電晶體100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102的頂端晶胞結構，與絕緣柵雙極電晶體（IGBT）大致相同，其中溝槽深度約為6微米，襯裏氧化層（liner oxide layer，也稱作襯墊氧化層）145的厚度約為5500埃。傳統的IGBT和該掩埋場環場效應電晶體100、該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102之間的區別在於，該掩埋場環場效應電晶體100、該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102的外延層包括兩個外延層110和112，上部外延層112用砷摻雜，下部外延層110用磷摻雜。在下部外延層110中擴散磷離子，可以防止溝槽源極下面的掩埋場環區150阻塞的電流通路。下文還將詳細介紹，打開溝槽後可以植入掩埋場環區150，其中掩埋場環區150的摻雜濃度為4.5e12cm-3，植入能量約為500KeV。設計溝槽104（或104’）之間的臺面結構區域，以降低結型場效應管JFET電阻，使JFET電阻對RdsA的影響可以忽略。優化結構之後，RdsA可以降至20至80毫歐cm2。為了進一步降低RdsA，同時保持高擊穿電壓，要在N-外延層112下方較深處製備一個掩埋場環（BUF）摻雜區150。該掩埋場環場效應電晶體100和該帶有功率元件的空穴供應通路的掩埋場環場效應電晶體102可以一起形成在半導體元件的不同區域中。掩埋場環（BUF）摻雜區150用於為半導體元件的有源區域中的重摻雜N-外延層112提供電荷補償，也作為元件邊緣的終接的掩埋場環。圖3A至4B表示本發明所述元件的處理步驟的一系列剖面圖。圖3A表示初始半導體襯底，包括N+底部半導體層105，一個輕摻雜N-半導體層110位於襯底105上方，以及一個重摻雜N-半導體層112位於輕摻雜區110上方。在圖3B中，利用一溝槽掩膜103，在頂部半導體層112中打開多個溝槽104。在圖3C中，通過溝槽104，植入P-型摻雜離子，以便在溝槽104下方形成掩埋的場環區150。在這一過程中，利用植入掩膜（圖中沒有表示出）阻止某些溝槽植入，並通過額外的傾斜P-摻雜植入，構成空穴-供應通路P-摻雜區160，包圍所選溝槽的溝槽側壁，如圖4A所示。在圖3D和4B中，除去植入掩膜之後，用電介質（例如氧化物）145內襯溝槽。繼續進行標準處理工藝，製成如圖2A和2B所示的元件。儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的局限。例如，雖然上述示例中的導電類型表示的是n-通道元件，但是通過轉換導電類型的極性，本發明也可用於p-通道元件。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。因此，應認為所附的權利要求書涵蓋本發明的真實意圖和範圍內的全部變化和修正。透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內，謹請貴審查委員明鑑，並祈惠准，是所至禱。
100．．．掩埋場環場效應電晶體
102．．．帶有功率元件的空穴供應通路的掩埋場環場效應電晶體
103．．．溝槽掩膜
104．．．源極溝槽
105．．．重摻雜上層
110．．．輕摻雜下層
112．．．重摻雜區
115．．．本體區
120．．．汲極
125．．．源極區
130．．．源極電極
135．．．閘極
140．．．多晶矽層
145．．．氧化層
150．．．掩埋場環區
160．．．P-摻雜區
圖1A係為傳統的半導體功率元件的剖面圖。圖1B係為美國專利公告第5637898號的半導體功率元件的剖面圖。圖1C係為美國專利公告第7335944號的半導體功率元件的剖面圖。圖2A係為一掩埋場環場效應電晶體（BUF-FET）的剖面圖。圖2B係為一帶有空穴供應通路的掩埋場環場效應電晶體（BUF-FET）的剖面圖。圖3A係為本發明之摻雜該半導體襯底，以構成一輕摻雜下層以及一重摻雜上層之示意圖。圖3B係為本發明之在該重摻雜上層內打開複數源極溝槽之示意圖。圖3C係為本發明之在該源極溝槽下方植入一掩埋場環區之示意圖。圖3D係為本發明之用溝槽絕緣層襯墊該源極溝槽，並用導電溝槽填充材料填充該源極溝槽之示意圖。圖4A係為本發明之製備一本體區、一源極區以及一在該半導體襯底頂面附近的閘極之示意圖。圖4B係為本發明之製備一源極電極，連接到該源極區以及該源極溝槽中的導電溝槽填充材料之示意圖。
102．．．帶有功率元件的空穴供應通路的掩埋場環場效應電晶體
104．．．源極溝槽
105．．．重摻雜上層
110．．．輕摻雜下層
112．．．重摻雜區
115．．．本體區
120．．．汲極
125．．．源極區
130．．．源極電極
135．．．閘極
140．．．多晶矽層
145．．．氧化層
150．．．掩埋場環區
160．．．P-摻雜區

Claims (20)

  1. 一種形成在一半導體襯底中的半導體功率元件，其特徵在於，該半導體襯底具有一在其頂面附近的重摻雜上層，以及一設置在該重摻雜上層下方的輕摻雜下層；一源極區和一閘極，係設置在該半導體襯底之頂面附近，以及一汲極，係設置在該半導體襯底的底面處；一在該重摻雜上層中打開的源極溝槽，墊有一溝槽絕緣層，並用導電溝槽填充材料填充，導電溝槽填充材料與頂面上方的一源極電極電接觸，並且與該源極區電接觸；以及一掩埋場環區，係設置在該源極溝槽下方，並用導電類型與該重摻雜上層相反的摻雜物摻雜。
  2. 如申請專利範圍第1項所述的半導體功率元件，其中，該重摻雜上層和該輕摻雜下層係為N型摻雜層，該掩埋場環區係以P型摻雜物摻雜。
  3. 如申請專利範圍第1項所述的半導體功率元件，其中，該半導體襯底更包括一重摻雜的N底層，作為該半導體襯底之汲極。
  4. 如申請專利範圍第2項所述的半導體功率元件，其中，該重摻雜上層的摻雜濃度範圍係為1e15cm-3至5e16cm-3，該輕摻雜下層的摻雜濃度範圍係為1e14cm-3至5e15cm-3。
  5. 如申請專利範圍第3項所述的半導體功率元件，其中，該重摻雜的N底層的摻雜濃度範圍係為1e19cm-3至1e21cm-3。
  6. 如申請專利範圍第1項所述的半導體功率元件，其中，該重摻雜上層和該輕摻雜下層係為N型摻雜層，分別摻雜砷摻雜物和磷摻雜物。
  7. 如申請專利範圍第1項所述的半導體功率元件，其中，該源極溝槽墊有氧化層，並用多晶矽填充，多晶矽作為導電溝槽填充材料。
  8. 如申請專利範圍第1項所述的半導體功率元件，其中，該源極溝槽的深度係為6微米，墊有厚度約為5500埃的氧化層，並用多晶矽填充，多晶矽作為導電溝槽填充材料。
  9. 如申請專利範圍第1項所述的半導體功率元件，其中，該源極溝槽下方的該掩埋場環區係為P-型摻雜區，摻雜濃度範圍係為1e12cm-3至1e13cm-3。
  10. 如申請專利範圍第1項所述的半導體功率元件，更包括：一包圍著該源極溝槽側壁的電荷供應通路區，用導電類型與該掩埋場環區相同的摻雜物摻雜。
  11. 一種用於在一半導體襯底中製備半導體功率元件的方法，包括以下步驟：摻雜該半導體襯底，以構成一輕摻雜下層以及一重摻雜上層，其中該重摻雜上層在該輕摻雜下層上方的頂面附近；在該重摻雜上層內打開複數源極溝槽；
    在該源極溝槽下方植入一掩埋場環區，該掩埋場環區的摻雜物之導電類型與該重摻雜上層的導電類型相反；用溝槽絕緣層襯墊該源極溝槽，並用導電溝槽填充材料填充該源極溝槽；以及製備一本體區、一源極區以及一在該半導體襯底頂面附近的閘極，並且製備一源極電極，連接到該源極區以及該源極溝槽中的導電溝槽填充材料。
  12. 如申請專利範圍第11項所述的方法，其中，該摻雜該半導體襯底，以構成一輕摻雜下層以及一重摻雜上層的步驟，更包括製備重摻雜上層和輕摻雜下層，作為N型摻雜層，並且植入該掩埋場環區，作為P型掩埋場環區。
  13. 如申請專利範圍第11項所述的方法，其中，在該半導體襯底上製備一半導體功率元件，一重摻雜的N底層係作為該半導體襯底的汲極。
  14. 如申請專利範圍第12項所述的方法，其中，該摻雜該半導體襯底，以構成一輕摻雜下層以及一重摻雜上層的步驟，該重摻雜上層之摻雜濃度範圍係為1e15cm-3至5e16cm-3，該輕摻雜下層之摻雜濃度範圍係為1e14cm-3至5e15cm-3。
  15. 如申請專利範圍第13項所述的方法，其中，該重摻雜N底層的摻雜濃度範圍係為1e19cm-3至1e21cm-3之間。
  16. 如申請專利範圍第11項所述的方法，其中，該摻雜該半導體襯底，以構成一輕摻雜下層以及一重摻雜上層的步驟，更包括分別用砷摻雜物和磷摻雜物摻雜該重摻雜上層和該輕摻雜下層。
  17. 如申請專利範圍第11項所述的方法，其中，該用溝槽絕緣層襯墊該源極溝槽步驟，更包括用氧化層襯墊該源極溝槽，並用多晶矽填充該源極溝槽，多晶矽係作為導電溝槽填充材料。
  18. 如申請專利範圍第11項所述的方法，其中，該在該重摻雜上層內打開複數源極溝槽步驟，更包括在該重摻雜上層中深度約為6微米處打開該源極溝槽，用厚度約為5500埃的氧化層襯墊該源極溝槽。
  19. 如申請專利範圍第11項所述的方法，其中，該在該源極溝槽下方植入一掩埋場環區步驟，更包括植入P-型摻雜物，構成該掩埋場環區，摻雜濃度範圍係為1e14cm-3至1e16cm-3之間。
  20. 如申請專利範圍第11項所述的方法，其中，該在該源極溝槽下方植入一掩埋場環區步驟，更包括進行斜角度植入，以便在該源極溝槽側壁周圍構成一電荷供應通路區，該源極溝槽側壁摻雜物的導電類型與該掩埋場環區的導電類型相同。
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