TWI552352B - 金屬帶保護環溝槽短接本體區以縮小端接區之半導體功率元件結構 - Google Patents

金屬帶保護環溝槽短接本體區以縮小端接區之半導體功率元件結構 Download PDF

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Description

金屬帶保護環溝槽短接本體區以縮小端接區之半導體功率 元件結構
本發明主要關於半導體功率元件。更確切的說，本發明是關於為場平衡金屬氧化物場效應電晶體(FBMS)製備增強型功率元件結構之新配置和新方法。
配置和製備高壓半導體功率元件之傳統技術，由於存在各種取捨，進一步提高元件性能的話，仍然面臨許多困難和局限。在垂直半導體功率元件中，性能屬性之一的漏源電阻(即導通狀態電阻，常用RdsA表示，即Rds×主動區面積)與功率元件可承受之擊穿電壓之間存在取捨關係。擊穿電壓(BV)和RdsA之間普遍認可之關係為：RdsA正比於(BV)2.5。為了降低RdsA，需要製備一個較高摻雜濃度之外延層。然而，重摻雜之外延層也會降低半導體功率元件可承受之擊穿電壓。
為解決這些性能取捨所帶來之困難與局限，我們已研究了多種元件結構。第1A圖表示傳統浮島的和厚底部溝槽氧化物金屬氧化物半導體 (FITMOS)剖面圖，場效應電晶體(FET)在溝槽閘極中配有厚底部氧化物，在溝槽閘極下方配有浮動P-摻雜島，以改善電場形狀。浮島中之P-摻雜物之電荷濃度，可以使N-外延摻雜濃度增大，從而降低RdsA。另外，溝槽閘極中之厚底部氧化物降低了閘極汲極耦合，從而降低了閘極汲極電荷Qgd。該元件之頂部外延層和浮島附近底層上還可以承載較高之擊穿電壓。然而，開關時，浮動P區之存在會產生較高之動態導通電阻。
在美國專利US 5,673,898中，Baliga提出了一種功率電晶體，專用於提供高擊穿電壓和低導通狀態電阻。如第1B圖所示之功率電晶體為在半導體基板中之垂直場效應電晶體，包括溝槽，其底部在漂流區中作為絕緣閘電極，用於根據導通閘極偏壓，調製通道和漂流區之導電性。絕緣閘電極包括溝槽中之導電閘極以及絕緣區，絕緣區內襯通道和漂流區附近之溝槽側壁。絕緣區在溝槽側壁和閘極之間具有不均勻之橫截面，藉由抑制溝槽底部高電場擁擠之發生，增強了電晶體之正向電壓閉鎖能力。絕緣區之厚度沿漂流區附近之部分側壁較大，沿通道區附近之部分側壁較小。漂流區也是非均勻摻雜，具有線性分級之摻雜結構，從汲極區到通道區之方向減小，以提供低導通狀態電阻。在該元件中之電荷補償藉由閘極電極獲得。然而，大型閘極電極之存在會使該結構之閘極汲極電容顯著增大，導致較高之開關損耗。另外，在漂流區中形成線性分級摻雜，也增加了額外之製備複雜性。
在美國專利US 7,335,944中，Banerjee等人提出了如第1C圖所示之電晶體，包括在半導體基板中限定檯面結構之第一和第二溝槽。第一和第二場效電板構件分別設置在第一和第二溝槽中，每個第一和第二側壁構件都藉由一個電介質層，與檯面結構隔開。檯面結構包括多個部分，每個部分都有基本恒 定之摻雜濃度梯度，一個部分之梯度至少比另一部分之梯度高10%，也就是說漂流區中摻雜結構梯度作為漂流區垂直深度之函數變化。每個場效電板都電連接到源極電極。在該元件中，藉由汲極端源極之場效電板獲得電荷補償。然而，這種結構之製備非常複雜，需要很深之溝槽和很厚之襯裏氧化物。
本發明之目的在於提出一種半導體功率元件之新型元件結構和製備方法，在降低導通電阻之同時，提高功率元件可承受之擊穿電壓，從而解決現有技術之上述困難與局限。
因此，本發明之一個方面在於，提出了一種新型、改良之元件結構和製備方法，用於提供具有低RdsA之同時保持較高之擊穿電壓之半導體功率元件，尤其是在端接區中提供高擊穿電壓之同時，減小端接區之尺寸。
本發明之另一方面在於，提出了一種新型、改良之元件結構和製備方法，用於提供在端接區之第一端接區中配有金屬帶結構之半導體功率元件，藉由捆扎和短接兩個或兩個以上之鄰近溝槽到P-本體區創建電場死區，增大了第一端接區中電壓降低之速度，從而在不犧牲擊穿電壓值之情况下，減小端接區。
本發明之較佳實施例主要提出了一種形成在第一導電類型之半導體基板上之半導體功率元件，包括一個主動區和一個端接區，端接區包圍著主動區並且設置在半導體基板之邊緣附近。端接區包括多個溝槽，用導電材料填充，並藉由沿溝槽側壁和溝槽底面延伸之電介質層絕緣，其中溝槽垂直延伸穿過半導體基板頂面附近之第二導電類型之本體區，並延伸穿過第一導電類型 之表面屏蔽區。第二導電類型之摻雜區設置在表面屏蔽區之底部，穿過並包圍著溝槽底部延伸。至少兩個金屬接頭設置在半導體基板之頂面上方，其中每個金屬接頭都將至少兩個鄰近溝槽短接至本體區，形成一個死區。
閱讀以下詳細說明並參照附圖之後，本發明之這些和其他之特點和優勢，對於本領域之技術人員而言，無疑將顯而易見。
100‧‧‧場平衡金屬氧化物場效應電晶體
103、403、603、703‧‧‧電壓閉鎖區
104、404、604、704‧‧‧表面屏蔽區
106‧‧‧本體區
107‧‧‧氧化物
109、309、409、509、609‧‧‧掩埋P-區
111、311、411、511、611、711‧‧‧屏蔽電極
119、419‧‧‧P-連接
200‧‧‧P-N結元件
201‧‧‧結端接延伸元件
202‧‧‧半導體基板
205‧‧‧汲極電極
206‧‧‧P-摻雜區
209‧‧‧結端接延伸區
210‧‧‧保護環
213‧‧‧耗盡區
214‧‧‧源極電極
306、406、506、606、706‧‧‧本體層
320、520‧‧‧主動區
321、521‧‧‧端接區
321a、521a、721a‧‧‧第一端接區
321b、521b、721b‧‧‧第二端接區
321c‧‧‧第三端接區
322、522‧‧‧閘極墊
326、426‧‧‧多晶矽區
330、530、730‧‧‧電位輪廓
400、401、402、600、601‧‧‧端接結構
407、607、707‧‧‧電介質材料
414、614‧‧‧電連接
425、625、725‧‧‧溝槽
714‧‧‧金屬帶
H‧‧‧深度
W‧‧‧寬度
第1A圖至第1C圖所示之剖面圖，表示傳統半導體功率元件之三種不同結構。
第1D圖表示場平衡MOSFET(FBM)元件之示意圖。
第2A圖表示一種原有技術之掩埋保護環端接結構之示意圖。
第2B圖表示一種原有技術之結型端接延伸端接結構之示意圖。
第3A圖表示依據本發明之第一實施例，帶有主動區和端接區之元件晶片之俯視圖。
第3B圖所示端接區之剖面圖，表示本發明之第一實施例之電位輪廓。
第4A圖至第4C圖表示依據本發明之第一實施例，端接區內三種不同之端接區剖面圖。
第5A圖表示依據本發明之第二實施例，帶有主動區和端接區之元件晶片俯視圖。
第5B圖所示端接區之剖面圖，表示本發明之第二實施例之電位輪廓。
第6A圖及第6B圖表示依據本發明之第二實施例，端接區內兩種不同端接區之剖面圖。
第7A圖表示端接區之帶有金屬條結構之可選擇之實施例之剖面圖
第7B圖表示比較第一端接區中電壓降低速率之示意圖。
第8A圖表示依據本發明之一個可選實施例，端接結構之剖面圖。
第8B圖所示剖面圖表示帶有溝槽結構之獨立溝槽。
如同本申請案中所引用之美國專利申請案US 13/561,300之記載，第1D圖表示場平衡金屬氧化物場效應電晶體(FBM)100之增強型元件結構，其中只有當導通狀態電阻RdsA增加最少時，FBM元件100之擊穿電壓BV才能顯著增大。確切地說，在FBM元件100中，BV在表面屏蔽區104和電壓閉鎖區103之間分裂。在一個實施例中，FBM元件之BV為660V，其中表面屏蔽區104承載140V，電壓閉鎖區103承載電壓520V。電壓閉鎖區103作為傳統之外延層(epi-)，遵守RdsA正比於(BV)2.5之函數關係，因此電壓閉鎖區103承載之電壓從660V降至520V之比例為(660/520)2.5=1.81，元件之RdsA也會成比例地降低。例如，如果對於必須承載整個660V電壓之外延層來說，元件之RdsA最初為82mΩcm2，那麽對於需承載520V電壓之電壓閉鎖區103來說，降低後之RdsA只需45.2mΩcm2。
雖然配置表面屏蔽區104有利於承載剩餘電壓，同時只增加一小部分可忽略之電阻，但是為了完成這種配置，必須將表面屏蔽區104作為重摻雜區，以維持很低之RdsA。摻雜濃度很高時，僅靠外延層無法承載足够之電壓。因 此，表面屏蔽區104必須電荷補償。兩個獨立之部分提供電荷補償：(1)氧化物107包圍著屏蔽電極111，構成MOS電容器；以及(2)掩埋P-區109。這兩部分都可以配置，每個部分都承載所需之電壓。在一個實施例中，表面屏蔽區104承載之電壓一半由掩埋P-區109承載，另一半由氧化物107承載。更多詳情請參閱共同受讓之美國專利申請案US 13/561,523，特此引用，以作參考。
與傳統之MOSFET元件相比，雖然上述FBM元件可以承載比傳統之MOSFET元件更高之擊穿電壓BV，而且不會顯著增大RdsA，但是由於FBM結構無法防止局部地點之BV降低，因此仍然面臨技術難題。尤其是元件晶片邊緣處之BV通常遠低於漂流層可承載之BV。在另一個共同受讓之美國專利申請案中，提出了一種配有新型刀架結構，降低元件邊緣處之峰值電場，減小局域擊穿之效應。
配置端接結構之傳統方式如第2A圖所示，為P-N結元件200配置一個掩埋場環。藉由製備與P-摻雜區206相接觸之N-摻雜半導體基板202，形成結。P-摻雜區206連接到源極電極214上，半導體基板202與汲極電極205電接觸。增加P-摻雜保護環210減輕了標記為A區之P-N結處之電場擁擠。
保護環結構有利於減少主P-N結處之電場擁擠量，經過連續較高之電位浮動結(環)，擴散耗盡層。當擴散耗盡層貫穿至浮動結時，每個保護環210都偏置。為了保持平衡，環之電位將遵循周圍材料之電位，達到結之內置電位以內。
為獲得所需之電場降，必須進行細緻地分隔。如果保護環210太靠近P-N結，那麽大部分電位會轉移至環，在保護環210之基板中之結處將發生擊穿。與之相反，當保護環210距離P-N結太遠時，沒有足够之電位轉移至環上， 則會在P-N結處發生擊穿。保護環210掩埋在基板中，確保擊穿BV中之改進不受多餘表面電荷之表面限制。然而，為了製備掩埋保護環結構，需要額外之遮罩以及生長外延層。
第2B圖表示結端接延伸(JTE)，作為另一種傳統方式，以削弱標記為A區中P-N結之電場擁擠。在JTE中，藉由選擇性地增加結處之電荷，更改元件邊緣處之表面電場。第2B圖表示利用原有技術之JTE之元件201之基本結構。N-摻雜半導體基板202與P-摻雜區206相接觸，構成P-N結。在JTE區209中增加額外之電荷。JTE區209之效率由增加之電荷量(即摻雜濃度)決定。如果濃度過高，那麽JTE將只能延伸P-N結，擊穿將發生在JTE區209之遠處之右側末端，而不會增加BV。還可選擇，如果JTE區209之濃度過低，那麽將產生不良效果，擊穿將發生在P-摻雜區206之末端，而不會增加BV。為了降低初始P-N結處之電場，必須設計JTE區209使電荷在偏壓下全部耗盡。在第2B圖中，耗盡區用點劃線213表示。當JTE區209完全耗盡時，電場將在JTE區209之整個長度上擴散，而不是擁擠在初始之P-N結處。然而，JTE結構易受表面移動離子電荷之影響。這會降低端接結構之效率，影響獲得良好之可重複性。
為了克服傳統之端接結構所遇到之上述技術難題，特此引用共同擁有之美國專利申請案中提出之第3A圖至第6B圖，作為下文簡介及背景資料。
第一實施例主要涉及半導體電晶體元件之端接結構，其中端接結構包括掩埋P-區，每個掩埋P-區都連接到P-本體區。掩埋P-區和P-本體區之間之連接，形成一個含有三個區域之端接結構。
第3A圖表示元件晶片之俯視圖，其中閘極墊322和端接區321設置在元件晶片包圍著主動區320之外圍區域周圍，主動區320帶有多個主動電晶 體。在一個實施例中，半導體功率元件為如第1圖所示之FBM元件。如圖所示，端接區321在虛線框圍起來之區域中包括三個區域。放大端接區321，可以看到這三個端接區321a、321b和321c。元件晶片邊緣上之窄帶表示元件晶片之外部周長。第一端接區321a靠近主動區320，包圍著主動區320之整個周長。第二端接區321b形成在第一區外部，包圍著第一端接區321a之整個外圍周長。第三端接區321c形成在第二端接區外部，包圍著第二端接區321b之整個外圍周長。第三端接區321c延伸到元件晶片之邊緣。每個區域之寬度都作為一種可能之配置。要注意的是，設計者可自由變換每個區域各自之寬度，使元件之屬性最大化。
如上所述，為像第1圖所示之FBM元件那樣承載高電壓所設計之半導體功率元件，受到元件邊緣處較低BV之限制。基於上述原因，合理設計端接區321，對提高整個元件之BV非常關鍵。三個端接區321a、321b和321c在最大化元件邊緣處BV方面都具有特殊之作用。
第3B圖表示端接區321之三個區域之剖面圖，用線表示三個區域中每個區域之電位輪廓330之變化。在第一端接區321a中，電位輪廓大多被阻止到達表面。掩埋P-區309耗盡並防止電位輪廓向上趨近元件表面。電場在整個耗盡區上擴散，因此形成第一端接區321a，以實現擴散電場之功能。這三個區域之其他詳細功能請參見第4A圖和第4B圖。
第4A圖表示端接結構400之剖面圖，以表示第一端接區321a之結構細節。第一端接區321a參見在主動區之邊緣附近，以便快速擴散電場。如圖所示之第一端接區321a之端接元件結構400，形成在適當摻雜之(例如N-型)半導體基板(沒有具體表示出)上，支撑基板上方之電壓閉鎖區403。半導體基板還可包括一個重摻雜N底層，作為該半導體基板之汲極端，其摻雜濃度為 1e19cm-3至1e21cm-3。第4A圖只表示了電壓閉鎖區403之頂部。表面屏蔽區404形成在電壓閉鎖區403上方。兩個層都適當摻雜(例如N-型摻雜)，例如：表面屏蔽區404為N型摻雜區，用砷摻雜物摻雜，表面屏蔽區404下方之電壓閉鎖區403用磷摻雜物摻雜。表面屏蔽區404之摻雜濃度比電壓閉鎖區403之摻雜濃度高5至100個數量級。在一個實施例中，電壓閉鎖區403之摻雜濃度約為1e14cm-3至5e15cm-3，表面屏蔽區404之摻雜濃度約為1e15cm-3至5e16cm-3。在主動區中製備相應層之同時，製備這些層，因此無需額外之處理步驟。
端接元件結構400還包括向下到表面屏蔽區404之溝槽425。然而，要注意的是，屏蔽溝槽之深度可變，在某些實施例中，還可以延伸到電壓閉鎖區403中。溝槽內襯合適之電介質材料407。作為示例，但不作為局限，電介質材料可以是熱氧化物或設置之氧化物。用導電材料填充溝槽425，形成屏蔽電極411。作為示例，但不作為局限，屏蔽電極可以由多晶矽構成。可以在製備主動元件屏蔽溝槽和屏蔽電極之製備製程中，同時製備端接元件結構之屏蔽溝槽和電極，因此無需額外之處理步驟。在靠近表面屏蔽區404頂面處之屏蔽電極411處，形成一個適當摻雜(例如P-型摻雜)之本體層406。本體層406從屏蔽電極411開始延伸，直到觸及下一個溝槽為止。較佳地，溝槽之深度為6微米，溝槽墊有厚度為5500埃的電介質材料407(作為氧化層)。
為了快速擴散電場，電連接414將屏蔽電極411連接到其左側之那部分本體層406。如第4A圖所示，屏蔽電極411左側之本體層406靠近主動區。藉由使用掩埋P-摻雜區409，實現電場之擴散。掩埋P-區409形成在每個屏蔽電極411下方。作為示例，但不作為局限，溝槽425以及掩埋P-區409之總深度可以延伸到表面屏蔽區404大致相同之深度或更深。
文中所用之“大致相同之深度”是指表面屏蔽區404之深度在溝槽425和掩埋P-區409總深度之10%之內。
在元件400之表面下方製備耗盡區409，具有由於傳統之JTE型端接結構之優勢。由於BV將不會受到元件表面上外部導致之變化影響，因此利用掩埋之P-區409將產生較高之全面BV。作為示例，但不作為局限，掩埋P-區409可以藉由離子注入形成。在溝槽中形成電介質材料408和屏蔽電極411之前，將P-型摻雜物注入到溝槽底部。每個溝槽下方之掩埋P-區409都連接到鄰近之掩埋P-區409。另外，最靠近主動區320之掩埋P-區409，連接到主動元件結構之掩埋P-區109。
在主動區320中，當掩埋P-區109沒有連接到本體區106時，形成一個P-N結電容器。由於浮動P-區109之存在使得開關時產生較大之動態導通電阻，造成了開關問題。因此，可以在掩埋P-區109和頂部本體區106之間形成P-連接119，為掩埋P-區109形成放電通路。依據一個實施例，可以藉由全面傾斜注入創建P-連接119，使遮罩步驟最小化。全面注入還可以在端接區中之掩埋區409和本體層406之間創建P-連接419。
一旦電場擴散，必須快速以一致之方式回到表面。第3B圖表示在第二端接區321b中，電場可以回到表面，使電位輪廓330形成在屏蔽電極311之垂直壁之間。
第4B圖表示第二端接區321b中之端接結構401。第二區域401中之這些端接結構之製備方式與端接區一中之製備方式類似。在本實施例中，只有兩處不同。其一，電接頭414將屏蔽電極411連接到緊挨著屏蔽電極411之本體層406上。如第4B圖所示，緊挨著屏蔽電極411之本體層406靠近溝槽右側，距離主 動區較遠。其二，溝槽W之間之間距隨結構401與主動區之間之間距增大而增大。在第二端接區中，掩埋P-區409藉由它們與本體層406之連接，電連接到第一端接區之掩埋P-區409。
一旦電場到達表面，為了防止元件邊緣短路，就需要第三端接區321c。如第3B圖所示，表面多晶矽區326作為場效電板，中斷本體層306，從而防止本體層和元件邊緣之間形成短路。表面多晶矽區326浮動，因此沒有連接到閘極電位。如圖所示，本體層306不再連接到第三端接區321c中之鄰近導電區。
第4C圖表示第三端接區321c之結構，並介紹第三端接區321c如何作為通道終點。第三端接區321c中之端接結構402之製備方式與之前之端接區之製備方式類似。在本實施例中，第三端接區321c之不同之處在於，浮動表面多晶矽區426形成在表面屏蔽區404上方。因此，可防止本體層406形成在表面多晶矽區426下方，從而避免在掩埋P-區409和本體層406之前形成P-連接419。另外，反轉區域A、B和C很難，因此表面電荷難以形成P-通道。兩個區域之間之切斷，也中斷了短路，否則元件晶片之邊緣將會短路。要注意的是，第4C圖表示之是三個獨立之表面多晶矽區426，但是要切斷短路只需要一個場效電板。
第5A圖-第5B圖表示第二個實施例，其中只需要兩個端接區。減少一個端接區，可以將元件晶片上寶貴之空間用於額外之主動元件結構。由於掩埋P-區509和本體區506之間之電路切斷，造成端接區521中沒有P-連接119，因此使得區域數量之減少成為可能。當掩埋P-區509藉由P-連接119連接到本體層506時，形成一條連續之電路。然而，沒有P-連接119將掩埋P-區509連接到本體區506時，由於屏蔽電極511中斷了本體層，使得本體層506就不再連續。因此， 依據本實施例，本體層506無法形成到元件邊緣之短路，無需浮動場效電板或第三端接區。本示例中，第二和第三區域之功能結合在一個單獨區域之結構中。
第二個實施例包括半導體電晶體元件之端接結構，其中並不是每個掩埋P-區109都藉由P-連接119連接到本體區106上。要在所需位置處製備帶有P-連接119之半導體電晶體元件，需要一個額外之遮罩層。利用額外之掩埋層代替全面注入，製備P-連接119。這種類型之半導體電晶體元件之製備方法在共同擁有之美國專利申請案US 13/561,523中做了詳細介紹，特此引用，以作參考。利用該額外之遮罩步驟，遮住主動區520中沒有P-連接119之位置，整個端接區521都可以遮住，防止P-連接119在掩埋P-區509和本體區506之間形成連接。
第5A圖表示依據第二個實施例，元件晶片之俯視圖。表示的是形成在主動區520周圍之閘極墊522和端接區521。主動區520含有多個主動FBM元件。端接區521由兩個獨特之區域構成。將虛線框包圍之區域放大，更加清晰地展示端接區521。小分段表示元件晶片之整個外部周長。第一端接區域521a靠近主動區520，包圍著主動區520之這個周長。第二端接區域521b形成在第一區521a外部，包圍著第一端接區521a之整個外部周長。第二端接區域521b延伸到元件晶片之邊緣。第5A圖中所示之每個區域之寬度都具有一種可能之結構。要注意的是，設計者可以自由變換每個區域各自之寬度，使元件之性能達到最優。
第5B圖表示每個區域如何改變電位輪廓530。在第一端接區521a中，電位輪廓大多被阻止到達表面。掩埋P-區509阻止絕大部分之電位輪廓趨近元件表面。如上所述，電場在掩埋P-區509形成之整個耗盡區上方擴散，因此第一端接區521a可以擴散電場。要注意的是，掩埋P-區509藉由整個端接區521斷開與本體區之連接。
第6A圖表示第一端接區521a中端接結構600之剖面圖。設計第一端接區521a使主動區520邊緣附近之電場快速擴散。與主動元件類似，第一端接區521a中之端接元件結構600形成在適當摻雜之(例如N-型)半導體基板(圖中沒有表示出)上。在基板上方，形成一個電壓閉鎖區603。要注意的是，第6A圖僅表示出了電壓閉鎖區603之頂部。在電壓閉鎖區603上方之是表面屏蔽區604。這兩個層都適當摻雜(例如N-型)，但是表面屏蔽區604之摻雜密度比電壓閉鎖區大5至100個數量級。作為示例，但不作為局限，電壓閉鎖區603之摻雜濃度約為1e14cm-3至5e15cm-3，表面屏蔽區604之摻雜濃度約為1e15cm-3至5e16cm-3。這些層與主動區中相應之層同時製備，因此無需額外之處理步驟。
端接元件結構600還包括向下延伸到屏蔽區604之溝槽625。然而，要注意的是，屏蔽溝槽之深度可變，在某些實施例中還可以延伸到電壓閉鎖區603中。溝槽內襯合適之電介質材料607。作為示例，但不作為局限，電介質材料可以是熱氧化物(thermal oxide)或沉積氧化物(deposited oxide)。溝槽625內襯導電材料，構成屏蔽電極611。作為示例，但不作為局限，屏蔽電極可以由多晶矽構成。屏蔽溝槽和電極元件結構之電極可以在與主動元件屏蔽溝槽和屏蔽電極相同之製備步驟中形成，無需額外之處理步驟。在屏蔽電極611周圍，表面屏蔽區604之頂面上，形成一個適當摻雜(例如P-摻雜)之本體層606。本體區606從屏蔽電極611開始延伸，直到觸及下一個溝槽。
為了快速擴散電場，電連接614將屏蔽電極611連接到左側之那部分本體區606。如第6A圖所示，屏蔽電極611左側之本體區606靠近主動區。作為示例，但不作為局限，屏蔽電極611和本體區606之間之連接是藉由鋁等導電材料構成的。電場之擴散還可以藉由使用掩埋P-摻雜區609獲得。掩埋P-區609形成 在每個屏蔽電極611下方。作為示例，但不作為局限，溝槽625和掩埋P-區609之總深度，可以延伸到與表面屏蔽區604大致相同之深度或更深之地方。文中第6A圖-第6B圖所示類型之元件，“大致相同之深度”一詞包括表面屏蔽區厚度之±10%以內之深度。在元件之表面下方製備掩埋P-區609，為元件提供了傳統之JTE類型之端接結構所不具備之優勢。沒有了表面互連，掩埋P-區609將產生較高之整體BV，元件上表面電荷之變化將不會使BV減小。
在一個典型實施例中，掩埋P-區609可以藉由離子注入形成。在溝槽中製備電介質材料607和屏蔽電極611之前，先在屏蔽溝槽底部注入P-型摻雜物。每個溝槽下方之掩埋P-區609都連接到鄰近之掩埋P-區609。另外，最靠近主動區520之本體區606連接到主動區520中之本體區606上。
在一個典型實施例中，可以按照以下方式製備具有主動區和端接區之半導體元件。在第一導電類型之半導體基板之頂面上製備一個第一導電類型之外延層。外延層包括一個重摻雜之表面屏蔽區，位於輕摻雜之電壓閉鎖區上方。在外延層中形成多個溝槽。多個溝槽包括溝槽之第一子集對應主動區中之多個主動元件，溝槽之第二子集對應主動區周圍之端接區中之多個端接結構。與第一導電類型相反之第二導電類型之摻雜物注入到溝槽之第二子集底部，形成掩埋摻雜區，摻雜濃度為1e12cm-3至1e13cm-3。每個掩埋摻雜區都位於多個溝槽之其中一個溝槽下方，並且延伸到與表面屏蔽區之底面相同之深度。溝槽之側壁內襯氧化物等絕緣物。溝槽之剩餘部分內襯導電材料，構成溝槽屏蔽電極。第二導電類型之摻雜物注入到外延層中，形成靠近溝槽之本體區。第一導電類型之摻雜物注入到本體區中，形成靠近溝槽之源極區，對應主動區中之主動元件。在該過程中，對端接區遮罩，防止在端接結構中形成源極區。
閘極電極形成在鄰近之溝槽之間之主動區中，鄰近溝槽設置在表面屏蔽區之頂面附近。形成到端接結構之屏蔽電極之電連接。第二區域中之每個端接結構都包括一個電連接，在其溝槽屏蔽電極和離主動區較遠之那部分本體層之間。如上所述，第二區域中每個端接結構之間之間距，隨著與主動區之間距離之增大而增大。
電場擴散之後，必須以均勻之方式快速回到表面。第5B圖表示藉由使電位輪廓530形成在屏蔽電極511之垂直壁之間，使電場回到表面。
第6B圖表示第二端接區521b中之端接結構601。第二區域601中之端接結構之製備方式與第一端接區521a中之製備方式類似。在本實施例中，只有兩處不同。其一，屏蔽電極611電連接到緊靠屏蔽電極611之本體層606。如第6B圖所示，緊靠屏蔽電極611之本體層606位於溝槽右側，距離主動區較遠。其二，溝槽之間之間距W隨著溝槽601和主動區之間距離之增大而增大。
依據這些不同實施例之上述說明，端接結構包括三個不同之區域。第一區域用於擴散元件中之電場。第二區域用於將電場平滑地拉回元件頂面。第三區域用於防止本體層短接至元件晶片之邊緣。要注意的是，在某些實施例中，這些區域之兩個或兩個以上區域之功能可以結合成一個結構上之特徵，配置在一個單獨區域中。
每個區域都包括一個第一半導體層，例如第一導電類型之半導體基板。第二半導體層(例如第一導電類型之外延層)位於基板上方。外延層分為表面屏蔽區和電壓閉鎖區。表面屏蔽區為重摻雜，電壓閉鎖區相對於表面屏蔽區來說，為輕摻雜。每個區域都包括一個或多個結構，每個結構都由內襯氧化物之深溝槽構成，用在底部帶有第二導電類型之掩埋摻雜區之導電材料填充 溝槽。在一個實施例中，每個掩埋摻雜區都連接到本體區。本發明中所述之第一導電類型為N-型，第二導電類型為P-型。本領域之技術人員應明確，可以反轉摻雜類型，而不背離本發明實施例之範圍。
在第一端接區中，絕緣屏蔽電極填充每個溝槽，並且電連接到靠近主動區之那部分本體層。在第二區域中，絕緣屏蔽電極填充每個溝槽，並且電連接到距離主動區較遠之本發明本體層。第二區域之溝槽之間之間距隨著與主動區之間距離之增大而增大，從而可以將電場平滑地拉回元件頂面。在第三區域中，元件結構具有切斷了本體區之浮動場效電板，形成一個通道終點。
另一個實施例是關於一種用於只需要兩個區域之FBM元件之端接結構。第一區域用於擴散元件中之電場。第二區域用於將電場平滑地拉回元件頂面。依據本實施例，由於在製備FBM元件時，在一個製備過程中引入了掩埋P-區和本體區之間之開路，因此無需第三區域。
另外，依據本實施例，這兩個區域都包括一個第一導電類型之第一半導體層(例如半導體基板)。第一導電類型之第二半導體層(例如外延層)位於基板上方。外延層分為表面屏蔽區和電壓閉鎖區。表面屏蔽區為重摻雜，電壓閉鎖區相對於表面屏蔽區來說，為輕摻雜。每個區域都包括一個或多個結構，每個結構都由內襯氧化物之深溝槽構成，用在底部帶有第二導電類型之掩埋摻雜區之導電材料填充溝槽。依據本實施例，掩埋摻雜區沒有連接到本體區上。
在第一區域中，絕緣屏蔽電極填充每個溝槽，並且電連接到靠近主動區之那部分本體層。在第二區域中，絕緣屏蔽電極填充每個溝槽，並且電連接到距離主動區較遠之本發明本體層。第二區域之溝槽之間之間距隨著與主 動區之間距離之增大而增大，從而可以將電場平滑地拉回元件頂面。為了防止在本體層和元件晶片之邊緣之間形成短路，要在製備FBM元件之過程中進行一個額外之遮罩製程。利用遮罩，在掩埋P-區和本體區之間形成一個開路，防止元件短接至元件晶片之邊緣，因此無需第三區域(通道終點)。雖然增加了一個額外之處理製程，但是其優勢在於，删除第三區域後節省之空間可用於更多之主動區。
早期之端接設計中之一個限制因素是對原始之JTE區采取保守方式，如第6A圖所示之第一區域。原始溝槽緊密布局，合並掩埋P-區。使得遠離主動區之電場充分擴散，從而將電場有效傳輸到表面。與傳統之JTE不同，由於主動區中電荷平衡，P-區不是重摻雜。因此，P-區部分耗盡。緊密布局溝槽之原始數量略高。第7A圖表示本發明之一個實施例，包括藉由一種縮小端接區尺寸之更加積極之方式高效實現相同面板之結構。
由第7A圖可見，一個實施例中，兩個臨界之溝槽與之間之本體區自舉。該配置主要創建了一個電場死區。由於短路，P-區沒有耗盡，使電場擴散出來。為了將電場平滑地移至表面，靠近短接溝槽之本體區保持浮動，使部分電場在表面端接。該浮動本體區應選擇足够之間距。如果間距過寬，電場之收斂會大幅增加，在該區域形成一個熱點，從而導致擊穿。如果間距過密，則表面之電場過少。這會有損浮動本體區之效果，需要更多之溝槽消耗電場。
這種自舉結構背後之基本概念是，將兩個鄰近溝槽短接，形成一個寬溝槽。端接設計背後之一個通用原則是寬度/高度(W/H)比，如第8A圖所示。對於有效端接來說，保護環通常具有W/H>1，有助於稍稍向外推動電場，避免在表面形成熱點。如果W/H<1，則在表面聚集之場線密度會很高。在本文 所述之MOSFET結構中，溝槽及其下方之P-注入物之存在會產生一個極低之W/H比。因此很難有效地擴散電場。增加保護環專用於端接，增加了遮罩數量，增大了晶圓成本。
在表面增加金屬場效電板，將溝槽短接至鄰近之本體區，實現了兩部分電位之高效結合。表面上連接到每個溝槽之金屬場效電板防止電場在該處收斂，並進行擴散。如同本文中所述，短接兩個溝槽實際上增大了W/H比，使短接溝槽靠近一個單獨之較寬之保護環。這會使得電場更加擴散，從而減少了結構中電場造成之第一區域之額外應力。
在端接之初始部分，以一定間隔規律地重複自舉結構。短接溝槽與浮動本體區交替出現，使每個死區都能充分地擴散電場，浮動區充分地釋放電場。要注意的是，本方法只需要初始之一半端接區。一段時間之後，電場充分擴散，電場之水平和垂直部分之平衡變得更加容易。因此，如第6B圖之區域601所示，本結果依據之前之實施例中所用之方向配置。
與之前之相關申請案中所述之集中方式相比，本方法使電場以一種更加分散之方式擴散。按照這種方式，電場還可選擇與短接溝槽一起擴散，利用浮動本體區將部分電場轉移到表面。因此，創建一個金屬帶結構，控制溝槽上電壓降之速度。有助於在所需之最小區域中降低汲極電壓。本方法無需限制是否僅短接兩個溝槽。只要鄰近之浮動本體區之間距實現最優，就可以短接兩個以上之溝槽，創建死區，形成電場形狀。
第7A圖表示本發明進一步改善端接結構之一個較佳實施例。確切地說，如第3A圖至第6B圖所示之端接結構受到第一端接區上電壓降低之緩慢速度之限制。如第7A圖所示，端接元件結構形成在適當摻雜之(例如N-型)半導 體基板(沒有明確表示出)上，以承載基板上方之電壓閉鎖區703，表面屏蔽區704形成在電壓閉鎖區703上方。端接元件結構還包括向下延伸到表面屏蔽區704之溝槽725。然而，要注意的是，屏蔽溝槽之深度可變，在某些實施例中，還可以延伸到電壓閉鎖區703中。溝槽內襯合適之電介質材料707。用導電材料填充溝槽725，形成屏蔽電極711。作為示例，但不作為局限，屏蔽電極可以由多晶矽形成。與第5B圖類似，在第一端接區域721a中，屏蔽電極711藉由電連接連接到左側之那部分本體層706，掩埋P-區709沒有藉由P-連接(例如P-連接119)連接到本體區。另外，在本實施例中，在第一端接區721a中，配置金屬帶結構，其中金屬帶714作為電接頭，在兩個或多個鄰近溝槽725中短接多晶矽電極711。因此，在第一端接區721a中，在兩個鄰近之短接溝槽之間之區域中形成多個電路死區，P-區706形成在中間，以便更好地控制電壓降低之速度。第7A圖表示在第一端接區721a中，藉由使電位輪廓730形成在非死區中之屏蔽電極711之垂直壁之間，使電場回到表面，從而更好地控制電壓降低之速度。第二區域721b延伸到元件晶片之邊緣，與第5B圖所示之第二區域521b類似。
第7B圖表示第一端接區721a(新端接線)和第一端接區521a(原端接線)從端接區起始處之主動區之邊緣開始沿端接區，靜電電位降低之速度對比圖。改進後之端接結構實現較大之電壓降低速度，可以更加積極地控制第一端接區之電壓，同時維持對表面電場之良好控制，以避免提前擊穿。較好地控制第一端接區上之電壓降，可以使用較小之端接區。如第7B圖所示，無需犧牲擊穿電壓，就可以使端接區縮小25%至40%。
第7A圖表示形成在第一導電類型之半導體基板中之半導體功率元件，包括一個主動區和一個包圍著主動區並且設置在半導體基板邊緣附近之 端接區。端接區包括靠近主動區之第一端接區，具有多個用導電材料填充之溝槽，藉由沿溝槽側壁之電介質層絕緣，覆蓋著溝槽底面，每個溝槽都組成一個屏蔽電極，其中溝槽穿過半導體基板頂面附近之第二導電類型之本體區垂直延伸到第一導電類型之表面屏蔽區。依據第7A圖所示之結構，至少第一對鄰近溝槽之間之距離小於第二對鄰近溝槽之間之距離。其中第一對鄰近溝槽相互短接，並且連接到第一對鄰近溝槽之間之本體區，第二對鄰近溝槽僅短接至離主動區較近之溝槽附近之第二導電類型之本體區。
上述體系之另一種變形還可以藉由配置增大和減小間距來代替短接。溝槽之間之小間距可以模擬自舉，防止掩埋P-環耗盡，使電場擴散。如第8A圖所示，D1<D2基本可以重現短路之效果。
本發明中所述之另一種結構是在元件之主動區中和端接區中具有不同之溝槽臨界尺寸。MOSFET之頂部由於是電荷平衡部分，因此具有較低之電阻率。因此，元件之頂部對Rds通常具有較少之副作用。相反地，大多數之MOSFET Rds來自於MOSFET之漂流區。為了維持高擊穿電壓，漂流區之電阻率必須很高。有時會導致高於需要之Rds。通常深入處理周期，不可能改變漂流區之屬性。因此，如果需要在不影響擊穿電壓之前提下，進一步降低Rds，必須在元件中引入額外之N-注入，以獲得降低Rds之目的。然而，進行N-注入之額外之處理製程會對端接區中之電荷平衡造成負面影響，從而導致不必要之提前擊穿。
如第8B圖所示，溝槽尺寸用寬度W和深度H表示。一種平衡擊穿帶來之負面效果額外N-注入之方式是使溝槽變寬。這樣可以有效減小溝槽之間之檯面結構區域，阻止多餘之N-注入，維持電荷平衡和擊穿電壓。但是加寬晶片主動區中之溝槽，會消除N-注入帶來之Rds優勢，再次導致Rds增大。因此， 如第8B圖所示，改變主動區中之溝槽縱橫比(W/H)不可行。對主動區和端接區要配置不同之溝槽縱橫比。在主動區中，維持規律之溝槽縱橫比，使Rds最優。在端接區中，增大縱橫比，獲得電荷平衡，防止元件之提前擊穿。元件之端接區由於旨在維持擊穿電壓，因此不會影響元件之Rds。可以完美接收這種配置。另外，主動區和端接中溝槽縱橫比之變化可用於第3A圖、第5B圖、第7A圖和第8A圖所示之全部端接結構。
第8B圖所示之上述溝槽W/H縱橫比之範圍通常是0.2至0.5。根據N-注入之劑量和能量之要求，改變比例，高度H可以保持不變，而溝槽寬度W變化。
本方法不僅局限於端接區中一致之溝槽臨界尺寸。端接區中溝槽之寬度還可以在合理之範圍內良好調整。端接區中具有不同之溝槽縱橫比帶來之優勢是，在不同之循環中，可以使用不變之端接體系。如果製備製程要在端接中維持與增加N-注入之主動區中之溝槽縱橫比相同之溝槽縱橫比，必須改變溝槽之間之間距，以保持電荷平衡。與傳統方式不同，本發明提出了改變溝槽縱橫比之配置。因此，本發明所述之元件無需減小溝槽之間之間距，就能保持電荷平衡。從而降低了成本，減小了製備過程中之複雜性，使得一個標準之端接體系可以適合不同之MOSFET重複設計以及各種功率元件。還要注意的是，本發明所述之實施例更加關鍵，考慮到朝向之超級結型元件結構漂移，超級結型元件結構旨在降低Rds同時藉由電荷平衡保持擊穿電壓。
儘管本發明已經詳細說明了現有之較佳實施例，但應理解這些說明不應作為本發明之局限。例如，雖然上述示例中之導電類型表示為n-通道元件，但是藉由反轉導電類型之極性，本發明也可用於p-通道元件。本領域之技術 人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。因此，應認為所附之權利要求書涵蓋本發明之真實意圖和範圍內之全部變化和修正。
306‧‧‧本體層
309‧‧‧掩埋P-區
311‧‧‧屏蔽電極
321a‧‧‧第一端接區
321b‧‧‧第二端接區
321c‧‧‧第三端接區
326‧‧‧多晶矽區
330‧‧‧電位輪廓
W‧‧‧寬度

Claims (20)

  1. 一種半導體功率元件，其形成在第一導電類型之一半導體基板中，該半導體功率元件包括一個主動區和一個包圍著該主動區並且設置在該半導體基板邊緣附近之端接區，其中：該端接區包括靠近該主動區之一第一端接區，具有複數個用導電材料填充之溝槽，形成屏蔽電極，並藉由沿溝槽側壁和溝槽底面之電介質層絕緣，其中該溝槽穿過在該半導體基板之頂面附近與第一導電類型相反之第二導電類型之一本體區，垂直延伸至少到第一導電類型之一表面屏蔽區；第二導電類型之該第一端接區之一掩埋摻雜區設置在複數個溝槽底部；以及設置在該半導體基板之頂面上方之金屬接頭，其中至少兩個鄰近溝槽之屏蔽電極藉由該金屬接頭電連接在一起，並且短接至兩個連接之鄰近溝槽之間之該本體區，從而在鄰近之短接溝槽之間之該表面屏蔽區中形成一電場死區。
  2. 如申請專利範圍第1項所述之半導體功率元件，其中：該端接區進一步包括一個包圍著該第一端接區之一第二端接區，包括複數個溝槽，其中每個溝槽具有第二導電類型之獨立之該掩埋摻雜區，設置在每個溝槽底部；以及設置在該半導體基板之頂面上方之金屬接頭，將每個溝槽中之屏蔽電極都電連接到與遠離該主動區之每個溝槽鄰近之該本體區上。
  3. 如申請專利範圍第2項所述之半導體功率元件，其中： 該第二端接區中之複數個溝槽之間距大於該第一端接區中設置之複數個溝槽之間距。
  4. 如申請專利範圍第1項所述之半導體功率元件，其中：設置在該第一端接區中之該半導體基板之頂面上方且電連接到靠近該主動區之至少兩個溝槽上之金屬接頭，短接至離該主動區最近之該本體區上。
  5. 如申請專利範圍第2項所述之半導體功率元件，其中：設置在該第二端接區中之該半導體基板之頂面上方之金屬接頭，將每個溝槽中之屏蔽電極都電連接到設置在遠離該主動區之每個溝槽鄰近之該本體區上。
  6. 如申請專利範圍第1項所述之半導體功率元件，其中：第一導電類型之該表面屏蔽區之摻雜濃度比設置在第一導電類型之該表面屏蔽區下方之第一導電類型之一電壓閉鎖區之摻雜濃度高10至15倍。
  7. 如申請專利範圍第1項所述之半導體功率元件，其中：第一導電類型之該表面屏蔽區為N型摻雜區，設置在複數個溝槽下方之該掩埋摻雜區用P型摻雜物摻雜。
  8. 如申請專利範圍第1項所述之半導體功率元件，其中：該半導體基板還包括一個重摻雜N底層，作為該半導體基板之汲極端。
  9. 如申請專利範圍第7項所述之半導體功率元件，其中於：第一導電類型之該表面屏蔽區之摻雜濃度為1e15cm-3至5e16cm-3，第一導電類型之該電壓閉鎖區設置在第一導電類 型之該表面屏蔽區下方，摻雜濃度為1e14cm-3至5e15cm-3。
  10. 如申請專利範圍第1項所述之半導體功率元件，其中：該半導體基板進一步包括一個重摻雜N底層，其摻雜濃度為1e19cm-3至1e21cm-3。
  11. 如申請專利範圍第1項所述之半導體功率元件，其中：第一導電類型之該表面屏蔽區為N型摻雜區，用砷摻雜物摻雜，該表面屏蔽區下方之第一導電類型之一電壓閉鎖區用磷摻雜物摻雜。
  12. 如申請專利範圍第1項所述之半導體功率元件，其中：複數個溝槽，墊有氧化層，並用多晶矽填充，作為導電溝槽填充材料。
  13. 如申請專利範圍第1項所述之半導體功率元件，其中：複數個溝槽之深度為6微米，墊有厚度為5500埃之氧化層，並用多晶矽填充，作為導電溝槽填充材料。
  14. 如申請專利範圍第1項所述之半導體功率元件，其中：溝槽下方之第二導電類型之該掩埋摻雜區為P型摻雜區，摻雜濃度為1e12cm-3至1e13cm-3。
  15. 一種半導體功率元件，其形成在第一導電類型之一半導體基板中，該半導體功率元件包括一個主動區和一個包圍著該主動區並且設置在該半導體基板邊緣附近之一端接區，其中：該端接區包括靠近該主動區之一第一端接區，具有複數個用導電材料填充之溝槽，並沿溝槽側壁藉由電介質層絕緣，且覆 蓋著溝槽底面，每個溝槽都構成一個屏蔽電極，其中該溝槽穿過半導體基板頂面附近之第二導電類型之一本體區垂直延伸至少到第一導電類型之一表面屏蔽區；以及其中至少第一對鄰近溝槽之間之間距小於第二對鄰近溝槽之間之間距，其中該第一對鄰近溝槽中之屏蔽電極相互短接，並且連接短接到該第一對鄰近溝槽之間之本體區，該第二對鄰近溝槽之每個溝槽中之屏蔽電極僅僅短接至與靠近該主動區之每個溝槽鄰近之第二導電類型之該本體區。
  16. 如申請專利範圍第15項所述之半導體功率元件，其中：該端接區進一步包括一個包圍著該第一端接區之一第二端接區，包括複數個溝槽，其中每個溝槽都有第二導電類型之獨立之一掩埋摻雜區，設置在該表面屏蔽區下方；以及設置在半導體基板之頂面上方之金屬接頭，將每個溝槽之屏蔽電極都電連接到與遠離該主動區之每個溝槽鄰近之該本體區上。
  17. 一種半導體功率元件，其形成在第一導電類型之一半導體基板中，該半導體功率元件包括一個主動區和一個包圍著主動區並且設置在該半導體基板邊緣附近之端接區，其中：該主動區和該端接區具有複數個用導電材料填充來構成屏蔽電極之溝槽，沿溝槽側壁和溝槽底面藉由電介質層絕緣，其中該溝槽穿過在該半導體基板之頂面附近與第一導電類型相反之第二導電類型之一本體區，垂直延伸至少到第一導電類型之一表面屏蔽區，其中該端接區中溝槽之縱橫比大於該 主動區中溝槽之縱橫比，該溝槽之縱橫比由溝槽寬度和溝槽深度之比來表示。
  18. 如申請專利範圍第17項所述之半導體功率元件，其中：該端接區中溝槽之縱橫比為0.2至0.5，其中溝槽深度在該主動區和該端接區中保持一致，溝槽寬度可調節，配置該端接區中溝槽之縱橫比大於該主動區中溝槽之縱橫比。
  19. 如申請專利範圍第1項所述之半導體功率元件，其中：該主動區具有多個溝槽，並且該端接區中溝槽之縱橫比大於該主動區中溝槽之縱橫比，該溝槽之縱橫比由溝槽寬度和溝槽深度之比來表示。
  20. 如申請專利範圍第19項所述之半導體功率元件，其中：該溝槽之縱橫比為0.2至0.5，其中溝槽深度在該主動區和該端接區中保持一致，溝槽寬度可調節，配置該端接區中溝槽之縱橫比大於該主動區中溝槽之縱橫比。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048282B2 (en) * 2013-03-14 2015-06-02 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
US9666666B2 (en) 2015-05-14 2017-05-30 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US20160372542A9 (en) * 2011-07-19 2016-12-22 Yeeheng Lee Termination of high voltage (hv) devices with new configurations and methods
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8575685B2 (en) * 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
CN103681315B (zh) * 2012-09-18 2016-08-10 中芯国际集成电路制造(上海)有限公司 埋层的形成方法
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9293559B2 (en) 2013-07-31 2016-03-22 Alpha And Omega Semiconductor Incorporated Dual trench-gate IGBT structure
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US9123770B2 (en) 2013-11-18 2015-09-01 Alpha And Omega Semiconductor Incorporated Charge reservoir IGBT top structure
TWI532193B (zh) * 2013-12-11 2016-05-01 節能元件控股有限公司 溝渠式金氧半p-n接面二極體結構及其製作方法
CN110648912A (zh) * 2013-12-20 2020-01-03 节能元件控股有限公司 沟渠式金氧半p-n接面二极管制作方法
US9484404B2 (en) * 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
US9184248B2 (en) 2014-02-04 2015-11-10 Maxpower Semiconductor Inc. Vertical power MOSFET having planar channel and its method of fabrication
US9093522B1 (en) 2014-02-04 2015-07-28 Maxpower Semiconductor, Inc. Vertical power MOSFET with planar channel and vertical field plate
US9761702B2 (en) 2014-02-04 2017-09-12 MaxPower Semiconductor Power MOSFET having planar channel, vertical current path, and top drain electrode
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN106158955A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 功率半导体器件及其形成方法
JP6573107B2 (ja) * 2015-08-12 2019-09-11 サンケン電気株式会社 半導体装置
US9583586B1 (en) 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
JP6602700B2 (ja) * 2016-03-14 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置
US11101346B2 (en) * 2016-03-21 2021-08-24 Huntech Semiconductor (Shanghai) Co. Ltd Edge termination designs for semiconductor power devices
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
CN106024863A (zh) * 2016-06-27 2016-10-12 电子科技大学 一种高压功率器件终端结构
US10804263B2 (en) * 2016-09-23 2020-10-13 Texas Instruments Incorporated Switching field plate power MOSFET
US10388778B2 (en) * 2016-11-18 2019-08-20 Nexperia B.V. Low resistance and leakage device
US10312710B1 (en) * 2017-01-31 2019-06-04 The United States Of America, As Represented By The Secretary Of The Navy Energy recovery pulse forming network
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
CN108091685A (zh) * 2017-12-14 2018-05-29 福建晋润半导体技术有限公司 一种提高耐压的半超结mosfet结构及其制备方法
CN108010956B (zh) * 2017-12-19 2019-07-16 华南理工大学 一种硅衬底上N极性面高频GaN整流器外延结构及其制备方法
CN109103257A (zh) * 2018-07-09 2018-12-28 苏州硅能半导体科技股份有限公司 高可靠性深沟槽功率mos器件
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN110838486B (zh) * 2018-08-17 2023-04-07 力智电子股份有限公司 功率晶体管元件
CN109346516A (zh) * 2018-09-17 2019-02-15 西安理工大学 沟槽结隔离放大门极结构及含该结构的SiC光触发晶闸管
CN111312809B (zh) * 2020-05-15 2020-08-25 中芯集成电路制造(绍兴)有限公司 功率器件及其制造方法
CN113937150B (zh) * 2020-07-13 2023-05-12 苏州东微半导体股份有限公司 半导体功率器件的制造方法
CN114078853B (zh) * 2020-08-18 2023-02-24 长鑫存储技术有限公司 存储器及其制作方法
CN116364762A (zh) * 2023-06-01 2023-06-30 苏州华太电子技术股份有限公司 双沟槽型mosfet器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005031A1 (en) * 1999-12-09 2001-06-28 Kozo Sakamoto Power semiconductor device
US20060209586A1 (en) * 2005-02-23 2006-09-21 Infineon Technologies Austria Ag Semiconductor component and method for fabricating it
US20130049102A1 (en) * 2011-08-25 2013-02-28 Alpha & Omega Semiconductor, Inc. Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
DE112006000832B4 (de) * 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US20100171173A1 (en) * 2009-01-08 2010-07-08 Force Mos Technology Co. Ltd. Trench mosfet with improved source-body contact
US8072000B2 (en) * 2009-04-29 2011-12-06 Force Mos Technology Co., Ltd. Avalanche capability improvement in power semiconductor devices having dummy cells around edge of active area
US8004009B2 (en) * 2009-05-18 2011-08-23 Force Mos Technology Co., Ltd. Trench MOSFETS with ESD Zener diode
US8049276B2 (en) * 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8324053B2 (en) * 2009-09-30 2012-12-04 Alpha And Omega Semiconductor, Inc. High voltage MOSFET diode reverse recovery by minimizing P-body charges
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
TWM403749U (en) * 2010-12-17 2011-05-11 Taiwan Semiconductor Co Ltd Schottky diode structure
US8803251B2 (en) * 2011-07-19 2014-08-12 Alpha And Omega Semiconductor Incorporated Termination of high voltage (HV) devices with new configurations and methods
US8680613B2 (en) * 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) * 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8753935B1 (en) * 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005031A1 (en) * 1999-12-09 2001-06-28 Kozo Sakamoto Power semiconductor device
US20060209586A1 (en) * 2005-02-23 2006-09-21 Infineon Technologies Austria Ag Semiconductor component and method for fabricating it
US20130049102A1 (en) * 2011-08-25 2013-02-28 Alpha & Omega Semiconductor, Inc. Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path

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