CN216288472U

CN216288472U - 屏蔽栅mosfet器件和芯片

Info

Publication number: CN216288472U
Application number: CN202122093215.0U
Authority: CN
Inventors: 李伟聪; 姜春亮; 林泳浩; 雷秀芳
Original assignee: Vanguard Semiconductor Co Ltd
Current assignee: Shenzhen Vergiga Semiconductor Co Ltd
Priority date: 2021-08-31
Filing date: 2021-08-31
Publication date: 2022-04-12
Anticipated expiration: 2031-08-31

Abstract

本申请涉及屏蔽栅MOSFET器件和芯片，该屏蔽栅MOSFET器件中的元胞结构体包括第一导电类型漂移区，第一导电类型漂移区的第一上表面设置屏蔽栅，屏蔽栅的上方设置控制栅，第一导电类型漂移区和控制栅各自与屏蔽栅之间设置第一隔离层，第一导电类型漂移区的第二上表面设置第二导电类型基区，第二导电类型基区的上方设置第一导电类型源区，第一导电类型源区中靠近控制栅的第三上表面设置第二隔离层，第二隔离层的部分上表面与第一导电类型源区中远离控制栅的第四上表面设有源极金属层，第二上表面与第一上表面各自所在区域的漂移区的厚度之差大于或等于屏蔽栅层与第一隔离层的厚度之和。上述屏蔽栅MOSFET器件降低了栅源电容。

Description

屏蔽栅MOSFET器件和芯片

技术领域

本申请涉及技术领域，具体涉及一种屏蔽栅MOSFET器件和芯片。

背景技术

屏蔽栅MOSFET器件结构具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、手机、照明产品、电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。

其中，屏蔽栅MOSFET器件在控制栅之下引入了屏蔽栅，避免了控制栅和漂移层的直接接触，因而大大减小了栅漏电容。但是，由于屏蔽栅连接栅极电位，控制栅和屏蔽栅之间会产生一个新的栅源电容，因此造成了栅源电容的增大，进而会影响器件的频率特性和开关损耗。

实用新型内容

鉴于此，本申请提供一种屏蔽栅MOSFET器件和芯片，以解决上述屏蔽栅MOSFET器件的栅源电容增大而影响器件的频率特性和开关损耗的技术问题。

一种屏蔽栅MOSFET器件，包括元胞结构体，元胞结构体包括第一导电类型漂移区，第一导电类型漂移区的第一上表面设置有屏蔽栅层；

屏蔽栅层的上方设置有控制栅层，第一导电类型漂移区和控制栅层各自与屏蔽栅层之间设置有第一隔离层；

第一导电类型漂移区的第二上表面设置有第二导电类型基区，第二导电类型基区的上方设置有第一导电类型源区，第一导电类型源区中靠近控制栅层的第三上表面设置有第二隔离层，第二隔离层的部分上表面与第一导电类型源区中远离控制栅层的第四上表面设有源极金属层，第二隔离层的一侧面与控制栅层连接且另一侧面与第一导电类型源区连接；

控制栅层的上表面设置有第三隔离层以对控制栅层与源极金属层进行隔离；

第一导电类型源区与第二导电类型基区中各自靠近控制栅层的侧面与控制栅层之间设置有第四隔离层；

其中，第二上表面与第一上表面各自所在区域的漂移区的厚度之差大于或等于屏蔽栅层与第一隔离层的厚度之和。

在一个实施例中，第四上表面与源极金属层欧姆接触。

在一个实施例中，屏蔽栅MOSFET器件还包括元胞外围结构体，元胞外围结构体与元胞结构体共用第一导电类型漂移区、屏蔽栅层、第二导电类型基区和源极金属层；

其中，屏蔽栅层的上方与源极金属层欧姆接触，第一导电类型漂移区和第二导电类型基区各自与屏蔽栅层之间设置有第五隔离层；

第二导电类型基区中靠近控制栅层的第五上表面与源极金属层之间设置有第五隔离层，第二导电类型基区中远离控制栅层的第六上表面设置有第二导电类型体区，第二导电类型体区与源极金属层欧姆接触。

在一个实施例中，第四上表面所对应的第一导电类型源区的厚度大于或等于第三上表面所对应的第一导电类型源区的厚度。

在一个实施例中，第四隔离层的厚度小于第二隔离层在控制栅层与第一导电类型源区之间的厚度。

在一个实施例中，第四隔离层的厚度小于第一隔离层的厚度。

在一个实施例中，屏蔽栅MOSFET器件还包括第一导电类型衬底，第一导电类型衬底上方设置第一导电类型漂移区，所述第一导电类型衬底的下方设置有漏极金属层。

在一个实施例中，第一导电类型衬底为第一预设掺杂浓度的N型多晶硅区，第一导电类型漂移区为第二预设掺杂浓度的N型多晶硅区，第一导电类型源区为第三预设掺杂浓度的N型多晶硅区，第二导电类型基区为P型多晶硅区，第一预设掺杂浓度和第三预设掺杂浓度均大于第二预设掺杂浓度。

在一个实施例中，第一导电类型衬底为第一预设掺杂浓度的P型多晶硅区，第一导电类型漂移区为第二预设掺杂浓度的P型多晶硅区，第一导电类型源区为第三预设掺杂浓度的P型多晶硅区，第二导电类型基区为N型多晶硅区，第一预设掺杂浓度和第三预设掺杂浓度均大于第二预设掺杂浓度。

此外，还提供一种芯片，包括上述屏蔽栅MOSFET器件。

上述屏蔽栅MOSFET器件，包括元胞结构体，元胞结构体包括第一导电类型漂移区，第一导电类型漂移区的第一上表面设置有屏蔽栅，屏蔽栅的上方设置有控制栅，第一导电类型漂移区的第二上表面设置有第二导电类型基区，第二导电类型基区的上方设置有第一导电类型源区，第一导电类型源区中靠近控制栅的第三上表面设置有第二隔离层，第二隔离层的部分上表面与第一导电类型源区中远离控制栅的第四上表面设有源极金属层，第二隔离层的一侧面与控制栅连接且另一侧面与第一导电类型源区连接，第一导电类型源区与第二导电类型基区中各自靠近控制栅的侧面与控制栅之间设置有第四隔离层，上述屏蔽栅MOSFET器件工作时，在第二导电类型基区中靠近控制栅的侧面区域形成导通沟道，通过该导电沟道，第一导电类型源区和第一导电类型漂移区之间产生电流，上述屏蔽栅MOSFET器件通过在第一导电类型源区中靠近控制栅的第三上表面设置有第二隔离层，且在第一导电类型源区中远离控制栅的第四上表面设有源极金属层，减小了第一导电类型源区和控制栅之间的交叠区域，从而降低了栅源电容，进一步降低了对屏蔽栅MOSFET器件的频率特性和开关损耗的影响；同时，由于元胞结构体中没有包含将第二导电类型基区与源极金属层连接的区域，元胞结构体的横向尺寸变小，相同面积下可以制作更多的元胞结构体，提高了沟道密度，降低了整个屏蔽栅MOSFET器件的导通电阻；此外，由于上述第二隔离层的存在，相当于引入了一源极电阻，使得第一导电类型源区的电位抬升，进而使得第一导电类型源区和第二导电类型基区之间构成的PN结不易正偏，寄生三极管不易开启，提升了整个屏蔽栅MOSFET器件的雪崩耐量。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例提供的一种屏蔽栅MOSFET器件中元胞结构体的结构示意图；

图2是本申请一实施例提供的一种屏蔽栅MOSFET器件中元胞外围结构体的结构示意图；

图3是本申请一实施例提供的一种屏蔽栅MOSFET器件的结构框图；

图4是本申请一实施例提供的一种屏蔽栅MOSFET器件中元胞结构体的另一结构示意图。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

如图1所示，提供一种屏蔽栅MOSFET器件10，包括元胞结构体20，元胞结构体20包括第一导电类型漂移区100，第一导电类型漂移区100的第一上表面设置有屏蔽栅101。

屏蔽栅101的上方设置有控制栅102，第一导电类型漂移区100和控制栅102各自与屏蔽栅101之间设置有第一隔离层103，第一隔离层103用于隔离第一导电类型漂移区100与屏蔽栅101，以及隔离控制栅102与屏蔽栅101。

第一导电类型漂移区100的第二上表面设置有第二导电类型基区104，第二导电类型基区104的上方设置有第一导电类型源区105，第一导电类型源区105中靠近控制栅102的第三上表面设置有第二隔离层106，第二隔离层106的部分上表面与第一导电类型源区105中远离控制栅102的第四上表面设有源极金属层107，第二隔离层106的一侧面与控制栅102连接且另一侧面与第一导电类型源区105连接。

控制栅102的上表面设置有第三隔离层108以对控制栅102与源极金属层107进行隔离；

第一导电类型源区105与第二导电类型基区104中各自靠近控制栅102的侧面与控制栅102之间设置有第四隔离层109；

其中，第一导电类型漂移区100包括N型多晶硅区或P型多晶硅区，这取决于屏蔽栅MOSFET器件10的类型，屏蔽栅MOSFET器件10可为N型屏蔽栅MOSFET器件10或P型屏蔽栅MOSFET器件10。

其中，第二导电类型基区104与第一导电类型漂移区100的导电类型相反，若第一导电类型漂移区100为N型多晶硅区，则第二导电类型基区104为P型多晶硅区，反之亦然。

其中，第二上表面与第一上表面各自所在区域的漂移层厚度之差大于屏蔽栅101与第一隔离层103各自的厚度之和。这是因为，上述屏蔽栅MOSFET器件10工作时，当控制栅102接高电位或者低电位时，在第二导电类型基区104靠近控制栅102的一侧区域就会积累电子或者电荷，进而形成导电沟道，这就要求第二导电类型基区104靠近控制栅102的一侧面与控制栅102的侧面相互交叠，且第二导电类型基区104靠近控制栅102的一侧面应该完全在控制栅102的侧面所对应的区域内。换言之，第二上表面与第一上表面各自所在区域的漂移层厚度之差大于屏蔽栅101与第一隔离层103各自的厚度之和，这样就保证了第二导电类型基区104靠近控制栅102的一侧面始终完全在控制栅102所影响的范围内，从而在控制栅102接高电位或者低电位时，第二导电类型基区104靠近控制栅102的一侧区域始终会形成导电沟道。

上述屏蔽栅MOSFET器件10工作时，在第二导电类型基区104中靠近控制栅102的侧面区域形成导通沟道，通过该导电沟道，第一导电类型源区105和第一导电类型漂移区100之间产生电流，上述屏蔽栅MOSFET器件10通过在第一导电类型源区105中靠近控制栅102的第三上表面设置有第二隔离层106，且在第一导电类型源区105中远离控制栅102的第四上表面设有源极金属层107(第四上表面所对应的第一导电类型源区105的厚度大于第三上表面所对应的第一导电类型源区105的厚度)，减小了第一导电类型源区105和控制栅102之间的交叠区域，从而降低了栅源电容，进一步降低了对屏蔽栅MOSFET器件10的频率特性和开关损耗的影响。

同时，由于元胞结构体20中没有包含将第二导电类型基区104与源极金属层107连接的区域，元胞结构体20的横向尺寸变小，相同面积下可以制作更多的元胞结构体20，提高了沟道密度，降低了整个屏蔽栅MOSFET器件10的导通电阻。

此外，由于上述第二隔离层106的存在，相当于引入了一源极电阻，使得第一导电类型源区105的电位抬升，进而使得第一导电类型源区105和第二导电类型基区104之间构成的PN结不易正偏，寄生三极管不易开启，提升了整个屏蔽栅MOSFET器件10的雪崩耐量。

在一个实施例中，第四上表面与源极金属层107欧姆接触。

在一个实施例中，如图2所示，屏蔽栅MOSFET器件10还包括元胞外围结构体30，元胞外围结构体30与元胞结构体20共用第一导电类型漂移区100、屏蔽栅101、第二导电类型基区104和源极金属层107。

其中，屏蔽栅101的上方与源极金属层107欧姆接触，第一导电类型漂移区100和第二导电类型基区104各自与屏蔽栅101之间设置有第五隔离层110。

第二导电类型基区104中靠近控制栅102的第五上表面与源极金属层107之间设置有第五隔离层110，第二导电类型基区104中远离控制栅102的第六上表面设置有第二导电类型体区111，第二导电类型体区111与源极金属层107欧姆接触。

其中，由于在元胞结构体20中没有包含将第二导电类型基区104与源极金属层107连接的区域，因而需要在元胞外围结构体30中设置第二导电类型体区111以将第二导电类型基区104与源极金属层107进行连接。

其中，在元胞外围结构体30中，将控制栅102去掉，将对应的屏蔽栅101延伸并与源极金属层107欧姆接触。

本实施例中，将第二导电类型体区111设置在元胞外围结构体30中，由于元胞结构体20中没有包含将第二导电类型基区104与源极金属层107连接的区域，元胞结构体20的横向尺寸变小，相同面积下可以制作更多的元胞结构体20，提高了沟道密度，降低了整个屏蔽栅MOSFET器件10的导通电阻。

其中，如图3所示，屏蔽栅MOSFET器件10包括元胞区11和元胞外围区12，元胞区11包括多个元胞结构体20，元胞外围区12包括多个元胞外围结构体30，为明确显示元胞区11和元胞外围区12各自的结构，均以元胞区11和元胞外围区12各自的剖面结构进行解释，即图1中元胞结构体20显示的是元胞区11的剖面结构，图3中元胞外围结构体30显示的是元胞外围区12的剖面结构图。

其中，图3为屏蔽栅MOSFET器件10的结构示意图，屏蔽栅MOSFET器件10中的元胞区11包括多个元胞结构体20(图3中仅示意画出一个)，元胞外围区12包括多个元胞外围结构体30(图3中仅示意画出一个)。

在一个实施例中，第四上表面所对应的第一导电类型源区105的厚度大于第三上表面所对应的第一导电类型源区105的厚度，第一导电类型源区105的结构设置减小了第一导电类型源区105和控制栅102之间的交叠区域，从而降低了栅源电容，进一步降低了对屏蔽栅MOSFET器件10的频率特性和开关损耗的影响。

在一个实施例中，第四隔离层109的厚度小于第二隔离层106在控制栅102与第一导电类型源区105之间的厚度。

其中，当控制栅102接高电位或者低电位时，在第二导电类型基区104靠近控制栅102的一侧区域由于电位的影响，就会积累电子或者电荷，这就要求第四隔离层109的厚度较小，且通常小于第二隔离层106在控制栅102与第一导电类型源区105之间的厚度，否则会降低第二导电类型基区104靠近控制栅102的一侧区域积累电子或电荷的能力。

在一个实施例中，第四隔离层109的厚度小于第一隔离层103的厚度。

由于第一隔离层103通常是用于隔离第一导电类型漂移区100与屏蔽栅101，以及隔离控制栅102与屏蔽栅101，为避免第一导电类型漂移区100与屏蔽栅101之间，以及控制栅102与屏蔽栅101之间相互影响，第一隔离层103的厚度通常大于第四隔离层109的厚度。

在一个实施例中，如图1所示，屏蔽栅MOSFET器件10还包括第一导电类型衬底112，第一导电类型衬底112上方设置第一导电类型漂移区100，第一导电类型衬底112的下方设置有漏极金属层113。

在一个实施例中，第一导电类型衬底112为第一预设掺杂浓度的N型多晶硅区，第一导电类型漂移区100为第二预设掺杂浓度的N型多晶硅区，第一导电类型源区105为第三预设掺杂浓度的N型多晶硅区，第二导电类型基区104为P型多晶硅区，第一预设掺杂浓度和第三预设掺杂浓度均大于第二预设掺杂浓度。

如图4所示，第一导电类型衬底112为第一预设掺杂浓度的N型多晶硅区(N+Sub)，第一导电类型漂移区100为第二预设掺杂浓度的N型多晶硅区(N-epi)，第一导电类型源区105为第三预设掺杂浓度的N型多晶硅区(N+)，第二导电类型基区104为P型多晶硅区(P-body)，第一预设掺杂浓度和第三预设掺杂浓度均大于第二预设掺杂浓度。

其中，第三预设掺杂浓度大于第二预设掺杂浓度，只有这样，才能在第一导电类型源区105与第一导电类型漂移区100之间形成电子的移动以形成电流。

其中，第一预设掺杂浓度大于第二预设掺杂浓度，这是为了使得漏极金属层113与第一导电类型衬底112形成欧姆接触，避免第一导电类型漂移区100与漏极金属层113形成肖特基连接。

其中，第一隔离层103、第二隔离层106、源极金属层108、第四隔离层109和第五隔离层110均为SiO₂绝缘氧化层。

本实施例中，屏蔽栅MOSFET器件10为N型屏蔽栅MOSFET，控制栅102接高电位，源极金属层107接地，漏极金属层113接高电位，电流方向依次流经漏极金属层113、第一导电类型衬底112、第一导电类型漂移区100、第二导电类型基区104中的导电沟道、第一导电类型源区105和源极金属层107。

在一实施例中，第四上表面所对应的第一导电类型源区105的厚度大于第三上表面所对应的第一导电类型源区105的厚度，此时，第一导电类型源区105呈“L”型结构，第二隔离层106正下方的N型源区较薄，相当于引入了一源极电阻，使得第二隔离层正下方的第一导电类型源区105的电位抬升，进而使得在非钳位感性负载开关过程中，第一导电类型源区105和第二导电类型基区104之间构成的PN结不易正偏，寄生三极管不易开启，提升了整个屏蔽栅MOSFET器件的雪崩耐量。

在一个实施例中，第一导电类型衬底112为第一预设掺杂浓度的P型多晶硅区，第一导电类型漂移区100为第二预设掺杂浓度的P型多晶硅区，第一导电类型源区105为第三预设掺杂浓度的P型多晶硅区，第二导电类型基区104为N型多晶硅区，第一预设掺杂浓度和第三预设掺杂浓度均大于第二预设掺杂浓度。

本实施例中，屏蔽栅MOSFET器件10为P型屏蔽栅MOSFET。

此外，还提供一种芯片，包括上述屏蔽栅MOSFET器件10。

尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。

即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

另外，在本申请的描述中，需要理解的是，术语“宽度”、“深度”、“厚度”、“上”、“下”、“左”、“右”、“顶”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。

应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims

1.一种屏蔽栅MOSFET器件，其特征在于，包括元胞结构体，所述元胞结构体包括第一导电类型漂移区，所述第一导电类型漂移区的第一上表面设置有屏蔽栅层；

所述屏蔽栅层的上方设置有控制栅层，所述第一导电类型漂移区和所述控制栅层各自与所述屏蔽栅层之间设置有第一隔离层；

所述第一导电类型漂移区的第二上表面设置有第二导电类型基区，所述第二导电类型基区的上方设置有第一导电类型源区，所述第一导电类型源区中靠近所述控制栅层的第三上表面设置有第二隔离层，所述第二隔离层的部分上表面与所述第一导电类型源区中远离所述控制栅层的第四上表面设有源极金属层，所述第二隔离层的一侧面与所述控制栅层连接且另一侧面与所述第一导电类型源区连接；

所述控制栅层的上表面设置有第三隔离层以对所述控制栅层与所述源极金属层进行隔离；

所述第一导电类型源区与所述第二导电类型基区中各自靠近所述控制栅层的侧面与所述控制栅层之间设置有第四隔离层；

其中，所述第二上表面与所述第一上表面各自所在区域的漂移区的厚度之差大于或等于所述屏蔽栅层与所述第一隔离层的厚度之和。

2.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述第四上表面与所述源极金属层欧姆接触。

3.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述屏蔽栅MOSFET器件还包括元胞外围结构体，所述元胞外围结构体与所述元胞结构体共用所述第一导电类型漂移区、所述屏蔽栅层、所述第二导电类型基区和所述源极金属层；

其中，所述屏蔽栅层的上方与所述源极金属层欧姆接触，所述第一导电类型漂移区和所述第二导电类型基区各自与所述屏蔽栅层之间设置有第五隔离层；

所述第二导电类型基区中靠近所述控制栅层的第五上表面与所述源极金属层之间设置有所述第五隔离层，所述第二导电类型基区中远离所述控制栅层的第六上表面设置有第二导电类型体区，所述第二导电类型体区与所述源极金属层欧姆接触。

4.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述第四上表面所对应的第一导电类型源区的厚度大于或等于所述第三上表面所对应的第一导电类型源区的厚度。

5.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述第四隔离层的厚度小于所述第二隔离层在所述控制栅层与所述第一导电类型源区之间的厚度。

6.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述第四隔离层的厚度小于所述第一隔离层的厚度。

7.根据权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述屏蔽栅MOSFET器件还包括第一导电类型衬底，所述第一导电类型衬底上方设置所述第一导电类型漂移区，所述第一导电类型衬底的下方设置有漏极金属层。

8.根据权利要求7所述的屏蔽栅MOSFET器件，其特征在于，所述第一导电类型衬底为第一预设掺杂浓度的N型多晶硅区，所述第一导电类型漂移区为第二预设掺杂浓度的N型多晶硅区，所述第一导电类型源区为第三预设掺杂浓度的N型多晶硅区，所述第二导电类型基区为P型多晶硅区，所述第一预设掺杂浓度和所述第三预设掺杂浓度均大于所述第二预设掺杂浓度。

9.根据权利要求7所述的屏蔽栅MOSFET器件，其特征在于，所述第一导电类型衬底为第一预设掺杂浓度的P型多晶硅区，所述第一导电类型漂移区为第二预设掺杂浓度的P型多晶硅区，所述第一导电类型源区为第三预设掺杂浓度的P型多晶硅区，所述第二导电类型基区为N型多晶硅区，所述第一预设掺杂浓度和所述第三预设掺杂浓度均大于所述第二预设掺杂浓度。

10.一种芯片，其特征在于，包括如权利要求1至9中任一项所述的屏蔽栅MOSFET器件。