WO2011158647A1 - 半導体装置およびその製造方法 - Google Patents

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善昭 豊田
明夫 北村
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富士電機株式会社
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • a vertical semiconductor element In a vertical semiconductor element, an electric current flows between an electrode provided on one main surface of a semiconductor substrate and an electrode provided on the main surface opposite to the one main surface of the semiconductor substrate (the other main surface). Flowing. For this reason, in order to keep the breakdown voltage high in the vertical semiconductor element, the thickness of the high resistance semiconductor layer existing between the electrodes must be increased. However, the on-resistance increases by increasing the thickness of the high-resistance semiconductor layer existing between the electrodes. That is, there is a trade-off relationship between breakdown voltage and on-resistance.
  • a semiconductor device having a super junction structure in which a pn junction (parallel pn layer) in which n layers and p layers are alternately arranged is formed in a drift layer has been proposed.
  • the parallel pn layer allows a current to flow in the n layer in the on state, and depletes the n layer and the p layer in the off state to bear a withstand voltage. Since the semiconductor element having a super junction structure can increase the impurity concentration of the drift layer, it is possible to reduce the on-resistance while maintaining a high breakdown voltage.
  • Reducing the on-resistance by adopting a super-junction structure in a vertical semiconductor element is one of means for improving the added value of the vertical semiconductor element.
  • a semiconductor element called an intelligent switch device in which a horizontal semiconductor element and various passive elements are formed on the same semiconductor substrate as the vertical semiconductor element has been proposed.
  • a drive circuit, a control circuit, a protection circuit, and the like of a vertical semiconductor element used for an output stage are configured by external discrete components.
  • these circuits are constituted by a horizontal semiconductor element and various passive elements formed on the same semiconductor substrate as the vertical semiconductor element used for the output stage.
  • an important technique for realizing an intelligent switch device is an element isolation technique for electrically insulating and isolating each element.
  • an element isolation technique is used in order not to cause a parasitic operation between the elements.
  • element isolation techniques for example, dielectric isolation techniques, pn junction isolation techniques, self-isolation techniques, and the like are known.
  • FIG. 31 is a cross-sectional view showing a configuration of a main part of a conventional intelligent switch device using a dielectric separation technique.
  • a vertical semiconductor element 511 and a horizontal semiconductor element 512 are formed on an n ⁇ epitaxial layer 504.
  • the horizontal semiconductor element 512 forms a drive circuit, a control circuit, and a protection circuit.
  • the vertical semiconductor element 511 and the horizontal semiconductor element 512 are separated from each other by a silicon oxide film 502 formed on an n + substrate 501, a trench isolation region 505 in which a silicon oxide film is embedded, and a high concentration n + buried region 503. Yes.
  • the silicon oxide film 502 and the high concentration n + buried region 503 are formed between the n + substrate 501 and the n ⁇ epitaxial layer 504.
  • Trench isolation region 505 passes through n ⁇ epitaxial layer 504 and high concentration n + buried region 503 and reaches silicon oxide film 502.
  • Reference numeral 509 denotes a p-well region of the vertical semiconductor element 511.
  • FIG. 32 is a cross-sectional view showing a configuration of a main part of a conventional intelligent switch device using a pn junction isolation technique. As shown in FIG. 32, the conventional intelligent switch device using the pn junction isolation technology is similar to the intelligent switch device using the dielectric isolation technology shown in FIG. Are integrated on the same substrate.
  • the vertical semiconductor element 511 and the horizontal semiconductor element 512 are separated from each other by a p ⁇ layer 507 and a high concentration p + region 508 formed on the n + substrate 501.
  • the p ⁇ layer 507 is formed between the n + substrate 501 and the n ⁇ epitaxial layer 504.
  • High-concentration p + region 508 penetrates n ⁇ epitaxial layer 504 and contacts p ⁇ layer 507.
  • Reference numeral 510 denotes a buried n + region penetrating the p ⁇ layer 507 and in contact with the n ⁇ epitaxial layer 504 and the n + substrate 501.
  • FIG. 33 is a cross-sectional view showing a configuration of a main part of a conventional intelligent switch device using self-separation technology.
  • the conventional intelligent switch device using the self-isolation technology unlike the conventional intelligent switch device using the pn junction isolation technology shown in FIG. 32, the p ⁇ layer 507 and the high concentration p + region 508 are used. Is not provided.
  • the vertical semiconductor element 511 and the horizontal semiconductor element 512 are separated from each other by increasing the interval between the elements.
  • FIG. 33 only the main part of the element cross-sectional structure is shown, and the illustration that the interval between the elements is larger than that of the intelligent switch device shown in FIG. 32 is omitted.
  • Patent Document 1 describes a semiconductor element that uses a superjunction structure to improve the trade-off between on-resistance and breakdown voltage.
  • Patent Document 2 describes a semiconductor element that has a superjunction structure and has a narrow cell pitch that repeats the n-layer and p-layer of the superjunction structure.
  • Patent Document 3 below describes a lateral MOSFET that uses a multi-resurf structure to achieve both low on-resistance and high breakdown voltage.
  • This multi-resurf structure can be regarded as a super-junction structure. That is, Patent Document 3 below discloses a semiconductor in which a high breakdown voltage lateral semiconductor element using a superjunction structure and a lateral semiconductor element constituting an IC for a control circuit surrounded by an isolation structure are formed on the same semiconductor substrate. The device is described.
  • Patent Documents 1 and 2 described above a vertical semiconductor element having a superjunction structure is used at the output stage, and for various circuits (for example, control) No description is made on the integration of horizontal semiconductor elements (for use in integrated circuits). Further, Patent Document 3 described above does not describe that a lateral semiconductor element is integrated on the same semiconductor substrate as a vertical semiconductor element having a superjunction structure.
  • An object of the present invention is to provide a semiconductor device capable of suppressing parasitic operations between elements formed on the same semiconductor substrate and a method for manufacturing the same in order to solve the above-described problems caused by the prior art.
  • Another object of the present invention is to provide a semiconductor device capable of reducing the cost and a method for manufacturing the same, in order to eliminate the above-described problems caused by the prior art.
  • a semiconductor device is electrically isolated from the vertical semiconductor element by a first region in which the vertical semiconductor element is disposed and an isolation structure. And a second region in which the lateral semiconductor element is disposed, and has the following characteristics.
  • a first conductivity type first semiconductor layer is provided, and a first conductivity type second semiconductor layer having an impurity concentration lower than that of the first semiconductor layer is provided on a surface of the first semiconductor layer.
  • the first region of the second semiconductor layer includes a third semiconductor layer of a first conductivity type having an impurity concentration higher than that of the second semiconductor layer, and a second conductivity type having an impurity concentration higher than that of the second semiconductor layer.
  • Parallel pn layers are provided in which the fourth semiconductor layers are alternately arranged in the horizontal direction with respect to the main surface of the second semiconductor layer.
  • the second region of the second semiconductor layer is provided with the isolation structure including a buried isolation layer having the same impurity concentration as the third semiconductor layer or the fourth semiconductor layer.
  • the third semiconductor layer is a diffusion layer that is selectively provided in the second semiconductor layer.
  • the fourth semiconductor layer is a diffusion layer that is selectively provided in the third semiconductor layer.
  • the isolation structure is a diffusion layer having the same impurity concentration as the third semiconductor layer or the fourth semiconductor layer.
  • the third semiconductor layer and the fourth semiconductor layer are diffusion layers selectively provided in the second semiconductor layer.
  • the isolation structure is a diffusion layer having the same impurity concentration as the third semiconductor layer or the fourth semiconductor layer.
  • the third semiconductor layer and the isolation structure are formed of the same epitaxial layer.
  • the fourth semiconductor layer is a diffusion layer that is selectively provided in the third semiconductor layer and has a higher impurity concentration than the third semiconductor layer.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the vertical semiconductor element is an insulated gate field effect transistor and has a planar gate structure or a trench gate structure.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the breakdown structure of the vertical superjunction MOS transistor is provided outside the first region so as to surround the first region. .
  • a method of manufacturing a semiconductor device includes a first region in which a vertical semiconductor element is arranged and a vertical semiconductor element by a separation structure. And a second region in which an electrically isolated lateral semiconductor element is disposed, and has the following characteristics.
  • First ion implantation of a first conductivity type impurity is performed (second step).
  • a second ion implantation of a second conductivity type impurity is selectively performed in the first region of the first epitaxial layer where the first ion implantation has been performed (third step).
  • a second conductivity type first epitaxial layer having the same impurity concentration as the first epitaxial layer is formed by epitaxial growth on the first epitaxial layer (fourth step).
  • a first epitaxial layer is formed on the second epitaxial layer in the second region separated from the region corresponding to the region immediately above the first ion implantation site and the region corresponding to the region just above the first ion implantation site.
  • a third ion implantation of conductive impurities is performed (fifth step).
  • a fourth ion implantation of a second conductivity type impurity is selectively performed in a region of the second epitaxial layer corresponding to the portion immediately above the second ion implantation location (sixth step). Process).
  • a third conductivity type first epitaxial layer having the same impurity concentration as the second epitaxial layer is formed by epitaxial growth on the second epitaxial layer (seventh step).
  • the first conductivity type impurity and the second conductivity type impurity ion-implanted into the first epitaxial layer and the second epitaxial layer are diffused by heat treatment to be connected from the first epitaxial layer to the third epitaxial layer.
  • a parallel pn layer is formed in which the third semiconductor layer of the first conductivity type and the fourth semiconductor layer of the second conductivity type are alternately arranged. At this time, a parallel pn layer is formed, and a fifth semiconductor layer that is connected to the second region of the second epitaxial layer and the third epitaxial layer and forms the isolation structure is formed (eighth step).
  • a method of manufacturing a semiconductor device includes a first region in which a vertical semiconductor element is arranged and a vertical semiconductor element by a separation structure. And a second region in which an electrically isolated lateral semiconductor element is disposed, and has the following characteristics.
  • a first conductive type first epitaxial layer having an impurity concentration lower than that of the first semiconductor layer is formed by epitaxial growth on the first conductive type first semiconductor layer (first step).
  • a first ion implantation of a first conductivity type impurity is selectively performed in the first region of the first epitaxial layer (second step).
  • second ion implantation of a second conductivity type impurity is selectively performed in a region sandwiched between the first ion implantation locations of the first epitaxial layer (third step).
  • a second conductivity type first epitaxial layer having the same impurity concentration as the first epitaxial layer is formed by epitaxial growth on the first epitaxial layer (fourth step).
  • a region corresponding to the region immediately above the first ion implantation site and a region corresponding to the region immediately above the first ion implantation site are separated from the first conductivity type impurity in the second region. 3 ion implantation is performed (fifth step).
  • a third conductivity type first epitaxial layer having the same impurity concentration as the second epitaxial layer is formed by epitaxial growth on the second epitaxial layer (seventh step).
  • the first conductivity type impurity and the second conductivity type impurity ion-implanted into the first epitaxial layer and the second epitaxial layer are diffused by heat treatment to be connected from the first epitaxial layer to the third epitaxial layer.
  • a parallel pn layer is formed in which the third semiconductor layer of the first conductivity type and the fourth semiconductor layer of the second conductivity type are alternately arranged. At this time, a parallel pn layer is formed, and a fifth semiconductor layer that is connected to the second region of the second epitaxial layer and the third epitaxial layer and forms the isolation structure is formed (eighth step).
  • a method of manufacturing a semiconductor device includes a first region in which a vertical semiconductor element is arranged and a vertical semiconductor element by a separation structure. And a second region in which an electrically isolated lateral semiconductor element is disposed, and has the following characteristics.
  • a first conductivity type first epitaxial layer having an impurity concentration lower than that of the first semiconductor layer is formed on the first semiconductor layer by epitaxial growth (first step).
  • a first ion implantation of a first conductivity type impurity is performed on the entire region of the first region of the first epitaxial layer (second step).
  • a second ion implantation of a second conductivity type impurity is selectively performed in the first region of the first epitaxial layer where the first ion implantation has been performed (third step).
  • a second conductivity type first epitaxial layer having the same impurity concentration as the first epitaxial layer is formed by epitaxial growth on the first epitaxial layer (fourth step).
  • a third ion implantation of a first conductivity type impurity is performed in a region of the second epitaxial layer corresponding to the region immediately above the first ion implantation site (fifth step).
  • the second region of the second epitaxial layer corresponding to the region immediately above the second ion implantation site and the second region separated from the region corresponding to the region immediately above the first ion implantation site is selectively performed (sixth step).
  • a third conductivity type first epitaxial layer having the same impurity concentration as the second epitaxial layer is formed by epitaxial growth on the second epitaxial layer (seventh step).
  • the first conductivity type impurity and the second conductivity type impurity ion-implanted into the first epitaxial layer and the second epitaxial layer are diffused by heat treatment to be connected from the first epitaxial layer to the third epitaxial layer.
  • a parallel pn layer is formed in which the third semiconductor layer of the first conductivity type and the fourth semiconductor layer of the second conductivity type are alternately arranged.
  • a parallel pn layer is formed, and a fifth semiconductor layer that is connected to the second region of the second epitaxial layer and the third epitaxial layer and forms the isolation structure is formed (eighth step).
  • a method of manufacturing a semiconductor device includes a first region in which a vertical semiconductor element is arranged and a vertical semiconductor element by a separation structure. And a second region in which an electrically isolated lateral semiconductor element is disposed, and has the following characteristics.
  • a first conductivity type first epitaxial layer having an impurity concentration lower than that of the first semiconductor layer is formed by epitaxial growth on the first conductivity type first semiconductor layer (first step).
  • a first ion implantation of a first conductivity type impurity is selectively performed in the first region of the first epitaxial layer (second step).
  • second ion implantation of a second conductivity type impurity is selectively performed in a region sandwiched between the first ion implantation locations of the first epitaxial layer (third step).
  • a second conductivity type first epitaxial layer having the same impurity concentration as the first epitaxial layer is formed by epitaxial growth on the first epitaxial layer (fourth step).
  • a third ion implantation of a first conductivity type impurity is performed in a region of the second epitaxial layer corresponding to the region immediately above the first ion implantation site (fifth step).
  • the second region of the second epitaxial layer corresponding to the region immediately above the second ion implantation site and the second region separated from the region corresponding to the region immediately above the first ion implantation site is selectively performed (sixth step).
  • a third conductivity type first epitaxial layer having the same impurity concentration as the second epitaxial layer is formed by epitaxial growth on the second epitaxial layer (seventh step).
  • first conductivity type impurity and the second conductivity type impurity ion-implanted into the first epitaxial layer and the second epitaxial layer are diffused by heat treatment, and the first epitaxial layer to the third epitaxial layer are diffused.
  • a parallel pn layer is formed in which first conductive type third semiconductor layers and second conductive type fourth semiconductor layers connected to each other are alternately arranged. At this time, a parallel pn layer is formed, and a fifth semiconductor layer that is connected to the second region of the second epitaxial layer and the third epitaxial layer and forms the isolation structure is formed (eighth step).
  • a method of manufacturing a semiconductor device includes a first region in which a vertical semiconductor element is arranged and a vertical semiconductor element by a separation structure. And a second region in which an electrically isolated lateral semiconductor element is disposed, and has the following characteristics.
  • a first conductive type first epitaxial layer having an impurity concentration lower than that of the first semiconductor layer is formed by epitaxial growth on the first conductive type first semiconductor layer (first step).
  • a first ion implantation of a first conductivity type impurity is performed on the entire area of the first epitaxial layer (second step).
  • a second ion implantation of a second conductivity type impurity is selectively performed in the first region of the first epitaxial layer where the first ion implantation has been performed (third step).
  • a second conductivity type first epitaxial layer having the same impurity concentration as the first epitaxial layer is formed by epitaxial growth on the first epitaxial layer (fourth step).
  • a third ion implantation of a first conductivity type impurity is performed on the entire area of the second epitaxial layer (fifth step).
  • a third conductivity type first epitaxial layer having the same impurity concentration as the second epitaxial layer is formed by epitaxial growth on the second epitaxial layer (seventh step).
  • the first conductivity type impurity and the second conductivity type impurity ion-implanted into the first epitaxial layer and the second epitaxial layer are diffused by heat treatment to be connected from the first epitaxial layer to the third epitaxial layer.
  • a parallel pn layer is formed in which the third semiconductor layer of the first conductivity type and the fourth semiconductor layer of the second conductivity type are alternately arranged. At this time, a parallel pn layer is formed, and a fifth semiconductor layer that is connected from the first semiconductor layer to the third epitaxial layer and forms the isolation structure is formed (eighth step).
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, the second step to the fourth step are repeated to increase the thickness of the parallel pn layer.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, the fourth process is repeated from the fourth process to increase the thickness of the fifth semiconductor layer.
  • the method for manufacturing a semiconductor device further has the following characteristics in the above-described invention.
  • a fourth conductivity layer of the first conductivity type is formed on the second epitaxial layer by epitaxial growth (ninth step).
  • fifth ion implantation of the first conductivity type impurity is performed over the entire first region of the fourth epitaxial layer (tenth process).
  • a sixth ion implantation of a second conductivity type impurity is selectively performed in a region corresponding to the fourth epitaxial layer immediately above the fourth ion implantation site (an eleventh step). ).
  • the method for manufacturing a semiconductor device further has the following characteristics in the above-described invention.
  • a fourth conductivity layer of the first conductivity type is formed on the second epitaxial layer by epitaxial growth (ninth step).
  • the fifth ion implantation of the first conductivity type impurity is performed on the entire region of the first region of the fourth epitaxial layer and the outer periphery of the second region (tenth step).
  • a sixth ion implantation of a second conductivity type impurity is selectively performed in a region of the fourth epitaxial layer corresponding to the region immediately above the fourth ion implantation site (eleventh step). .
  • an element structure of a vertical semiconductor element is formed in the first region of the third epitaxial layer.
  • a separation portion that reaches the fifth semiconductor layer from the surface of the third epitaxial layer is formed on the outer periphery of the second region of the third epitaxial layer, and the separation portion of the third epitaxial layer and the An element structure of a horizontal semiconductor element is formed in a region surrounded by the fifth semiconductor layer.
  • the impurity ion-implanted into the second region of the third epitaxial layer after the eighth step is thermally diffused. It is a diffusion layer formed by this.
  • the isolation portion is constituted by a trench formed in the second region of the third epitaxial layer after the eighth step. It is characterized by.
  • the lateral semiconductor element and the superjunction structure formed on the same semiconductor substrate by forming the lateral semiconductor element in the region surrounded by the isolation structure having the buried isolation layer (fifth semiconductor layer).
  • the parasitic operation between the vertical semiconductor elements can be suppressed.
  • the horizontal semiconductor element and the vertical semiconductor element are electrically separated together with the multi-layered n ⁇ epitaxial layer for forming the parallel pn layer constituting the vertical semiconductor element of the super junction structure.
  • a buried isolation layer is formed.
  • the semiconductor device and the manufacturing method thereof according to the present invention it is possible to suppress the parasitic operation between elements formed on the same semiconductor substrate.
  • the semiconductor device and the manufacturing method thereof according to the present invention there is an effect that the cost can be reduced.
  • FIG. 1 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 4 of the present invention.
  • FIG. 5 is a sectional view showing the structure of the main part of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 6 of the present invention.
  • FIG. 7 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 7 of the present invention.
  • FIG. 8 is a sectional view showing the structure of the main part of the semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 9 is a sectional view showing the structure of the main part of the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 10 is a sectional view showing the structure of the main part of the semiconductor device according to the tenth embodiment of the present invention.
  • FIG. 11 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 11 of the present invention.
  • FIG. 12 is a sectional view showing the structure of the main part of the semiconductor device according to the twelfth embodiment of the present invention.
  • 13 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Embodiment 13 of the present invention in the order of steps.
  • FIG. 14 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the thirteenth embodiment of the invention in the order of steps.
  • FIG. 15 is a sectional view showing the method of manufacturing the semiconductor device according to the thirteenth embodiment of the present invention in the order of steps.
  • FIG. 16 is a sectional view showing the method of manufacturing the semiconductor device according to the fourteenth embodiment of the present invention in the order of steps.
  • FIG. 17 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention in the order of steps.
  • FIG. 18 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Embodiment 14 of the present invention in the order of steps.
  • FIG. 19 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the fifteenth embodiment of the present invention in the order of steps.
  • FIG. 20 is a sectional view showing the method of manufacturing the semiconductor device according to the fifteenth embodiment of the present invention in the order of steps.
  • FIG. 21 is a sectional view showing the method of manufacturing the semiconductor device according to the fifteenth embodiment of the present invention in the order of steps.
  • FIG. 18 is a cross-sectional view showing a method of manufacturing a semiconductor device according to Embodiment 14 of the present invention in the order of steps.
  • FIG. 19 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the fifteenth embodiment of the
  • FIG. 22 is a sectional view showing the method of manufacturing the semiconductor device according to the sixteenth embodiment of the present invention in the order of steps.
  • 23 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the sixteenth embodiment of the present invention in the order of steps.
  • 24 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the sixteenth embodiment of the present invention in the order of steps.
  • FIG. 25 is a sectional view showing the method for manufacturing the semiconductor device according to the seventeenth embodiment of the present invention.
  • FIG. 26 is a sectional view showing the method of manufacturing the semiconductor device according to the eighteenth embodiment of the present invention in the order of steps.
  • FIG. 27 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the eighteenth embodiment of the present invention in the order of steps.
  • 28 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the nineteenth embodiment of the present invention in the order of steps.
  • FIG. 29 is a sectional view showing the method of manufacturing the semiconductor device according to the nineteenth embodiment of the present invention in the order of steps.
  • 30 is a sectional view showing a method for manufacturing a semiconductor device according to the twentieth embodiment of the present invention.
  • FIG. 31 is a cross-sectional view showing a configuration of a main part of a conventional intelligent switch device using a dielectric separation technique.
  • FIG. 32 is a cross-sectional view showing a configuration of a main part of a conventional intelligent switch device using a pn junction isolation technique.
  • FIG. 33 is a cross-sectional view showing a configuration of a main part of another conventional intelligent switch device using a pn junction isolation technique.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • it means that electrons or holes are majority carriers in layers and regions with n or p, respectively.
  • + and ⁇ attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached thereto. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.
  • FIG. 1 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the first embodiment of the present invention.
  • a semiconductor device 100 includes a vertical MOSFET (vertical semiconductor element) having a superjunction structure formed in a first region S1 of an n ⁇ semiconductor layer (second semiconductor layer) 2 constituting a semiconductor substrate. , Hereinafter referred to as a vertical superjunction MOSFET) 101 and a lateral MOSFET (lateral semiconductor element) 102 formed in the second region S2.
  • the super junction structure is a structure in which a pn junction (parallel pn layer) in which n layers and p layers are alternately arranged is formed in the drift layer.
  • the vertical super-junction MOSFET 101 is formed inside an n + semiconductor layer (first semiconductor layer) 1 serving as an n drain layer, an n ⁇ semiconductor layer 2 in contact with the n + semiconductor layer 1, and the n ⁇ semiconductor layer 2. It comprises a parallel pn layer 31.
  • the n + semiconductor layer 1 is an n + low resistance layer having a higher impurity concentration than the n ⁇ semiconductor layer 2.
  • the n ⁇ semiconductor layer 2 is provided on the surface of the n + semiconductor layer 1.
  • the n ⁇ semiconductor layer 2 is an n ⁇ high resistance layer having an impurity concentration lower than that of the n + semiconductor layer 1.
  • the parallel pn layer 31 includes an n layer (third semiconductor layer) 3 and a p layer (fourth semiconductor layer) 4 constituting a superjunction structure.
  • n layer 3 is provided inside n ⁇ semiconductor layer 2.
  • the p layer 4 is provided on the n layer 3.
  • p layer 4, n - main surface 2f of the semiconductor layer 2 extends in the vertical direction 40 relative to 2g, through the n layer 3 n - in contact with the semiconductor layer 2.
  • p layer 4 is arranged at a predetermined period in the horizontal direction with respect to main surfaces 2 f and 2 g of n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 form a superjunction structure in which the main surfaces 2f and 2g of the n ⁇ semiconductor layer 2 are alternately and repeatedly arranged in the horizontal direction 41.
  • N layer 3 has a higher impurity concentration than n ⁇ semiconductor layer 2.
  • the p layer 4 has a higher impurity concentration than the n ⁇ semiconductor layer 2.
  • the impurity concentration of p layer 4 is preferably substantially equal to the impurity concentration of n layer 3.
  • the parallel pn layer 31 is designed such that a depletion layer (not shown) extends across the entire n layer 3 and p layer 4 sandwiched between the p layers 4 when a voltage is applied to the vertical superjunction MOSFET 101.
  • the n ⁇ semiconductor layer 2 is a non-doped epitaxial growth layer.
  • the n ⁇ semiconductor layer 2 is, for example, an epitaxial growth layer formed by stacking an n ⁇ semiconductor layer 2a, an n ⁇ semiconductor layer 2b, an n ⁇ semiconductor layer 2c, and an n ⁇ semiconductor layer 2d.
  • the n layer 3 is formed over the entire first region S1 of the n ⁇ semiconductor layer 2 where the vertical superjunction MOSFET 101 is formed.
  • the n layer 3 is a diffusion layer formed by, for example, phosphorus (P) ion-implanted in the entire first region S1 of the n ⁇ semiconductor layer 2 being diffused by heat treatment.
  • the p layer 4 is a diffusion layer formed by, for example, boron (B) ion-implanted into the n layer 3 being diffused by heat treatment.
  • the surface layer on the main surface 2 f side opposite to the main surface 2 g on the n + semiconductor layer 1 side of the n ⁇ semiconductor layer 2 includes a p well region 5 in contact with the p layer 4 and an n drift in contact with the n layer 3.
  • a region 6 is selectively provided.
  • P well region 5 is in contact with n drift region 6.
  • N drift region 6 is sandwiched between adjacent p well regions 5.
  • N layer 3 also constitutes an n drift layer.
  • An n source region 7 and a p contact region 8 are selectively provided on the surface layer of the p well region 5.
  • a gate electrode 10 is provided on the surface of the p well region 5 sandwiched between the n source region 7 and the n drift region 6 via a gate oxide film 9.
  • the interlayer insulating film 11 covers the gate electrode 10.
  • the source electrode 12 is electrically connected to the n source region 7.
  • the drain electrode 13 is electrically connected to the n + semiconductor layer 1 serving as an n drain layer.
  • the gate electrode 10, the source electrode 12 and the drain electrode 13 are insulated from each other by the interlayer insulating film 11.
  • the vertical superjunction MOSFET 101 having a planar gate structure is provided in the first region S1 of the n ⁇ semiconductor layer 2.
  • an isolation structure including an n buried isolation layer (fifth semiconductor layer) 15 and an n diffusion isolation layer 16 in contact with the n buried isolation layer 15 is provided.
  • the n buried isolation layer 15 is provided inside the n ⁇ semiconductor layer 2.
  • the n diffusion isolation layer 16 is provided so as to reach the n buried isolation layer 15 from the main surface 2 f opposite to the main surface 2 g of the n ⁇ semiconductor layer 2 on the n + semiconductor layer 1 side.
  • the n diffusion separation layer 16 is provided in contact with the outer peripheral portion of the n buried separation layer 15.
  • the n buried isolation layer 15 has a higher impurity concentration than the n ⁇ semiconductor layer 2. Further, the n buried isolation layer 15 has an impurity concentration substantially equal to that of the n layer 3 or the p layer 4.
  • the n diffusion separation layer 16 is a diffusion layer formed so as to reach the n buried separation layer 15 by thermal diffusion. The n diffusion isolation layer 16 has a higher impurity concentration than the n ⁇ semiconductor layer 2, for example.
  • the lateral MOSFET 102 is provided in a region of the n ⁇ semiconductor layer 2 surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16. Specifically, in the region surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16 in the n ⁇ semiconductor layer 2, the p well region 17, the n source region 18, and the n drain region 19 constituting the lateral MOSFET 102 are provided. Is provided.
  • an n source region 18 and an n drain region 19 are selectively provided apart from each other.
  • a gate electrode 21 is provided via a gate oxide film 20 on the surface of the p well region 17 between the n source region 18 and the n drain region 19.
  • a source electrode 22 and a drain electrode 23 are electrically connected to the n source region 18 and the n drain region 19, respectively.
  • the gate electrode 21, the source electrode 22 and the drain electrode 23 are insulated from each other by the interlayer insulating film 11 covering the gate electrode 21.
  • the planar MOSFET 102 is provided in the second region S 2 of the n ⁇ semiconductor layer 2.
  • Interlayer insulating film 11 covers a portion where the electrodes are not provided on the surface of n ⁇ semiconductor layer 2 including first and second regions S1 and S2 from first region S1 to second region S2.
  • the manufacturing cost can be reduced.
  • a method for manufacturing the semiconductor device 100 will be described later. Further, in the semiconductor device 100 shown in FIG. 1, the degree of freedom in element design can be increased. The reason is as follows.
  • the impurity concentration in the other region is higher than that in a region doped with impurities. For this reason, when another region is formed in a region doped with impurities, the range for selecting the impurity concentration in the other region is narrowed, and the degree of freedom in element design is reduced.
  • the semiconductor device 100 shown in FIG. 1 since the n layer 3 and the p well regions 5 and 17 can be formed in the non-doped n ⁇ semiconductor layer 2, the n layer 3 and the p well region 5 can be formed. , 17 can be selected in a wider range. Therefore, the degree of freedom in element design can be increased.
  • the lateral MOSFET 102 is electrically isolated from the vertical superjunction MOSFET 101 by the n buried isolation layer 15 and the n diffusion isolation layer 16 having a higher impurity concentration than the n ⁇ semiconductor layer 2. That is, the semiconductor device 100 is provided with an isolation structure including an n buried isolation layer 15 and an n diffusion isolation layer 16 having a higher impurity concentration than the n ⁇ semiconductor layer 2. Therefore, it is possible to suppress the malfunction of the parasitic transistor constituted by the vertical super junction MOSFET 101 and the lateral MOSFET 102 and to reduce the leakage current at the pn junction of the parasitic transistor.
  • an integrated circuit is configured in which only one lateral MOSFET 102 is formed on the same semiconductor substrate (n ⁇ semiconductor layer 2) as the vertical superjunction MOSFET 101.
  • a plurality of lateral MOSFETs 102 are formed to constitute an integrated circuit.
  • each of the plurality of lateral MOSFETs 102 is surrounded by an isolation structure composed of an n buried isolation layer 15 and an n diffusion isolation layer 16, and is electrically connected to other elements. Separated.
  • the lateral MOSFET 102 is arranged in a region surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16 in the n ⁇ semiconductor layer 2 constituting the semiconductor substrate. Thereby, the lateral MOSFET 102 is electrically isolated from the vertical superjunction MOSFET 101 disposed on the same semiconductor substrate. Therefore, the parasitic operation between the vertical superjunction MOSFET 101 and the lateral MOSFET 102 formed on the same semiconductor substrate can be suppressed.
  • FIG. 2 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device 110 includes a vertical superjunction MOSFET 111 formed in the first region S1 and a lateral MOSFET 112 formed in the second region S2 of the n ⁇ semiconductor layer 2 constituting the semiconductor substrate. Consists of.
  • the vertical superjunction MOSFET 111 includes an n + semiconductor layer 1 serving as an n drain layer, an n ⁇ semiconductor layer 2 in contact with the n + semiconductor layer 1, and a parallel pn layer 31 formed inside the n ⁇ semiconductor layer 2.
  • the parallel pn layer 31 includes an n layer 3 and a p layer 4 constituting a super junction structure. Specifically, n layer 3 and p layer 4 extend in a direction perpendicular to main surfaces 2f and 2g of semiconductor substrate (n ⁇ semiconductor layer 2), and main surfaces 2f and 2g of n ⁇ semiconductor layer 2 are formed. Are alternately arranged in the horizontal direction.
  • the parallel pn layer 31 is designed so that a depletion layer (not shown) extends across the entire n layer 3 and p layer 4 sandwiched between the p layers 4 when a voltage is applied to the vertical superjunction MOSFET 111. .
  • the n ⁇ semiconductor layer 2 is a non-doped epitaxial growth layer.
  • the n ⁇ semiconductor layer 2 is an epitaxial growth layer in which, for example, an n ⁇ semiconductor layer 2a, an n ⁇ semiconductor layer 2b, an n ⁇ semiconductor layer 2c, and an n ⁇ semiconductor layer 2d are sequentially stacked.
  • the n layer 3 and the p layer 4 are selectively formed in the first region S1 of the n ⁇ semiconductor layer 2, respectively.
  • the n layer 3 is a diffusion layer formed by, for example, phosphorus ion-implanted into the first region S1 of the n ⁇ semiconductor layer 2 being diffused by heat treatment.
  • the p layer 4 is a diffusion layer formed by, for example, boron ion-implanted into the first region S1 of the n ⁇ semiconductor layer 2 being diffused by heat treatment.
  • the surface layer on the main surface 2 f side opposite to the main surface 2 g on the n + semiconductor layer 1 side of the n ⁇ semiconductor layer 2 includes a p well region 5 in contact with the p layer 4 and an n drift in contact with the n layer 3.
  • a region 6 is selectively provided.
  • P well region 5 is in contact with n drift region 6.
  • N drift region 6 is sandwiched between adjacent p well regions 5.
  • N layer 3 also constitutes an n drift layer.
  • an n source region 7 and a p contact region 8 are selectively provided.
  • a gate electrode 10 is provided on the surface of the p well region 5 sandwiched between the n source region 7 and the n drift region 6 via a gate oxide film 9.
  • the interlayer insulating film 11 covers the gate electrode 10.
  • the source electrode 12 is electrically connected to the n source region 7.
  • the drain electrode 13 is electrically connected to the n + semiconductor layer 1 serving as an n drain layer.
  • the gate electrode 10, the source electrode 12 and the drain electrode 13 are insulated from each other by the interlayer insulating film 11.
  • the vertical superjunction MOSFET 111 having a planar gate structure is provided in the first region S1 of the n ⁇ semiconductor layer 2.
  • an isolation structure including an n buried isolation layer 15 and an n diffusion isolation layer 16 in contact with the n buried isolation layer 15 is provided.
  • the n buried isolation layer 15 is provided inside the n ⁇ semiconductor layer 2.
  • the n diffusion isolation layer 16 is provided so as to reach the n buried isolation layer 15 from the main surface 2 f opposite to the main surface 2 g of the n ⁇ semiconductor layer 2 on the n + semiconductor layer 1 side.
  • the n diffusion separation layer 16 is provided in contact with the outer peripheral portion of the n buried separation layer 15.
  • the lateral MOSFET 112 is provided in a region of the n ⁇ semiconductor layer 2 surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16. Specifically, in the region surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16 in the n ⁇ semiconductor layer 2, the p well region 17, the n source region 18, and the n drain region 19 that constitute the lateral MOSFET 112. Is provided. An n source region 18 and an n drain region 19 are selectively provided apart from each other on the surface layer of the p well region 17.
  • a gate electrode 21 is provided via a gate oxide film 20 on the surface of the p well region 17 sandwiched between the n source region 18 and the n drain region 19.
  • a source electrode 22 and a drain electrode 23 are electrically connected to the n source region 18 and the n drain region 19, respectively.
  • the gate electrode 21, the source electrode 22 and the drain electrode 23 are insulated from each other by the interlayer insulating film 11 covering the gate electrode 21.
  • the interlayer insulating film 11 provided with the planar MOSFET 112 having the planar gate structure is formed in the first and second regions from the first region S1 to the second region S2. A portion of the surface of the n ⁇ semiconductor layer 2 including S1 and S2 on which the electrodes are not provided is covered.
  • the impurity concentration in each region of the vertical superjunction MOSFET 111 and the lateral MOSFET 112 is the same as the impurity concentration in each region of the vertical superjunction MOSFET and the lateral MOSFET constituting the semiconductor device according to the first embodiment.
  • the n layer 3, the p layer 4, and the p well regions 5 and 17 can be formed in the non-doped n ⁇ semiconductor layer 2, the n layer 3, the p layer 4 and The range for selecting the impurity concentration of the p-well regions 5 and 17 is widened. Therefore, the degree of freedom in element design can be increased.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • the n layer 3 and the p layer 4 are selectively formed on the n ⁇ semiconductor layer 2 formed non-doped by the epitaxial growth method, so the semiconductor device according to the first embodiment.
  • the degree of freedom in device design can be increased compared to the above.
  • FIG. 3 is a cross-sectional view showing the configuration of the main part of the semiconductor device according to the third embodiment of the present invention.
  • the semiconductor device 120 includes a vertical superjunction MOSFET 121 formed in the first region S1 and a lateral MOSFET 122 formed in the second region S2 of the n ⁇ semiconductor layer 2 constituting the semiconductor substrate. Consists of.
  • the vertical super junction MOSFET 121 includes an n + semiconductor layer 1 serving as an n drain layer, an n ⁇ semiconductor layer 2 disposed on the surface of the n + semiconductor layer 1, and an n layer disposed inside the n ⁇ semiconductor layer 2. 3 and a p-layer 4 disposed through the n-layer 3.
  • the n layer 3 is provided from the first region S1 to the second region S2 of the n ⁇ semiconductor layer 2.
  • the p layer 4 is provided in the n layer 3 on the first region S1 side of the n ⁇ semiconductor layer 2.
  • n layer 3 and the p layer 4 constitute a parallel pn layer 31 having a super junction structure.
  • p layer 4 extends in a direction perpendicular to main surfaces 2 f and 2 g of semiconductor substrate (n ⁇ semiconductor layer 2), and touches n ⁇ semiconductor layer 2 through n layer 3.
  • p layer 4 is arranged at a predetermined period in the horizontal direction with respect to main surfaces 2 f and 2 g of n ⁇ semiconductor layer 2.
  • n layer 3 and p layer 4 constitute a superjunction structure in which the main surfaces 2f and 2g of n ⁇ semiconductor layer 2 are alternately and repeatedly arranged in the horizontal direction.
  • the parallel pn layer 31 is designed such that a depletion layer (not shown) extends across the entire n layer 3 and p layer 4 sandwiched between the p layers 4 when a voltage is applied to the vertical superjunction MOSFET 121. .
  • the n ⁇ semiconductor layer 2 is a non-doped epitaxial growth layer.
  • the n ⁇ semiconductor layer 2 is an epitaxial growth layer in which, for example, an n ⁇ semiconductor layer 2a, an n ⁇ semiconductor layer 2b, an n ⁇ semiconductor layer 2c, and an n ⁇ semiconductor layer 2d are sequentially stacked.
  • the n layer 3 is a diffusion layer formed by, for example, phosphorous ion-implanted into the entire region including the first region S1 and the second region S2 of the n ⁇ semiconductor layer 2 which is a non-doped epitaxial growth layer, diffused by heat treatment. It is.
  • the p layer 4 is a diffusion layer formed by, for example, boron ion-implanted into the n layer 3 being diffused by heat treatment.
  • the surface layer on the main surface 2 f side opposite to the main surface 2 g on the n + semiconductor layer 1 side of the n ⁇ semiconductor layer 2 includes a p well region 5 in contact with the p layer 4 and an n drift in contact with the n layer 3.
  • a region 6 is selectively provided.
  • P well region 5 is in contact with n drift region 6.
  • N drift region 6 is sandwiched between adjacent p well regions 5.
  • N layer 3 also constitutes an n drift layer.
  • an n source region 7 and a p contact region 8 are selectively provided.
  • a gate electrode 10 is provided on the surface of the p well region 5 sandwiched between the n source region 7 and the n drift region 6 via a gate oxide film 9.
  • the interlayer insulating film 11 covers the gate electrode 10.
  • the source electrode 12 is electrically connected to the n source region 7.
  • the drain electrode 13 is electrically connected to the n + semiconductor layer 1 serving as an n drain layer.
  • the gate electrode 10, the source electrode 12 and the drain electrode 13 are insulated from each other by the interlayer insulating film 11.
  • the vertical superjunction MOSFET 121 having a planar gate structure is provided in the first region S1 of the n ⁇ semiconductor layer 2.
  • an isolation structure including an n layer 3 serving as an n buried isolation layer and an n diffusion isolation layer 16 in contact with the n layer 3 serving as the n buried isolation layer is provided.
  • the n diffusion isolation layer 16 is provided so as to reach the n layer 3 serving as the n buried isolation layer from the main surface 2f opposite to the main surface 2g of the n ⁇ semiconductor layer 2 on the n + semiconductor layer 1 side.
  • the n diffusion separation layer 16 is formed so as to reach the n layer 3 serving as an n buried separation layer by thermal diffusion.
  • the lateral MOSFET 122 is provided in a region of the n ⁇ semiconductor layer 2 surrounded by the n layer 3 serving as the n buried isolation layer and the n diffusion isolation layer 16. Specifically, in the region of the n ⁇ semiconductor layer 2 surrounded by the n layer 3 serving as the n buried isolation layer and the n diffusion isolation layer 16, the p well region 17 and the n source region 18 constituting the lateral MOSFET 122 are provided. And an n drain region 19 is provided.
  • an n source region 18 and an n drain region 19 are selectively provided apart from each other.
  • a gate electrode 21 is provided via a gate oxide film 20 on the surface of the p well region 17 between the n source region 18 and the n drain region 19.
  • a source electrode 22 and a drain electrode 23 are electrically connected to the n source region 18 and the n drain region 19, respectively.
  • the gate electrode 21, the source electrode 22 and the drain electrode 23 are insulated from each other by the interlayer insulating film 11 covering the gate electrode 21.
  • the interlayer insulating film 11 covers a portion of the surface of the semiconductor substrate (n ⁇ semiconductor layer 2) where each electrode is not provided from the first region S1 to the second region S2.
  • the planar MOSFET 122 lateral MOSFET 122 is provided in the second region S2 of the n ⁇ semiconductor layer 2.
  • the impurity concentration in each region of the vertical superjunction MOSFET 121 and the lateral MOSFET 122 is the same as the impurity concentration in each region of the vertical superjunction MOSFET and the lateral MOSFET constituting the semiconductor device according to the first embodiment.
  • the n layer 3 functioning as a buried isolation layer is formed thicker than the semiconductor device according to the first embodiment. For this reason, the effects of suppressing the malfunction of the parasitic transistor constituted by the vertical superjunction MOSFET 121 and the lateral MOSFET 122 and reducing the leakage current at the pn junction of this parasitic transistor are compared to the semiconductor device according to the first embodiment. Can be further improved.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 4 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 4 of the present invention.
  • the semiconductor device 130 shown in FIG. 4 is different from the semiconductor device 100 shown in FIG. 1 in that the n buried isolation layer 15 and the n diffusion separation layer 16 constituting the isolation structure in the semiconductor device 100 are different from the p buried isolation layer in the semiconductor device 130. 24 and p diffusion separation layer 25.
  • the vertical superjunction MOSFET 131 and the horizontal MOSFET 132 are electrically connected by surrounding the horizontal MOSFET 132 with the p buried isolation layer 24 and the p diffusion isolation layer 25 having different conductivity types from the n ⁇ semiconductor layer 2.
  • the configuration of the semiconductor device 130 other than the p buried isolation layer 24 and the p diffusion isolation layer 25 is the same as that of the semiconductor device 100 shown in FIG.
  • the semiconductor device 100 shown in FIG. 1 has the effects of suppressing the malfunction of the parasitic transistor constituted by the vertical super junction MOSFET 131 and the lateral MOSFET 132 and reducing the leakage current at the pn junction of the parasitic transistor. Can be obtained as well.
  • the structure in which the n buried separation layer 15 and the n diffusion separation layer 16 constituting the separation structure are changed to the p buried separation layer 24 and the p diffusion separation layer 25 is that the n layer 3 and the p layer 4 of the parallel pn layer 31 are n ⁇ semiconductors.
  • the present invention can also be applied to the semiconductor device 110 shown in FIG.
  • n diffusion isolation layer 16 constituting the isolation structure is changed to the p diffusion isolation layer 25 is also applicable to the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed over the entire area of the n ⁇ semiconductor layer 2. Can do.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 5 is a sectional view showing the structure of the main part of the semiconductor device according to the fifth embodiment of the present invention.
  • the difference between the semiconductor device 140 shown in FIG. 5 and the semiconductor device 100 shown in FIG. 1 is that the n-channel lateral MOSFET 102 in the semiconductor device 100 is changed to a p-channel lateral MOSFET 142 in the semiconductor device 140.
  • reference numerals 18a and 19a denote a p source region and a p drain region. Further, a region of the n ⁇ semiconductor layer 2 surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16 is an n well region.
  • the configuration of the vertical superjunction MOSFET 141 is the same as that of the vertical superjunction MOSFET of the semiconductor device 100 shown in FIG.
  • the configuration in which the lateral MOSFET is a p-channel is configured such that the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2, or the n layer 3 is an n ⁇ semiconductor.
  • the present invention can also be applied to the semiconductor device 120 shown in FIG.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 6 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 6 of the present invention.
  • the difference between the semiconductor device 150 shown in FIG. 6 and the semiconductor device 140 shown in FIG. 5 is that the n buried isolation layer 15 and the n diffusion separation layer 16 constituting the isolation structure in the semiconductor device 140 are different from the p buried isolation layer in the semiconductor device 150. 24 and p diffusion separation layer 25.
  • the vertical super junction MOSFET 151 and the horizontal MOSFET 152 are electrically connected by surrounding the horizontal MOSFET 152 with the p buried isolation layer 24 and the p diffusion isolation layer 25 having different conductivity types from the n ⁇ semiconductor layer 2.
  • the configuration of the semiconductor device 150 other than the p buried isolation layer 24 and the p diffusion isolation layer 25 is the same as that of the semiconductor device 140 shown in FIG.
  • the malfunction of the parasitic transistor constituted by the vertical superjunction MOSFET 151 and the lateral MOSFET 152 is suppressed, and the leakage at the pn junction of this parasitic transistor is suppressed.
  • the effect of reducing current can be obtained similarly to the semiconductor device 140 shown in FIG.
  • the structure in which the lateral MOSFET is changed from the n channel to the p channel and the n buried isolation layer 15 and the n diffusion isolation layer 16 constituting the isolation structure are changed to the p buried isolation layer 24 and the p diffusion isolation layer 25 is a parallel pn layer.
  • the present invention can also be applied to the semiconductor device 110 shown in FIG. 2 in which 31 n layers 3 and p layers 4 are selectively formed in the n ⁇ semiconductor layer 2.
  • the n layer 3 is formed in the entire area of the n ⁇ semiconductor layer 2.
  • the present invention can also be applied to the semiconductor device 120 shown in FIG.
  • FIG. 7 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 7 of the present invention.
  • the semiconductor device 160 shown in FIG. 7 is different from the semiconductor device 100 shown in FIG. 1 in that in the semiconductor device 160, the n layer 26 is provided as a part of the isolation structure between the n buried isolation layer 15 and the n diffusion isolation layer 16. It is a point provided.
  • the n layer 26 is formed so as to be in contact with the outer peripheral portion of the n buried isolation layer 15.
  • the semiconductor device 160 by providing the n layer 26 as part of the isolation structure, in contact with the p-well region 17 n - n is a high-resistance layer - is thicker than the semiconductor device 100 the thickness of the semiconductor layer 2 .
  • the n diffusion isolation layer 16, the n buried isolation layer 15, and the n layer 26 form an isolation structure, and the vertical super junction MOSFET 161 and the lateral MOSFET 162 are electrically isolated.
  • the configuration of the semiconductor device 160 other than the n layer 26 is the same as that of the semiconductor device 100 shown in FIG.
  • the portion where the depletion layer extends in the region surrounded by the n diffusion isolation layer 16, the n buried isolation layer 15 and the n layer 26 of the n ⁇ semiconductor layer 2 increases. For this reason, it is possible to increase the breakdown voltage of the portion surrounded by the isolation structure, that is, the lateral MOSFET 162.
  • the isolation structure composed of the n diffusion isolation layer 16, the n buried isolation layer 15 and the n layer 26 is shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2.
  • the present invention can also be applied to the semiconductor device 110 shown.
  • the separation structure may be composed of a p diffusion separation layer, a p buried separation layer, and a p layer.
  • the isolation structure constituted by the p diffusion isolation layer, the p buried isolation layer, and the p layer has the semiconductor device shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2. 110 and the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed in the entire region of the n ⁇ semiconductor layer 2.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 8 is a sectional view showing the structure of the main part of the semiconductor device according to the eighth embodiment of the present invention.
  • the difference between the semiconductor device 170 shown in FIG. 8 and the semiconductor device 100 shown in FIG. 1 is that the n buried isolation layer 15 in the semiconductor device 170 is formed thicker than the semiconductor device 100.
  • the configuration of the semiconductor device 170 other than the thickness of the n-buried isolation layer 15 is the same as that of the semiconductor device 100 shown in FIG.
  • the n buried isolation layer 15 constituting the isolation structure thicker than the semiconductor device 100 shown in FIG. 1, the malfunction of the parasitic transistor formed by the vertical superjunction MOSFET 171 and the lateral MOSFET 172 can be suppressed, and the parasitic transistor The effect of reducing the leakage current at the pn junction can be further improved.
  • the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2.
  • the present invention can also be applied to the semiconductor device 110 illustrated in FIG.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 9 is a sectional view showing the structure of the main part of the semiconductor device according to the ninth embodiment of the present invention.
  • the semiconductor device 180 shown in FIG. 9 is different from the semiconductor device 160 shown in FIG. 7 in that, in the semiconductor device 180, the n diffusion separation layer 16a reaches the n buried separation layer 15 without providing the n layer 26 in the semiconductor device 160. It is a point formed so deeply.
  • an isolation structure is formed by n buried isolation layer 15 and n diffusion isolation layer 16a, and the thickness of n ⁇ semiconductor layer 2 in contact with p well region 17 is larger than that of semiconductor device 100 shown in FIG. It is thick.
  • the vertical superjunction MOSFET 181 and the lateral MOSFET 182 are electrically separated by an isolation structure including the n buried isolation layer 15 and the n diffusion isolation layer 16a.
  • the configuration other than the depth of the n diffusion isolation layer 16a of the semiconductor device 180 is the same as that of the semiconductor device 160 shown in FIG.
  • the lateral MOSFET 182 can have a high breakdown voltage as in the semiconductor device 160 illustrated in FIG.
  • the structure in which the n buried isolation layer 15 and the n diffusion isolation layer 16a form an isolation structure and the n ⁇ semiconductor layer 2 in contact with the p well region 17 is formed thicker than the semiconductor device 100 shown in FIG.
  • the present invention can also be applied to the semiconductor device 110 shown in FIG. 2 in which the n layer 3 and the p layer 4 of the layer 31 are selectively formed in the n ⁇ semiconductor layer 2.
  • the separation structure may be composed of a p diffusion separation layer, a p buried separation layer, and a p layer.
  • the isolation structure constituted by the p diffusion isolation layer, the p buried isolation layer, and the p layer has the semiconductor device shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2. 110 and the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed in the entire region of the n ⁇ semiconductor layer 2.
  • the same effect as that of the semiconductor device according to the seventh embodiment can be obtained.
  • FIG. 10 is a sectional view showing the structure of the main part of the semiconductor device according to the tenth embodiment of the present invention.
  • a difference between the semiconductor device 190 shown in FIG. 10 and the semiconductor device 100 shown in FIG. 1 is that the n diffusion isolation layer 16 in the semiconductor device 100 is changed to a trench isolation structure 27 in the semiconductor device 190.
  • the trench isolation structure 27 has a configuration in which an insulating film is formed on the side wall and bottom surface of the trench 27a, and polysilicon is embedded inside the trench 27a via the insulating film.
  • the trench isolation structure 27 is provided with a depth reaching the n buried isolation layer 15.
  • the trench isolation structure 27 may have a configuration in which the inside of the trench 27a is entirely filled with an insulating material.
  • the configuration of the semiconductor device 190 other than the trench isolation structure 27 is the same as that of the semiconductor device 100 shown in FIG.
  • the malfunction of the parasitic transistor formed by the vertical superjunction MOSFET 191 and the lateral MOSFET 192 can be suppressed, or the pn junction of the parasitic transistor can be reduced.
  • the effect of reducing leakage current can be obtained.
  • the isolation structure constituted by the n buried isolation layer 15 and the trench isolation structure 27 includes the semiconductor device 110 shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2.
  • the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed over the entire area of the n ⁇ semiconductor layer 2 can also be applied.
  • the separation structure may be composed of a p diffusion separation layer, a p buried separation layer, and a p layer.
  • the isolation structure constituted by the p diffusion isolation layer, the p buried isolation layer, and the p layer has the semiconductor device shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2. 110 and the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed in the entire region of the n ⁇ semiconductor layer 2.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 11 is a cross-sectional view showing the structure of the main part of the semiconductor device according to Embodiment 11 of the present invention.
  • the difference between the semiconductor device 200 shown in FIG. 11 and the semiconductor device 100 shown in FIG. 1 is that the impurity concentration of the n buried isolation layer 28 constituting the isolation structure in the semiconductor device 200 is higher than that of the n layer 3.
  • the configuration of the semiconductor device 200 other than the impurity concentration of the n-buried isolation layer 28 is the same as that of the semiconductor device 100 shown in FIG.
  • the effects of suppressing the malfunction of the parasitic transistor formed by the vertical superjunction MOSFET 201 and the lateral MOSFET 202 and reducing the leakage current at the pn junction of the parasitic transistor are further improved. can do.
  • the isolation structure composed of the n diffusion isolation layer 16 and the n buried isolation layer 28 has the semiconductor device 110 shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2.
  • the present invention can be applied to the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed over the entire area of the n ⁇ semiconductor layer 2.
  • the separation structure may be composed of a p diffusion separation layer, a p buried separation layer, and a p layer.
  • the isolation structure constituted by the p diffusion isolation layer, the p buried isolation layer, and the p layer has the semiconductor device shown in FIG. 2 in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2. 110 and the semiconductor device 120 shown in FIG. 3 in which the n layer 3 is formed in the entire region of the n ⁇ semiconductor layer 2.
  • the same effect as that of the semiconductor device according to the first embodiment can be obtained.
  • FIG. 12 is a sectional view showing the structure of the main part of the semiconductor device according to the twelfth embodiment of the present invention.
  • a difference between the semiconductor device 210 shown in FIG. 12 and the semiconductor device 100 shown in FIG. 1 is that the gate structure of the vertical superjunction MOSFET 211 in the semiconductor device 210 is changed from a planar gate structure to a trench gate structure.
  • reference numeral 10a is a gate trench
  • reference numeral 10b is a gate oxide film. That is, in the semiconductor device 210, a trench 10 a that contacts the p well region 5 and reaches the n layer 3 of the parallel pn layer 31 is provided between adjacent p well regions 5.
  • a gate electrode 10 is buried in the trench 10a via a gate oxide film 10b.
  • the configuration of the vertical super junction MOSFET 211 other than the gate structure is the same as that of the vertical super junction MOSFET of the semiconductor device 100 shown in FIG.
  • the configuration of the lateral MOSFET 212 is the same as that of the lateral MOSFET of the semiconductor device 100 shown in FIG.
  • the vertical super junction MOSFET 211 has a trench gate structure in which the n layer 3 and the p layer 4 of the parallel pn layer 31 are selectively formed in the n ⁇ semiconductor layer 2 as shown in FIG. the n - can be applied to a semiconductor device 120 shown in FIG. 3 which is formed over the entire area of the semiconductor layer 2.
  • FIG. 13A is a sectional view showing a method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing the semiconductor device 100 according to the first embodiment shown in FIG. 1 will be described.
  • a support substrate to be the n + semiconductor layer 1 is prepared.
  • the n + semiconductor layer 1 becomes an n drain layer of the vertical superjunction MOSFET 101 (FIG. 13A).
  • the n ⁇ semiconductor layer 2a is non-doped on the n + semiconductor layer 1 and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • n - semiconductor layer 2a a vertical n-type impurity to the entire area of the first region S1 for forming the super junction MOSFET 101 (eg, phosphorus, etc.) by ion implantation 53a of, n - a first region of the semiconductor layer 2a
  • An n-type ion implantation layer 3a is formed on the surface layer of S1 (FIG. 13B).
  • the ion implantation 53a into the n ⁇ semiconductor layer 2a is performed using, for example, a resist mask (not shown) having an opening exposing the entire first region S1 of the n ⁇ semiconductor layer 2a. That is, the n-type ion implantation layer 3a formation region of the n ⁇ semiconductor layer 2a is exposed in the opening of the resist mask.
  • the resist mask used for the ion implantation 53a is, for example, formed in advance on the surface of the n ⁇ semiconductor layer 2a before the ion implantation 53a to the n ⁇ semiconductor layer 2a is performed, and the subsequent ion implantation to the n-type ion implantation layer 3a. It is removed before the formation of the resist mask used for 54a.
  • the resist mask when ion implantation is performed on the semiconductor layer or the ion implantation layer, the resist mask is formed in the same manner as the ion implantation 53a to the n ⁇ semiconductor layer 2a. (Although the description and illustration are omitted in Embodiments 14 to 20 as well, a resist mask is used during ion implantation).
  • a resist mask having an opening that selectively exposes a desired region of the semiconductor layer or the ion implantation layer is formed.
  • the resist mask is used as a mask for ion implantation, and then removed before the resist mask is formed at the next ion implantation or before the epitaxial layer is formed.
  • ion implantation 54a of a p-type impurity (for example, boron) is selectively performed on the n-type ion implantation layer 3a to form a plurality of p-type ion implantation layers 4a on the surface layer of the n-type ion implantation layer 3a.
  • the dose amount of the p-type impurity in the ion implantation 54a into the n-type ion implantation layer 3a is larger than the dose amount of the n-type impurity in the ion implantation 53a when forming the n-type ion implantation layer 3a in the n ⁇ semiconductor layer 2a. Amount.
  • the n ⁇ semiconductor layer 2b is non-doped on the n ⁇ semiconductor layer 2a and is epitaxially grown to a thickness of, for example, about 7 ⁇ m. Then, n - ion implantation is performed 53b of n-type impurities in the entire region of the first region S1 of the semiconductor layer 2b, n - to form an n-type ion implanted layer 3b on the surface layer of the first region S1 of the semiconductor layer 2b.
  • a p-type impurity ion implantation 54b is selectively performed in a region of the n-type ion implantation layer 3b immediately above the p-type ion implantation layer 4a, and a plurality of p-type ion implantations are performed on the surface layer of the n-type ion implantation layer 3b.
  • the layer 4b is formed (FIG. 13D).
  • the dose amount of the p-type impurity in the ion implantation 54b into the n-type ion implantation layer 3b is larger than the dose amount of the n-type impurity in the ion implantation 53b when forming the n-type ion implantation layer 3b in the n ⁇ semiconductor layer 2b. Amount.
  • the steps of forming the n ⁇ semiconductor layer 2b, the n-type ion implantation layer 3b, and the p-type ion implantation layer 4b are usually performed as 6 and 7. Repeat about several times to increase the thickness of the completed parallel pn layer 31.
  • the n ⁇ semiconductor layer 2c is non-doped on the n ⁇ semiconductor layer 2b, and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • ion implantation 53c of n-type impurity is performed on the entire region of the first region S1 and the entire second region S2 forming the n buried isolation layer 15 in the n ⁇ semiconductor layer 2c.
  • n - with n-type ion implanted layer 3c on the surface layer of the first region S1 of the semiconductor layer 2c is formed
  • n - n-type ion implantation layer 15a on the surface layer of the second region S2 of the semiconductor layer 2c is It is formed.
  • ion implantation 54c of p-type impurities is selectively performed in a region of the n-type ion implantation layer 3c immediately above the p-type ion implantation layer 4b, and a plurality of p-type ions are formed on the surface layer of the n-type ion implantation layer 3c.
  • An injection layer 4c is formed (FIG. 14E).
  • p-type ion implanted layer 4a ⁇ 4c is, n - n constituting the semiconductor layer 2 - are formed so as to be aligned in a direction perpendicular to the main surface of the semiconductor substrate comprising a semiconductor layer 2a ⁇ 2c.
  • the dose amount of the p-type impurity in the ion implantation 54c into the n-type ion implantation layer 3c is larger than the dose amount of the n-type impurity in the ion implantation 53c when forming the n-type ion implantation layer 3c in the n ⁇ semiconductor layer 2c. Amount.
  • the n ⁇ semiconductor layer 2d is epitaxially grown on the n ⁇ semiconductor layer 2c in a non-doped manner (FIG. 14F).
  • the n-type ion implantation layers 3a to 3c, 15a and the p-type ion implantation layers 4a to 4c formed in the n ⁇ semiconductor layers 2a to 2c are activated by heat treatment, and the n ⁇ semiconductor layers 2a to 2c are activated.
  • the n-type impurity and the p-type impurity ion-implanted into the first electrode are diffused.
  • the n-type ion implantation layers 3a to 3c and the p-type ion implantation layers 4a to 4c formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2c are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 is formed in the first region S1 of the n ⁇ semiconductor layer 2 in which the n layers 3 and the p layers 4 are alternately and repeatedly arranged.
  • the parallel pn layer 31 formed in the first region S1 of the n ⁇ semiconductor layer 2 has a super junction structure.
  • the parallel pn layer 31 is preferably formed so that the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 are substantially equal. The reason is as follows.
  • the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 substantially equal, a depletion layer spreads over the entire area of the n layer 3 and the p layer 4 when a voltage is applied.
  • the thickness of the parallel pn layer 31 is made thinner than the case where the drift layer is made of only the n layer, and the impurity concentration of the n layer 3 is made higher than the case where the drift layer is made of only the n layer.
  • the trade-off with (ON resistance) can be improved.
  • the n-type impurity ion-implanted into the second region S2 of the n ⁇ semiconductor layers 2c and 2d is activated and has an impurity concentration of about 2 ⁇ 10 15 cm ⁇ 3 to 7 ⁇ 10 15 cm ⁇ 3.
  • the buried isolation layer 15 is formed.
  • the p well region 5, the n drift region 6, the n source region 7 and the p contact region 8 of the vertical superjunction MOSFET 101 are formed.
  • a gate oxide film 9, a gate electrode 10, an interlayer insulating film 11, a source electrode (not shown), and the like are formed. That is, the planar gate structure of the vertical superjunction MOSFET 101 is formed.
  • an n diffusion separation layer 16 reaching the n buried separation layer 15 is formed in the second region S2 of the n ⁇ semiconductor layer 2d.
  • the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1 to complete the semiconductor device 100 shown in FIG.
  • n - the areas of the n diffusion isolation layer 16 and the lateral MOSFET102 formed in the second region S2 of the semiconductor layer 2d is, n - vertical superjunction MOSFET101 formed in the first region S1 of the semiconductor layer 2d, for example, the The conductive type regions may be formed simultaneously (hereinafter, the regions of the vertical superjunction MOSFET and the lateral MOSFET may also be formed simultaneously in the fourteenth to twentieth embodiments).
  • the manufacturing cost can be reduced.
  • the impurity dose amount may be larger than the impurity dose amount for forming the n layer 3.
  • the impurity concentration of the n buried isolation layer 15 can be made higher than the impurity concentration of the n layer 3.
  • the lateral MOSFET 102 is less susceptible to the adverse effect of the drain voltage than the lateral MOSFET of the semiconductor device 100 shown in FIG.
  • the semiconductor device 100 shown in FIG. 1 described above by repeatedly performing the step of forming the n ⁇ semiconductor layer 2b, the n-type ion implantation layer 3b, and the p-type ion implantation layer 4b (step of FIG. 13D).
  • the thickness of the parallel pn layer 31 can be increased.
  • the semiconductor device 190 shown in FIG. 10 can be manufactured by forming the trench isolation structure 27 at the location where the n diffusion isolation layer 16 is formed.
  • the trench isolation structure 27 is formed by, for example, forming a trench 27a reaching the n buried isolation layer 15 from the main surface 2f of the n ⁇ semiconductor layer 2 including the n ⁇ semiconductor layers 2a to 2b, and then insulating the trench 27a. It is formed by embedding polysilicon through a film.
  • the number of layers stacked is not limited to this.
  • the injection layer 3c is formed at the same time.
  • the n buried isolation layer 15 constituting the isolation structure that electrically isolates the vertical superjunction MOSFET 101 and the lateral MOSFET 102 is formed in a process for forming the parallel pn layer 31 of the vertical superjunction MOSFET 101. Can do. Therefore, it is not necessary to perform a process only for forming the n buried isolation layer 15. Thereby, manufacturing cost can be reduced.
  • FIG. 16A is a sectional view showing the method of manufacturing a semiconductor device according to the fourteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing the semiconductor device 110 according to the second embodiment shown in FIG. 2 will be described.
  • a support substrate to be the n + semiconductor layer 1 is prepared.
  • the n + semiconductor layer 1 becomes an n drain layer of the vertical superjunction MOSFET 111 (FIG. 16A).
  • the n ⁇ semiconductor layer 2a is non-doped on the n + semiconductor layer 1 and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • n - semiconductor layer 2a, a vertical n-type impurity to the first region S1 for forming the super junction MOSFET 111 (eg, phosphorus, etc.) in ion implantation 53a selectively performs the, n - the first semiconductor layer 2a
  • a plurality of n-type ion implantation layers 3a are formed in the surface layer of the region S1 (FIG. 16B).
  • n - adjacent to the n-type ion implanted layer 3a formed in the first region S1 of the semiconductor layer 2a p-type impurity (e.g., boron, etc.) selectively performing ion implantation 54a of, n - semiconductor layer
  • p-type impurity e.g., boron, etc.
  • a plurality of p-type ion implantation layers 4a are formed on the surface layer of the first region S1 of 2a (FIG. 16C). That is, the p-type ion implantation layer 4a is formed between the n-type ion implantation layer 3a formed in the first region S1 of the n ⁇ semiconductor layer 2a so as to be in contact with the n-type ion implantation layer 3a.
  • the n ⁇ semiconductor layer 2b is non-doped on the n ⁇ semiconductor layer 2a and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • ion implantation 53b of n-type impurities is selectively performed in a region of the n ⁇ semiconductor layer 2b immediately above the n-type ion implantation layer 3a, and a plurality of n-type ion implantation layers are formed on the surface layer of the n ⁇ semiconductor layer 2b. 3b is formed.
  • a p-type impurity ion implantation 54b is selectively performed in a region of the n ⁇ semiconductor layer 2b immediately above the p-type ion implantation layer 4a, and a plurality of p-type ion implantation layers 4b are formed on the surface layer of the n ⁇ semiconductor layer 2b. Is formed (FIG. 16D).
  • the steps of forming the n ⁇ semiconductor layer 2b, the n-type ion implantation layer 3b, and the p-type ion implantation layer 4b are usually performed as 6 and 7. This is repeated about several times to increase the thickness of the parallel pn layer 31.
  • the n ⁇ semiconductor layer 2c is epitaxially grown undoped on the n ⁇ semiconductor layer 2b. Then, n - ion implantation 53c of the n-type impurity to the entire area of the second region S2 of the semiconductor layer 2c selectively - region falls just above the n-type ion implanted layer 3b of the semiconductor layer 2c, and n. As a result, a plurality of n-type ion implantation layers 3c are formed in the surface layer of the first region S1 of the n ⁇ semiconductor layer 2c, and the n-type ion implantation layers are formed in the surface layer of the second region S2 of the n ⁇ semiconductor layer 2c. 15a is formed.
  • n - semiconductor layer 2c a region corresponding to directly above the p-type ion implanted layer 4b by ion implantation 54c of the p-type impurity selectively, n - semiconductor layer 2c plurality of the surface layer of the first areas S1 A p-type ion implantation layer 4c is formed (FIG. 17E).
  • n-type ion implanted layer 3a ⁇ 3c are, n - n constituting the semiconductor layer 2 - are formed so as to be aligned in a direction perpendicular to the main surface of the semiconductor substrate comprising a semiconductor layer 2a ⁇ 2c.
  • p-type ion implanted layer 4a ⁇ 4c is, n - n constituting the semiconductor layer 2 - are formed so as to be aligned in a direction perpendicular to the main surface of the semiconductor substrate comprising a semiconductor layer 2a ⁇ 2c.
  • the n ⁇ semiconductor layer 2d is epitaxially grown undoped on the n ⁇ semiconductor layer 2c (FIG. 17F).
  • the n-type ion implantation layers 3a to 3c, 15a and the p-type ion implantation layers 4a to 4c formed in the n ⁇ semiconductor layers 2a to 2c are activated by heat treatment, and the n ⁇ semiconductor layers 2a to 2c are activated.
  • the n-type impurity and the p-type impurity ion-implanted into the first electrode are diffused.
  • the n-type ion implantation layers 3a to 3c and the p-type ion implantation layers 4a to 4c formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2c are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 is formed in the first region S1 of the n ⁇ semiconductor layer 2 in which the n layers 3 and the p layers 4 are alternately and repeatedly arranged.
  • the parallel pn layer 31 formed in the first region S1 of the n ⁇ semiconductor layer 2 has a super junction structure.
  • the parallel pn layer 31 is preferably formed so that the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 are substantially equal. The reason is as follows. By making the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 substantially equal, a depletion layer spreads over the entire area of the n layer 3 and the p layer 4 when a voltage is applied.
  • the thickness of the parallel pn layer 31 is made thinner than the case where the drift layer is made of only the n layer, and the impurity concentration of the n layer 3 is made higher than the case where the drift layer is made of only the n layer.
  • the trade-off with (ON resistance) can be improved.
  • n-type impurity ion-implanted into the second region S2 of the n ⁇ semiconductor layers 2c and 2d becomes the n buried isolation layer 15 by being activated.
  • 2c, n - is the lowest layer of the semiconductor layer 2 n - semiconductor layer 2a within and, n - is the top layer of the semiconductor layer 2 It also diffuses into the n ⁇ semiconductor layer 2d. That is, the n layer 3 and the p layer 4 are formed over the n ⁇ semiconductor layers 2a to 2d (FIG. 18 (g)).
  • the p well region 5 In the first region S1 of the uppermost n ⁇ semiconductor layer 2d, the p well region 5, the n drift region 6, the n source region 7, the p contact region 8, the gate oxide film 9, and the gate of the vertical superjunction MOSFET 111 are formed.
  • An electrode 10 and a source electrode are formed. That is, the planar gate structure of the vertical superjunction MOSFET 111 is formed.
  • an n diffusion separation layer 16 reaching the n buried separation layer 15 is formed in the second region S2 of the n ⁇ semiconductor layer 2d.
  • the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1 to complete the semiconductor device 110 shown in FIG.
  • the manufacturing cost can be reduced.
  • the impurity concentration can be arbitrarily set and the degree of freedom in design is improved.
  • An n-type impurity ion implantation 53c for forming the n-buried isolation layer 15 and an ion implantation for forming the n-layer 3 are separately performed to obtain an impurity dose for forming the n-buried isolation layer 15.
  • the impurity dose for forming the n layer 3 may be larger.
  • the semiconductor device 190 shown in FIG. 10 can be manufactured by forming the trench isolation structure 27 at the location where the n diffusion isolation layer 16 is formed.
  • the trench isolation structure 27 is formed by, for example, forming a trench 27a reaching the n buried isolation layer 15 from the main surface 2f of the n ⁇ semiconductor layer 2 including the n ⁇ semiconductor layers 2a to 2b, and then insulating the trench 27a. It is formed by embedding polysilicon through a film.
  • n - constituting the semiconductor layer 2 The number of layers stacked is not limited to this.
  • the fourteenth embodiment the same effect as that of the method for manufacturing a semiconductor device according to the thirteenth embodiment can be obtained. That is, the number of layers constituting the n ⁇ semiconductor layer 2 may be less than or greater than four.
  • FIG. 19A are sectional views showing the method of manufacturing a semiconductor device according to the fifteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing the semiconductor device 120 according to the third embodiment shown in FIG. 3 will be described.
  • a support substrate to be the n + semiconductor layer 1 is prepared.
  • the n + semiconductor layer 1 becomes the n drain layer of the vertical superjunction MOSFET 121 (FIG. 19A).
  • the n ⁇ semiconductor layer 2a is non-doped on the n + semiconductor layer 1 and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • ions of n-type impurities for example, phosphorus
  • Injection 53a is performed.
  • n - the entire area of the semiconductor layer 2a, n - n-type ion implanted layer 3a is formed on the surface layer of the semiconductor layer 2a (FIG. 19 (b)).
  • n - p-type impurity to n-type ion implanted layer 3a of the first regions S1 of the semiconductor layer 2a selectively performing ion implantation 54a of, n - a first region of the semiconductor layer 2a
  • a plurality of p-type ion implantation layers 4a are formed on the surface layer of the n-type ion implantation layer 3a on the S1 side (FIG. 19C).
  • the dose amount of the p-type impurity in the ion implantation 54a into the n-type ion implantation layer 3a is larger than the dose amount of the n-type impurity in the ion implantation 53a when forming the n-type ion implantation layer 3a in the n ⁇ semiconductor layer 2a. Amount.
  • the n ⁇ semiconductor layer 2b is non-doped on the n ⁇ semiconductor layer 2a and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • ion implantation 53b of n-type impurities is performed on the entire region including the first region S1 and the second region S2 of the n ⁇ semiconductor layer 2b.
  • n - the entire area of the semiconductor layer 2b, n - n-type ion implanted layer 3b on the surface layer of the semiconductor layer 2b is formed.
  • ion implantation 54b of a p-type impurity is selectively performed in a region of the n-type ion implantation layer 3b immediately above the p-type ion implantation layer 4a, and a plurality of p-type ion implantation layers are formed on the surface layer of the n-type ion implantation layer 3b. 4b is formed (FIG. 19D).
  • the dose amount of the p-type impurity in the ion implantation 54b into the n-type ion implantation layer 3b is larger than the dose amount of the n-type impurity in the ion implantation 53b when forming the n-type ion implantation layer 3b in the n ⁇ semiconductor layer 2b. Amount.
  • the steps of forming the n ⁇ semiconductor layer 2b, the n-type ion implantation layer 3b, and the p-type ion implantation layer 4b are usually performed as 6 and 7. Repeat about several times to increase the thickness of the completed parallel pn layer 31.
  • the n ⁇ semiconductor layer 2c is epitaxially grown to a thickness of about 7 ⁇ m, for example, without doping.
  • ion implantation 53c of n-type impurities is performed on the entire region including the first region S1 and the second region S2 of the n ⁇ semiconductor layer 2c.
  • n - the entire area of the semiconductor layer 2c, n - n-type ion implanted layer 3c on the surface layer of the semiconductor layer 2c is formed.
  • ion implantation 54c of a p-type impurity is selectively performed in a region of the n-type ion implantation layer 3c immediately above the p-type ion implantation layer 4b, and a plurality of p-type ion implantation layers are formed on the surface layer of the n-type ion implantation layer 3c. 4c is formed (FIG. 20E).
  • the p type ion implantation layer 4a ⁇ 4c is, n - are formed so as to be aligned in a direction perpendicular to the main surface of the semiconductor substrate comprising a semiconductor layer 2a ⁇ 2c - n constituting the semiconductor layer 2.
  • the dose amount of the p-type impurity in the ion implantation 54c into the n-type ion implantation layer 3c is larger than the dose amount of the n-type impurity in the ion implantation 53c when forming the n-type ion implantation layer 3c in the n ⁇ semiconductor layer 2c. Amount.
  • the n ⁇ semiconductor layer 2d is epitaxially grown on the n ⁇ semiconductor layer 2c in a non-doped manner (FIG. 20F). Then, by heat treatment, each of the n - semiconductor layer 2a n-type ion implanted layer 3a formed on ⁇ 2c ⁇ 3c and p-type ion implanted layer 4a ⁇ 4c is activated, the n - ions in the semiconductor layer 2a ⁇ 2c The implanted n-type impurity and p-type impurity are diffused.
  • the n-type ion implantation layers 3a to 3c and the p-type ion implantation layers 4a to 4c formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2c are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 in which the n layer 3 and the p layer 4 are alternately and repeatedly arranged is formed in the first region S1 of the n ⁇ semiconductor layer 2.
  • the n-type ion implantation layers 3 a to 3 c are connected to each other in the direction perpendicular to the main surface of the n ⁇ semiconductor layer 2 to form the n layer 3.
  • the parallel pn layer 31 formed in the first region S1 of the n ⁇ semiconductor layer 2 has a super junction structure.
  • the parallel pn layer 31 is preferably formed so that the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 are substantially equal. The reason is as follows. By making the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 substantially equal, a depletion layer spreads over the entire area of the n layer 3 and the p layer 4 when a voltage is applied.
  • the thickness of the parallel pn layer 31 is made thinner than the case where the drift layer is made of only the n layer, and the impurity concentration of the n layer 3 is made higher than the case where the drift layer is made of only the n layer.
  • the trade-off with (ON resistance) can be improved.
  • the n layer 3 formed in the second region S2 of the n ⁇ semiconductor layers 2a to 2c becomes a thick n buried isolation layer having the same thickness as the parallel pn layer 31.
  • Each n - semiconductor layer 2a ⁇ ion implanted n-type impurity and p-type impurities.
  • 2c, n - is the lowest layer of the semiconductor layer 2 n - semiconductor layer 2a within and, n - is the top layer of the semiconductor layer 2 It also diffuses into the n ⁇ semiconductor layer 2d. That is, the n layer 3 and the p layer 4 are formed over the n ⁇ semiconductor layers 2a to 2d (FIG. 21 (g)).
  • the p well region 5 In the first region S1 of the uppermost n ⁇ semiconductor layer 2d, the p well region 5, the n drift region 6, the n source region 7, the p contact region 8, the gate oxide film 9, and the gate of the vertical superjunction MOSFET 121 are formed.
  • An electrode 10 and a source electrode are formed. That is, the planar gate structure of the vertical super junction MOSFET 121 is formed.
  • an n diffusion separation layer 16 reaching the n layer 3 is formed in the second region S2 of the n ⁇ semiconductor layer 2d.
  • the p well region 17, the n source region 18, the n drain region 19 of the lateral MOSFET 122, A gate oxide film 20, a gate electrode 21, a source electrode (not shown), a drain electrode (not shown), and the like are formed. That is, a planar gate structure of the lateral MOSFET 122 is formed (FIG. 21H).
  • the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1, the semiconductor device 120 shown in FIG. 3 is completed.
  • the n buried isolation layer is formed by the n layer 3, and the n buried isolation layer and the n layer 3 constituting the parallel pn layer 31 are integrally formed, so that the same thickness as the parallel pn layer 31 is obtained.
  • a thick n buried isolation layer can be formed. As a result, the malfunction of the parasitic transistor can be suppressed, and the leakage current at the pn junction of the parasitic transistor can be reduced.
  • n p-well region and the n source regions are formed - n which is the uppermost layer of the semiconductor layer 2 - semiconductor layer 2d is, n - thickly formed than the semiconductor layer 2a - n is a lowermost semiconductor layer 2 It is preferable.
  • the same effect as that of the semiconductor device manufacturing method according to the thirteenth embodiment can be obtained.
  • FIG. 22A is a sectional view showing the method of manufacturing a semiconductor device according to the sixteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing the semiconductor device 130 according to the fourth embodiment shown in FIG. 4 will be described.
  • the n + semiconductor layer 1 becomes the n drain layer of the vertical superjunction MOSFET 131 (FIG. 22A).
  • the n ⁇ semiconductor layer 2a is non-doped on the n + semiconductor layer 1 and is epitaxially grown to a thickness of, for example, about 7 ⁇ m.
  • n - semiconductor layer 2a a vertical n-type impurity to the entire area of the first region S1 for forming the super junction MOSFET 131 (eg, phosphorus, etc.) by ion implantation 53a of, n - a first region of the semiconductor layer 2a
  • An n-type ion implantation layer 3a is formed on the surface layer of S1 (FIG. 22B).
  • ion implantation 54a of a p-type impurity (for example, boron) is selectively performed on the n-type ion implantation layer 3a to form a plurality of p-type ion implantation layers 4a on the surface layer of the n-type ion implantation layer 3a.
  • the dose amount of the p-type impurity in the ion implantation 54a into the n-type ion implantation layer 3a is larger than the dose amount of the n-type impurity in the ion implantation 53a when forming the n-type ion implantation layer 3a in the n ⁇ semiconductor layer 2a. Amount.
  • the n ⁇ semiconductor layer 2b is non-doped on the n ⁇ semiconductor layer 2a and is epitaxially grown to a thickness of, for example, about 7 ⁇ m. Then, n - ion implantation is performed 53b of n-type impurities in the entire region of the first region S1 of the semiconductor layer 2b, n - to form an n-type ion implanted layer 3b on the surface layer of the first region S1 of the semiconductor layer 2b.
  • a p-type impurity ion implantation 54b is selectively performed in a region of the n-type ion implantation layer 3b immediately above the p-type ion implantation layer 4a, and a plurality of p-type ion implantations are performed on the surface layer of the n-type ion implantation layer 3b.
  • a layer 4b is formed (FIG. 22D).
  • the dose amount of the p-type impurity in the ion implantation 54b into the n-type ion implantation layer 3b is larger than the dose amount of the n-type impurity in the ion implantation 53b when forming the n-type ion implantation layer 3b in the n ⁇ semiconductor layer 2b. Amount.
  • the steps of forming the n ⁇ semiconductor layer 2b, the n-type ion implantation layer 3b, and the p-type ion implantation layer 4b are usually performed as 6 and 7. Repeat about several times to increase the thickness of the completed parallel pn layer 31.
  • the n ⁇ semiconductor layer 2c is epitaxially grown undoped on the n ⁇ semiconductor layer 2b.
  • ion implantation 53c of n-type impurities is performed on the entire area of the first region S1 of the n ⁇ semiconductor layer 2c.
  • n - over the entire area of the first region S1 of the semiconductor layer 2c n - n-type ion implanted layer 3c on the surface layer of the semiconductor layer 2c is formed.
  • ion implantation 54c of p-type impurities is performed on the entire region of the region immediately above the p-type ion implantation layer 4b of the n-type ion implantation layer 3c and the second region S2 of the n ⁇ semiconductor layer 2c.
  • a plurality of p-type ion implantation layers 4c are formed on the surface layer of the n-type ion implantation layer 3c, and a p-type ion implantation layer 24a is formed on the surface layer of the second region S2 of the n ⁇ semiconductor layer 2c.
  • the dose amount of the p-type impurity in the ion implantation 54c into the n-type ion implantation layer 3c and the n ⁇ semiconductor layer 2c is the n-type impurity in the ion implantation 53c when forming the n-type ion implantation layer 3c in the n ⁇ semiconductor layer 2c.
  • the dose amount is larger than the dose amount.
  • the n ⁇ semiconductor layer 2d is epitaxially grown on the n ⁇ semiconductor layer 2c in a non-doped manner (FIG. 23 (f)).
  • the n-type ion implantation layers 3a to 3c and the p-type ion implantation layers 4a to 4c and 24a formed in the n ⁇ semiconductor layers 2a to 2c are activated by heat treatment, and the n ⁇ semiconductor layers 2a to 2c are activated.
  • the n-type impurity and the p-type impurity ion-implanted into the first electrode are diffused.
  • the n-type ion implantation layers 3a to 3c and the p-type ion implantation layers 4a to 4c formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2c are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 is formed in the first region S1 of the n ⁇ semiconductor layer 2 in which the n layers 3 and the p layers 4 are alternately and repeatedly arranged.
  • the parallel pn layer 31 formed in the first region S1 of the n ⁇ semiconductor layer 2 has a super junction structure.
  • the parallel pn layer 31 is preferably formed so that the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 are substantially equal. The reason is as follows. By making the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 substantially equal, a depletion layer spreads over the entire area of the n layer 3 and the p layer 4 when a voltage is applied.
  • the thickness of the parallel pn layer 31 is made thinner than the case where the drift layer is made of only the n layer, and the impurity concentration of the n layer 3 is made higher than the case where the drift layer is made of only the n layer.
  • the trade-off with (ON resistance) can be improved.
  • n-type impurity and the p-type impurity ion-implanted into each of the n ⁇ semiconductor layers 2a to 2c diffuse into the n ⁇ semiconductor layer 2a that is the lowermost layer and the n ⁇ semiconductor layer 2d that is the uppermost layer. That is, the n layer 3 and the p layer 4 are formed over the n ⁇ semiconductor layers 2a to 2d (FIG. 24 (g)).
  • the p well region 5, the n drift region 6, the n source region 7, the p contact region 8, the gate oxide film 9, and the gate of the vertical superjunction MOSFET 131 are formed.
  • An electrode 10, an interlayer insulating film 11, a source electrode (not shown), and the like are formed. That is, the planar gate structure of the vertical superjunction MOSFET 131 is formed.
  • a p diffusion isolation layer 25 reaching the p buried isolation layer 24 is formed in the second region S2 of the n ⁇ semiconductor layer 2d.
  • the p-type ion implantation layer 24a serving as the p buried isolation layer 24 and the p-type ion implantation serving as the p layer 4 are performed by the ion implantation 54c when forming the p-type ion implantation layer 4c serving as the p layer 4.
  • Layer 4c is formed simultaneously. Thereby, the p buried isolation layer 24 and the p layer 4 can be formed at the same time, and the manufacturing cost can be reduced as in the method of manufacturing the semiconductor device according to the thirteenth embodiment.
  • an impurity for forming the p buried isolation layer 24 by separately performing the ion implantation 54 c of the p-type impurity for forming the p buried isolation layer 24 and the ion implantation 54 c for forming the p layer 4.
  • the dose amount may be larger than the impurity dose amount for forming the p layer 4.
  • FIG. 25 is a sectional view showing the method for manufacturing the semiconductor device according to the seventeenth embodiment of the present invention.
  • a method for manufacturing the semiconductor device 140 according to the fifth embodiment shown in FIG. 5 will be described.
  • the process up to the step of diffusing the n-type impurity and the p-type impurity by heat treatment to form the parallel pn layer 31 and the n buried isolation layer 15 is performed (FIG. 13A). ) To FIG. 15 (g)).
  • the first region S1 of the n ⁇ semiconductor layer 2d which is the uppermost layer of the n ⁇ semiconductor layer 2 is formed.
  • the p-type well region 5, the n drift region 6, the n source region 7, the p contact region 8, the gate oxide film 9, the gate electrode 10, the interlayer insulating film 11, and the source electrode (not shown) are formed.
  • the planar gate structure of the vertical superjunction MOSFET 141 is formed.
  • an n diffusion separation layer 16 reaching the n buried separation layer 15 is formed in the second region S2 of the n ⁇ semiconductor layer 2d.
  • n - semiconductor layer 2 n surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16 - a semiconductor layer 2 as n-well region, p source region 18a of the lateral MOSFET 142, p drain region 19a, the gate An oxide film 20, a gate electrode 21, a source electrode (not shown), a drain electrode, and the like are formed. That is, a planar gate structure of the lateral MOSFET 142 is formed (FIG. 25). Next, by forming the drain electrode 13 on the back surface of the n + semiconductor layer 1, the semiconductor device 140 shown in FIG. 5 is completed.
  • FIG. 18 is sectional views showing the method of manufacturing a semiconductor device according to the eighteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing a semiconductor device according to the seventh embodiment shown in FIG. 7 will be described.
  • the steps up to the step of forming the n ⁇ semiconductor layer 2d of the semiconductor device manufacturing method according to the thirteenth embodiment are performed (see FIGS. 13A to 14F). Then, n - Following the step of forming the semiconductor layer 2d (step of FIG. 14 (f)), n - the whole of the first area S1 of the semiconductor layer 2d and, n - n of the second area S2 of the semiconductor layer 2d An n-type impurity ion implantation 53 d is performed in the formation region of the layer 26.
  • the ion implantation 53d into the second region S2 of the n ⁇ semiconductor layer 2d is performed, for example, in a region corresponding to the outer peripheral portion of the n-type ion implantation layer 15a provided in the surface layer of the n ⁇ semiconductor layer 2c.
  • n - with n-type ion implanted layer 3d on the surface layer of the first region S1 of the semiconductor layer 2d is formed, n - selectively n-type ion implantation layer 26a in the second area S2 of the semiconductor layer 2d is It is formed.
  • ion implantation 54d of a p-type impurity is selectively performed in a region of the n-type ion implantation layer 3d immediately above the p-type ion implantation layer 4c, and a plurality of p-type ion implantations are performed on the surface layer of the n-type ion implantation layer 3d.
  • the layer 4d is formed (FIG. 26A).
  • the dose amount of the p-type impurity in the ion implantation 54d into the n-type ion implantation layer 3d is larger than the dose amount of the n-type impurity in the ion implantation 53d when forming the n-type ion implantation layer 3d in the n ⁇ semiconductor layer 2d. Amount.
  • the n ⁇ semiconductor layer 2e is epitaxially grown undoped on the n ⁇ semiconductor layer 2d (FIG. 26B). Then, by heat treatment, the n - semiconductor layer 2a ⁇ 2d which is formed in n-type ion implanted layer 3a ⁇ 3d, 15a, 26a and p-type ion implanted layer 4a ⁇ 4d is activated, and the n - semiconductor layer 2a The n-type impurity and the p-type impurity ion-implanted into 2d are diffused (FIG. 27C).
  • the n-type ion implantation layers 3a to 3d and the p-type ion implantation layers 4a to 4d formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2d are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 is formed in the first region S1 of the n ⁇ semiconductor layer 2 in which the n layers 3 and the p layers 4 are alternately and repeatedly arranged.
  • the parallel pn layer 31 formed in the first region S1 of the n ⁇ semiconductor layer 2 has a super junction structure.
  • the parallel pn layer 31 is preferably formed so that the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 are substantially equal. The reason is as follows. By making the impurity concentrations of the n layer 3 and the p layer 4 constituting the parallel pn layer 31 substantially equal, a depletion layer spreads over the entire area of the n layer 3 and the p layer 4 when a voltage is applied.
  • the thickness of the parallel pn layer 31 is made thinner than the case where the drift layer is made of only the n layer, and the impurity concentration of the n layer 3 is made higher than the case where the drift layer is made of only the n layer.
  • the trade-off with (ON resistance) can be improved.
  • n - n-type ion implantation layer 15a formed on the second region S2 of the semiconductor layer 2c the n - diffused into the semiconductor layer 2c, the 2d, n - semiconductor
  • An n buried isolation layer 15 is formed over the layers 2c and 2d.
  • the n-type ion implantation layer 26a formed in the second region S2 of the n ⁇ semiconductor layer 2d is activated, and the n buried isolation layer 15 and the n layer 26 in contact with the outer peripheral portion of the n buried layer 15 are formed.
  • n - semiconductor layer 2a ⁇ ion implanted n-type impurity and p-type impurities.
  • n - n is a lowermost semiconductor layer 2 - semiconductor layer 2a and, n - is the uppermost layer of the semiconductor layer 2 n - also diffuses into the semiconductor layer 2e. That is, n layer 3 and p layer 4 are formed over n ⁇ semiconductor layers 2a to 2d.
  • n - n which is the uppermost layer of the semiconductor layer 2 - in the first area S1 of the semiconductor layer 2e, p-well region 5 of a vertical superjunction MOSFET 161, n drift region 6, n source region 7, p contact region 8
  • a gate oxide film 9, a gate electrode 10, an interlayer insulating film 11, a source electrode (not shown), and the like are formed. That is, the planar gate structure of the vertical superjunction MOSFET 161 is formed.
  • the n diffusion separation layer 16 in contact with the n layer 26 is formed in the second region S2 of the n ⁇ semiconductor layer 2e.
  • the n ⁇ semiconductor layer 2 In the region of the n ⁇ semiconductor layer 2 surrounded by the n layer 26, the n buried isolation layer 15, and the n diffusion isolation layer 16, the p well region 17, the n source region 18, the n drain region 19, the gate of the lateral MOSFET 162.
  • An oxide film 20, a gate electrode 21, a source electrode (not shown), a drain electrode (not shown), and the like are formed. That is, a planar gate structure of the lateral MOSFET 162 is formed (FIG. 27D).
  • the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1, the semiconductor device 160 shown in FIG. 7 is completed.
  • FIG. 19 is cross-sectional views showing the method of manufacturing a semiconductor device according to the nineteenth embodiment of the present invention in the order of steps.
  • a method for manufacturing the semiconductor device 170 according to the eighth embodiment shown in FIG. 8 will be described.
  • the steps up to the step of forming the n ⁇ semiconductor layer 2d of the semiconductor device manufacturing method according to the thirteenth embodiment are performed (see FIGS. 13A to 14F).
  • the second region in which the n ⁇ semiconductor layer 2d is formed over the entire first region S1 and the n buried isolation layer 15 is formed.
  • An n-type impurity ion implantation 53d is performed in the entire region of S2.
  • n - with n-type ion implanted layer 3d on the surface layer of the first region S1 of the semiconductor layer 2d is formed, n - n-type ion-implanted layer 15b on the surface layer of the second region S2 of the semiconductor layer 2d is It is formed.
  • ion implantation 54d of p-type impurities is selectively performed in a region of the n-type ion implantation layer 3d immediately above the p-type ion implantation layer 4c, and a plurality of p-type ion implantations are performed on the surface layer of the n-type ion implantation layer 3d.
  • a layer 4d is formed (FIG. 28A).
  • p-type ion implanted layer 4a ⁇ 4d is, n - n constituting the semiconductor layer 2 - are formed so as to be aligned in a direction perpendicular to the main surface of the semiconductor substrate comprising a semiconductor layer 2a ⁇ 2c.
  • the dose amount of the p-type impurity in the ion implantation 54d into the n-type ion implantation layer 3d is larger than the dose amount of the n-type impurity in the ion implantation 53d when forming the n-type ion implantation layer 3d in the n ⁇ semiconductor layer 2d. Amount.
  • the n ⁇ semiconductor layer 2e is epitaxially grown undoped on the n ⁇ semiconductor layer 2d (FIG. 28B). Then, by heat treatment, the n - semiconductor layer 2a ⁇ 2d which is formed in n-type ion implanted layer 3a ⁇ 3d, 15a, 15b and p-type ion implanted layer 4a ⁇ 4d is activated, and the n - semiconductor layer 2a The n-type impurity and the p-type impurity ion-implanted to 2d are diffused.
  • the n-type ion implantation layers 3a to 3d and the p-type ion implantation layers 4a to 4d formed in the first region S1 of each of the n ⁇ semiconductor layers 2a to 2d are respectively connected to the main surface of the n ⁇ semiconductor layer 2.
  • the n layer 3 and the p layer 4 are connected in the vertical direction. Accordingly, a parallel pn layer 31 is formed in the first region S1 of the n ⁇ semiconductor layer 2 in which the n layers 3 and the p layers 4 are alternately and repeatedly arranged.
  • n - n is a lowermost semiconductor layer 2 - semiconductor layer 2a and, n - is the uppermost layer of the semiconductor layer 2 n - also diffuses into the semiconductor layer 2e. That is, n layer 3 and p layer 4 are formed over n ⁇ semiconductor layers 2a to 2e.
  • n - n which is the uppermost layer of the semiconductor layer 2 - in the first area S1 of the semiconductor layer 2e, p-well region 5 of a vertical superjunction MOSFET171, n drift region 6, n source region 7, p contact region 8
  • a gate oxide film 9, a gate electrode 10, an interlayer insulating film 11, a source electrode (not shown), and the like are formed. That is, a planar gate structure of the vertical superjunction MOSFET 171 is formed.
  • an n diffusion isolation layer 16 reaching the n buried isolation layer 15 is formed in the second region S2 of the n ⁇ semiconductor layer 2e.
  • the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1 to complete the semiconductor device 170 shown in FIG.
  • (Embodiment 20) 30 is a sectional view showing a method for manufacturing a semiconductor device according to the twentieth embodiment of the present invention.
  • a method for manufacturing the semiconductor device 210 according to the twelfth embodiment shown in FIG. 12 will be described.
  • the process up to the step of diffusing the n-type impurity and the p-type impurity by heat treatment to form the parallel pn layer 31 and the n buried isolation layer 15 is performed (FIG. 13A). ) To FIG. 15 (g)).
  • n - the uppermost semiconductor layer 2 n - surface of the first region S1 of the semiconductor layer 2d A p-well region 5a of the vertical superjunction MOSFET 211 is formed in the layer.
  • the p well region 5 a is formed immediately above the p layer 4 so as to be in contact with the p layer 4.
  • an n source region 7a is selectively formed on the surface layer of the p well region 5a.
  • a trench 10 a reaching the n layer 3 is formed in the first region S 1 of the n ⁇ semiconductor layer 2.
  • a trench gate structure is formed by filling the trench 10a with the gate electrode 10 through the gate oxide film 9. That is, the trench gate structure of the vertical super junction MOSFET 211 is formed.
  • an n diffusion isolation layer 16 in contact with the n buried isolation layer 15 is formed in the second region S2 of the n ⁇ semiconductor layer 2.
  • the lateral MOSFET 212 In the region of the n ⁇ semiconductor layer 2 surrounded by the n buried isolation layer 15 and the n diffusion isolation layer 16, the p well region 17, the n source region 18, the n drain region 19, the gate oxide film 20, the lateral MOSFET 212, A gate electrode 21, a source electrode (not shown), a drain electrode (not shown), and the like are formed. That is, a planar gate structure of the lateral MOSFET 212 is formed (FIG. 30). Next, the drain electrode 13 is formed on the back surface of the n + semiconductor layer 1 to complete the semiconductor device 210 shown in FIG.
  • the breakdown voltage structure of the vertical superjunction MOSFET is formed outside the first region S1 of the n ⁇ semiconductor layer 2 so as to surround the first region S1.
  • a known technique can be used as appropriate for the structure of the breakdown voltage structure and the manufacturing method of the breakdown voltage structure.
  • the above-described semiconductor devices 100 to 210 according to the first to twelfth embodiments realize an intelligent superjunction semiconductor element in which a vertical superjunction element and a control integrated circuit are integrated on the same semiconductor substrate. Can do.
  • the present invention has been described by taking as an example a semiconductor device in which one lateral MOSFET is formed on a semiconductor substrate on which a vertical superjunction MOSFET is formed.
  • the present invention is not limited to the above-described embodiment, and the same semiconductor substrate is used.
  • the present invention can be applied to a semiconductor device in which a vertical superjunction MOSFET and a plurality of lateral MOSFETs are formed.
  • the semiconductor device and the manufacturing method thereof according to the present invention are useful for a semiconductor device in which a lateral semiconductor element and a superjunction vertical semiconductor element are formed on the same substrate.

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Abstract

　同一の半導体基板に、縦型超接合ＭＯＳＦＥＴ（１０１）と横型ＭＯＳＦＥＴ（１０２）とが集積されている。横型ＭＯＳＦＥＴ（１０２）は、ｎ埋め込み分離層（１５）およびｎ拡散分離層（１６）によって、縦型超接合ＭＯＳＦＥＴ（１０１）と電気的に分離されている。横型ＭＯＳＦＥＴ（１０２）は、ｎ埋め込み分離層（１５）およびｎ拡散分離層（１６）に囲まれたｎ-半導体層（２）に形成されるｐウェル領域（１７）と、ｐウェル領域（１７）に形成されるｎソース領域（１８）およびｎドレイン領域（１９）と、ｐウェル領域（１７）の、ｎソース領域（１８）とｎドレイン領域（１９）とに挟まれた部分を覆うゲート電極（２１）とからなる。ｎ埋め込み分離層（１５）は縦型超接合ＭＯＳＦＥＴ（１０１）のｎ層（３）と同時に形成されるので、コストを低減することができる。また、ｎ埋め込み分離層（１５）によって素子間の寄生動作を抑制することができる。

Description

半導体装置およびその製造方法
　この発明は、半導体装置およびその製造方法に関する。
　縦型半導体素子では、半導体基板の一方の主面に設けられた電極、および半導体基板の一方の主面に対して反対側の主面（他方の主面）に設けられた電極間に電流が流れる。このため、縦型半導体素子において耐圧を高く保つためには、電極間に存在する高抵抗半導体層の厚さを厚くしなければならない。しかし、電極間に存在する高抵抗半導体層の厚さを厚くすることによりオン抵抗が増大する。すなわち、耐圧とオン抵抗の間にはトレードオフの関係がある。
　このトレードオフの改善策として、ｎ層とｐ層とが交互に繰り返し配置されたｐｎ接合（並列ｐｎ層）をドリフト層に形成した超接合構造の半導体素子が提案されている。並列ｐｎ層は、オン状態ではｎ層に電流を流すとともに、オフ状態ではｎ層およびｐ層を空乏化して耐圧を負担する。超接合構造の半導体素子は、ドリフト層の不純物濃度を高めることができるので、高耐圧を維持したままオン抵抗を低減することが可能である。
　超接合構造の半導体素子の製造方法として、選択的に半導体基板をエッチングして形成されたトレンチにエピタキシャル成長により埋め込みを行う方法が提案されている。また、より量産性が良く簡易な超接合構造の半導体素子の製造方法として、イオン注入とエピタキシャル成長を連続的に行って深さ方向に周期的に形成したｐ型およびｎ型の埋め込み領域を、熱拡散させて接続させる方法が提案されている（例えば、下記特許文献１参照。）。
　縦型半導体素子において超接合構造を採用してオン抵抗を低減することは、縦型半導体素子の付加価値を向上させる手段の一つである。一方、縦型半導体素子の付加価値を向上させる別の手段として、縦型半導体素子と同一の半導体基板に横型半導体素子や各種受動素子を形成したインテリジェントスイッチデバイスと呼ばれる半導体素子が提案されている。
　従来、出力段に用いる縦型半導体素子の駆動回路、制御回路、保護回路などは、外付けのディスクリート部品で構成されていた。それに対して、インテリジェントスイッチデバイスでは、これらの回路は、出力段に用いる縦型半導体素子と同一の半導体基板に形成された横型半導体素子および各種受動素子によって構成される。
　このように、インテリジェントスイッチデバイスでは、外付けのディスクリート部品を用いずに、出力段に用いる縦型半導体素子と同一の半導体基板に各種回路用の素子を形成する。これによって、より小さいサイズや低コストで従来機能を実現することが可能となる。インテリジェントスイッチデバイスを実現させるための重要な技術として、各素子を電気的に絶縁分離する素子分離技術が挙げられる。
　インテリジェントスイッチデバイスのように同一の半導体基板に複数の半導体素子を形成する場合、素子間の寄生動作を起こさせないために素子分離技術が用いられる。素子分離技術として、例えば、誘電体分離技術、ｐｎ接合分離技術および自己分離技術などが公知である。
　図３１は、誘電体分離技術を用いた従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。図３１に示すように、誘電体分離技術を用いた従来のインテリジェントスイッチデバイスでは、縦型半導体素子５１１および横型半導体素子５１２がｎ-エピタキシャル層５０４上に形成されている。横型半導体素子５１２は、駆動回路、制御回路および保護回路を構成する。
　縦型半導体素子５１１および横型半導体素子５１２間は、ｎ+基板５０１上に形成されたシリコン酸化膜５０２、シリコン酸化膜を埋め込んだトレンチ分離領域５０５、高濃度ｎ+埋め込み領域５０３によって互いに分離されている。シリコン酸化膜５０２および高濃度ｎ+埋め込み領域５０３は、ｎ+基板５０１とｎ-エピタキシャル層５０４との間に形成されている。トレンチ分離領域５０５は、ｎ-エピタキシャル層５０４および高濃度ｎ+埋め込み領域５０３を貫通してシリコン酸化膜５０２に達する。尚、符号５０９は縦型半導体素子５１１のｐウェル領域である。
　図３２は、ｐｎ接合分離技術を用いた従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。図３２に示すように、ｐｎ接合分離技術を用いた従来のインテリジェントスイッチデバイスは、図３１に示す誘電体分離技術を用いたインテリジェントスイッチデバイスと同様に、縦型半導体素子５１１と横型半導体素子５１２とを同一基板上に集積している。
　縦型半導体素子５１１および横型半導体素子５１２間は、ｎ+基板５０１上に形成されたｐ-層５０７、高濃度ｐ+領域５０８によって互いに分離されている。ｐ-層５０７は、ｎ+基板５０１とｎ-エピタキシャル層５０４との間に形成されている。高濃度ｐ+領域５０８は、ｎ-エピタキシャル層５０４を貫通してｐ-層５０７に接する。尚、符号５１０は、ｐ-層５０７を貫通してｎ-エピタキシャル層５０４およびｎ+基板５０１に接する埋め込みｎ+領域である。
　図３３は、自己分離技術を用いた従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。図３３に示すように、自己分離技術を用いた従来のインテリジェントスイッチデバイスでは、図３２に示すｐｎ接合分離技術を用いた従来のインテリジェントスイッチデバイスと異なり、ｐ-層５０７および高濃度ｐ+領域５０８が設けられていない。縦型半導体素子５１１と横型半導体素子５１２との分離は、素子間の間隔を大きくすることでなされている。尚、図３３では、素子断面構造の要部のみを示し、素子間の間隔が図３２に示すインテリジェントスイッチデバイスよりも大きいことについては図示を省略する。
　このように、上記の素子分離技術を用いてインテリジェントスイッチデバイスを構成することにより、同一の半導体基板に形成された素子間の寄生動作を抑制し、誤動作や破壊を防いだインテリジェントスイッチデバイスを実現している。
　また、下記特許文献１には、超接合構造を用いて、オン抵抗と耐圧のトレードオフを改善した半導体素子について記載されている。また、下記特許文献２には、超接合構造で構成され、かつ超接合構造のｎ層およびｐ層を繰り返すセルピッチを狭くした半導体素子について記載されている。
　また、下記特許文献３では、マルチリサーフ構造を用いて、低オン抵抗化と高耐圧を両立させた横型ＭＯＳＦＥＴについて記載されている。このマルチリサーフ構造は、超接合構造として捉えることができる。すなわち、下記特許文献３は、超接合構造を用いた高耐圧の横型半導体素子と、分離構造で囲まれた制御回路用のＩＣを構成する横型半導体素子とが同一の半導体基板に形成された半導体装置について記載されている。
特許第３９８８２６２号公報 特開２００７－０１２８５８号公報 特開２０００－２８６４１７号公報
　上述したように、縦型半導体素子の付加価値を向上させる手段として、超接合構造化とインテリジェントスイッチデバイス化という二つの手段を例に挙げて説明した。また、これら二つの手段の素子構造やその製造方法に関しては、上述した図３１～３３に示すインテリジェントスイッチデバイスに限らず数多くの提案がなされている。
　しかしながら、例えば、上述した特許文献１、２では、出力段に超接合構造の縦型半導体素子を用いて、この超接合構造の縦型半導体素子と同一の半導体基板に各種回路用（例えば、制御用集積回路用など）の横型半導体素子を集積することについては記載されていない。また、上述した特許文献３には、超接合構造の縦型半導体素子と同一の半導体基板に、横型半導体素子を集積することについては記載されていない。
　この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板に形成された素子間の寄生動作を抑制することができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減することができる半導体装置およびその製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置であり、次の特徴を有する。第１導電型の第１半導体層を備え、前記第１半導体層の表面には、前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層が設けられている。そして、前記第２半導体層の前記第１領域には、前記第２半導体層より不純物濃度が高い第１導電型の第３半導体層と、前記第２半導体層より不純物濃度が高い第２導電型の第４半導体層とが前記第２半導体層の主面に対して水平方向に交互に配置されてなる並列ｐｎ層が設けられている。また、前記第２半導体層の前記第２領域には、前記第３半導体層または第４半導体層と同じ不純物濃度を有する埋め込み分離層を含む前記分離構造が設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、前記第２半導体層に選択的に設けられた拡散層である。前記第４半導体層は、前記第３半導体層に選択的に設けられた拡散層である。前記分離構造は、前記第３半導体層または前記第４半導体層と同じ不純物濃度を有する拡散層である。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層および前記第４半導体層は、前記第２半導体層に選択的に設けられた拡散層である。前記分離構造は、前記第３半導体層または前記第４半導体層と同じ不純物濃度を有する拡散層である。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層および前記分離構造は、同じエピタキシャル層からなる。前記第４半導体層は、前記第３半導体層に選択的に設けられた、前記第３半導体層よりも不純物濃度の高い拡散層である。
　また、この発明にかかる半導体装置は、上述した発明において、前記縦型半導体素子は、絶縁ゲート型電界効果トランジスタであり、プレーナゲート構造またはトレンチゲート構造を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１領域の外側に前記第１領域を囲むように前記縦型超接合ＭＯＳトランジスタの耐圧構造が設けられていることを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、前記第１エピタキシャル層の前記第１領域の全域に第１導電型不純物の第１イオン注入を行う（第２の工程）。つぎに、前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う（第３の工程）。つぎに、前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する（第４の工程）。つぎに、前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域の第２エピタキシャル層に第１導電型不純物の第３イオン注入を行う（第５の工程）。つぎに、前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を選択的に行う（第６の工程）。つぎに、前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する（第７の工程）。つぎに、前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成する。このとき、並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する（第８の工程）。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する（第１の工程）。つぎに、前記第１エピタキシャル層の前記第１領域に第１導電型不純物の第１イオン注入を選択的に行う（第２の工程）。つぎに、前記第１エピタキシャル層の前記第１イオン注入箇所に挟まれた領域に第２導電型不純物の第２イオン注入を選択的に行う（第３の工程）。つぎに、前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する（第４の工程）。つぎに、前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第１導電型不純物の第３イオン注入に行う（第５の工程）。つぎに、前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を行う（第６の工程）。つぎに、前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する（第７の工程）。つぎに、前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成する。このとき、並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する（第８の工程）。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する（第１の工程）。つぎに、前記第１エピタキシャル層の前記第１領域の全域に第１導電型不純物の第１イオン注入を行う（第２の工程）。つぎに、前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う（第３の工程）。つぎに、前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する（第４の工程）。つぎに、前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域に第１導電型不純物の第３イオン注入を行う（第５の工程）。つぎに、前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第２導電型不純物の第４イオン注入を選択的に行う（第６の工程）。つぎに、前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する（第７の工程）。つぎに、前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成する。このとき、並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する（第８の工程）。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、次の特徴を有する。第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する（第１の工程）。つぎに、前記第１エピタキシャル層の前記第１領域に第１導電型不純物の第１イオン注入を選択的に行う（第２の工程）。つぎに、前記第１エピタキシャル層の前記第１イオン注入箇所に挟まれた領域に第２導電型不純物の第２イオン注入を選択的に行う（第３の工程）。つぎに、前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する（第４の工程）。つぎに、前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域に第１導電型不純物の第３イオン注入を行う（第５の工程）。つぎに、前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第２導電型不純物の第４イオン注入を選択的に行う（第６の工程）。つぎに、前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する（第７の工程）。つぎに、前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された前記第１導電型不純物と前記第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成する。このとき、並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する（第８の工程）。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する（第１の工程）。つぎに、前記第１エピタキシャル層の全域に第１導電型不純物の第１イオン注入を行う（第２の工程）。つぎに、前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う（第３の工程）。つぎに、前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する（第４の工程）。つぎに、前記第２エピタキシャル層の全域に第１導電型不純物の第３イオン注入を行う（第５の工程）。つぎに、前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を行う（第６の工程）。つぎに、前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する（第７の工程）。つぎに、前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成する。このとき、並列ｐｎ層を形成するとともに、前記第１半導体層から前記第３エピタキシャル層にわたってつながり、前記分離構造を構成する第５半導体層を形成する（第８の工程）。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２の工程から前記第４の工程を繰り返し行い、前記並列ｐｎ層の厚みを厚くすることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４の工程から前記第６の工程を繰り返し行い、前記第５半導体層の厚みを厚くすることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、次の特徴を有する。前記第６の工程の後、前記第７の工程の前に、前記第２エピタキシャル層上にエピタキシャル成長で第１導電型の第４エピタキシャル層を形成する（第９の工程）。そして、前記第４エピタキシャル層の前記第１領域全域に第１導電型不純物の第５イオン注入を行う（第１０の工程）。さらに、前記第１０の工程の後、前記第４エピタキシャル層の、前記第４イオン注入箇所の直上に対応する領域に選択的に第２導電型不純物の第６イオン注入を行う（第１１の工程）。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、次の特徴を有する。前記第６の工程の後、前記第７の工程の前に、前記第２エピタキシャル層上にエピタキシャル成長で第１導電型の第４エピタキシャル層を形成する（第９の工程）。そして、前記第４エピタキシャル層の前記第１領域の全域および前記第２領域の外周部に第１導電型不純物の第５イオン注入を行う（第１０の工程）。さらに、前記第１０の工程の後、前記第４エピタキシャル層の、第４イオン注入箇所の直上に対応する領域に選択的に第２導電型不純物の第６イオン注入を行う（第１１の工程）。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第８の工程の後、前記第３エピタキシャル層の前記第１領域に、縦型半導体素子の素子構造を形成する。また、前記第３エピタキシャル層の前記第２領域の外周部に、前記第３エピタキシャル層の表面から前記第５半導体層に達する分離部を形成し、前記第３エピタキシャル層の、前記分離部と前記第５半導体層で囲まれた領域に横型半導体素子の素子構造を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記分離部は、前記第８の工程の後に前記第３エピタキシャル層の前記第２領域にイオン注入された不純物が熱拡散されることで形成された拡散層であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記分離部は、前記第８の工程の後に前記第３エピタキシャル層の前記第２領域に形成されたトレンチで構成されることを特徴とする。
　上述した発明によれば、埋め込み分離層（第５半導体層）を有する分離構造で囲まれた領域に横型半導体素子を形成することによって、同一の半導体基板に形成された横型半導体素子および超接合構造の縦型半導体素子間の寄生動作を抑制することができる。
　また、上述した発明によれば、超接合構造の縦型半導体素子を構成する並列ｐｎ層を形成するための多層のｎ-エピタキシャル層とともに、横型半導体素子と縦型半導体素子とを電気的に分離する埋め込み分離層を形成する。これにより、分離構造で囲まれた横型半導体素子と超接合構造の縦型半導体素子とを同一基板に低コストで集積することができる。
　本発明にかかる半導体装置およびその製造方法によれば、同一の半導体基板に形成された素子間の寄生動作を抑制することができるという効果を奏する。また、本発明にかかる半導体装置およびその製造方法によれば、コストを低減することができるという効果を奏する。
図１は、この発明の実施の形態１にかかる半導体装置の要部の構成を示す断面図である。 図２は、この発明の実施の形態２にかかる半導体装置の要部の構成を示す断面図である。 図３は、この発明の実施の形態３にかかる半導体装置の要部の構成を示す断面図である。 図４は、この発明の実施の形態４にかかる半導体装置の要部の構成を示す断面図である。 図５は、この発明の実施の形態５にかかる半導体装置の要部の構成を示す断面図である。 図６は、この発明の実施の形態６にかかる半導体装置の要部の構成を示す断面図である。 図７は、この発明の実施の形態７にかかる半導体装置の要部の構成を示す断面図である。 図８は、この発明の実施の形態８にかかる半導体装置の要部の構成を示す断面図である。 図９は、この発明の実施の形態９にかかる半導体装置の要部の構成を示す断面図である。 図１０は、この発明の実施の形態１０にかかる半導体装置の要部の構成を示す断面図である。 図１１は、この発明の実施の形態１１にかかる半導体装置の要部の構成を示す断面図である。 図１２は、この発明の実施の形態１２にかかる半導体装置の要部の構成を示す断面図である。 図１３は、この発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。 図１４は、この発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。 図１５は、この発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。 図１６は、この発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。 図１７は、この発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。 図１８は、この発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。 図１９は、この発明の実施の形態１５にかかる半導体装置の製造方法を工程順に示す断面図である。 図２０は、この発明の実施の形態１５にかかる半導体装置の製造方法を工程順に示す断面図である。 図２１は、この発明の実施の形態１５にかかる半導体装置の製造方法を工程順に示す断面図である。 図２２は、この発明の実施の形態１６にかかる半導体装置の製造方法を工程順に示す断面図である。 図２３は、この発明の実施の形態１６にかかる半導体装置の製造方法を工程順に示す断面図である。 図２４は、この発明の実施の形態１６にかかる半導体装置の製造方法を工程順に示す断面図である。 図２５は、この発明の実施の形態１７にかかる半導体装置の製造方法を示す断面図である。 図２６は、この発明の実施の形態１８にかかる半導体装置の製造方法を工程順に示す断面図である。 図２７は、この発明の実施の形態１８にかかる半導体装置の製造方法を工程順に示す断面図である。 図２８は、この発明の実施の形態１９にかかる半導体装置の製造方法を工程順に示す断面図である。 図２９は、この発明の実施の形態１９にかかる半導体装置の製造方法を工程順に示す断面図である。 図３０は、この発明の実施の形態２０にかかる半導体装置の製造方法を示す断面図である。 図３１は、誘電体分離技術を用いた従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。 図３２は、ｐｎ接合分離技術を用いた従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。 図３３は、ｐｎ接合分離技術を用いた別の従来のインテリジェントスイッチデバイスの要部の構成を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。下記説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　図１は、この発明の実施の形態１にかかる半導体装置の要部の構成を示す断面図である。図１に示すように、半導体装置１００は、半導体基板を構成するｎ-半導体層（第２半導体層）２の、第１領域Ｓ１に形成された超接合構造の縦型ＭＯＳＦＥＴ（縦型半導体素子、以下、縦型超接合ＭＯＳＦＥＴとする）１０１と、第２領域Ｓ２に形成された横型ＭＯＳＦＥＴ（横型半導体素子）１０２とで構成される。超接合構造とは、ｎ層とｐ層とを交互に繰り返し配置してなるｐｎ接合（並列ｐｎ層）をドリフト層に形成した構造である。
　縦型超接合ＭＯＳＦＥＴ１０１は、ｎドレイン層となるｎ+半導体層（第１半導体層）１と、ｎ+半導体層１に接するｎ-半導体層２と、ｎ-半導体層２の内部に形成された並列ｐｎ層３１とからなる。ｎ+半導体層１は、ｎ-半導体層２よりも高い不純物濃度を有するｎ+低抵抗層である。ｎ-半導体層２は、ｎ+半導体層１の表面に設けられている。ｎ-半導体層２は、ｎ+半導体層１よりも低い不純物濃度を有するｎ-高抵抗層である。
　並列ｐｎ層３１は、超接合構造を構成するｎ層（第３半導体層）３とｐ層（第４半導体層）４とからなる。具体的には、ｎ層３は、ｎ-半導体層２の内部に設けられている。ｐ層４は、ｎ層３に設けられている。ｐ層４は、ｎ-半導体層２の主面２ｆ，２ｇに対して垂直方向４０に伸びており、ｎ層３を貫通してｎ-半導体層２に接する。また、ｐ層４は、ｎ-半導体層２の主面２ｆ，２ｇに対して水平方向に所定の周期で配置されている。
　このように、ｎ層３およびｐ層４は、ｎ-半導体層２の主面２ｆ，２ｇに対して水平方向４１に交互に繰り返し配置された超接合構造を構成している。ｎ層３は、ｎ-半導体層２よりも高い不純物濃度を有する。ｐ層４は、ｎ-半導体層２よりも高い不純物濃度を有する。ｐ層４の不純物濃度は、ｎ層３の不純物濃度とほぼ等しいのが好ましい。
　並列ｐｎ層３１は、縦型超接合ＭＯＳＦＥＴ１０１に電圧が印加されたときに、ｐ層４で挟まれたｎ層３およびｐ層４の全域に空乏層（不図示）が広がるように設計される。ｎ-半導体層２は、ノンドープのエピタキシャル成長層である。具体的には、ｎ-半導体層２は、例えば、ｎ-半導体層２ａ、ｎ-半導体層２ｂ、ｎ-半導体層２ｃおよびｎ-半導体層２ｄが積層されてなるエピタキシャル成長層である。
　ｎ層３は、縦型超接合ＭＯＳＦＥＴ１０１が形成されるｎ-半導体層２の第１領域Ｓ１の全域に形成される。ｎ層３は、ｎ-半導体層２の第１領域Ｓ１の全域にイオン注入された例えばリン（Ｐ）が熱処理によって拡散されることで形成された拡散層である。ｐ層４は、ｎ層３にイオン注入された例えばボロン（Ｂ）が熱処理によって拡散されることで形成された拡散層である。
　ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆ側の表面層には、ｐ層４と接するｐウェル領域５と、ｎ層３に接するｎドリフト領域６とが選択的に設けられている。ｐウェル領域５は、ｎドリフト領域６に接する。ｎドリフト領域６は、隣り合うｐウェル領域５に挟まれている。ｎ層３もまたｎドリフト層を構成する。ｐウェル領域５の表面層には、ｎソース領域７およびｐコンタクト領域８が選択的に設けられている。ｎソース領域７とｎドリフト領域６とに挟まれたｐウェル領域５の表面上には、ゲート酸化膜９を介してゲート電極１０が設けられている。
　層間絶縁膜１１は、ゲート電極１０を覆う。ソース電極１２は、ｎソース領域７に電気的に接続されている。ドレイン電極１３は、ｎドレイン層となるｎ+半導体層１と電気的に接続されている。ゲート電極１０、ソース電極１２およびドレイン電極１３は、層間絶縁膜１１によって互いに絶縁されている。このように、ｎ-半導体層２の第１領域Ｓ１には、プレーナゲート構造の縦型超接合ＭＯＳＦＥＴ１０１が設けられている。
　ｎ-半導体層２の第２領域Ｓ２には、ｎ埋め込み分離層（第５半導体層）１５と、このｎ埋め込み分離層１５に接するｎ拡散分離層１６とからなる分離構造が設けられている。ｎ埋め込み分離層１５は、ｎ-半導体層２の内部に設けられている。ｎ拡散分離層１６は、ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆからこのｎ埋め込み分離層１５に達するように設けられている。ｎ拡散分離層１６は、例えば、ｎ埋め込み分離層１５の外周部に接するように設けられている。
　ｎ埋め込み分離層１５は、ｎ-半導体層２よりも高い不純物濃度を有する。また、ｎ埋め込み分離層１５は、ｎ層３またはｐ層４とほぼ等しい不純物濃度を有する。ｎ拡散分離層１６は、熱拡散によってｎ埋め込み分離層１５に達するように形成された拡散層である。ｎ拡散分離層１６は、例えば、ｎ-半導体層２よりも高い不純物濃度を有する。
　横型ＭＯＳＦＥＴ１０２は、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とで囲まれた領域に設けられている。具体的には、ｎ-半導体層２の、ｎ埋め込み分離層１５およびｎ拡散分離層１６で囲まれた領域には、横型ＭＯＳＦＥＴ１０２を構成するｐウェル領域１７、ｎソース領域１８およびｎドレイン領域１９が設けられている。
　ｐウェル領域１７の表面層には、ｎソース領域１８およびｎドレイン領域１９が互いに離れて選択的に設けられている。ｐウェル領域１７の、ｎソース領域１８とｎドレイン領域１９とに挟まれた領域の表面上には、ゲート酸化膜２０を介してゲート電極２１が設けられている。ｎソース領域１８およびｎドレイン領域１９には、それぞれソース電極２２およびドレイン電極２３が電気的に接続されている。
　ゲート電極２１、ソース電極２２およびドレイン電極２３は、ゲート電極２１を覆う層間絶縁膜１１によって互いに絶縁されている。このように、ｎ-半導体層２の第２領域Ｓ２には、プレーナゲート構造の横型ＭＯＳＦＥＴ１０２が設けられている。層間絶縁膜１１は、第１領域Ｓ１から第２領域Ｓ２にわたって、第１，２領域Ｓ１，Ｓ２を含むｎ-半導体層２の表面の各電極が設けられていない部分を覆う。
　図１に示す半導体装置１００では、ｎ埋め込み分離層１５とｎ層３とが同時に形成されるため、製造コストを低減することができる。半導体装置１００の製造方法については後述する。また、図１に示す半導体装置１００では、素子設計の自由度を高くすることができる。その理由は、次のとおりである。
　一般的に、不純物をドープした領域に他の領域を形成する場合、他の領域の不純物濃度は不純物をドープした領域よりも高くなる。このため、不純物をドープした領域に他の領域を形成する場合、他の領域の不純物濃度を選定する範囲が狭くなり、素子設計の自由度が低くなる。それに対して、図１に示す半導体装置１００では、ノンドープで形成されたｎ-半導体層２にｎ層３およびｐウェル領域５，１７を形成することができるので、ｎ層３およびｐウェル領域５，１７の不純物濃度を選定する範囲が広くなる。したがって、素子設計の自由度を高くすることができる。
　また、横型ＭＯＳＦＥＴ１０２は、ｎ-半導体層２よりも不純物濃度の高いｎ埋め込み分離層１５およびｎ拡散分離層１６により、縦型超接合ＭＯＳＦＥＴ１０１と電気的に分離されている。すなわち、半導体装置１００には、ｎ-半導体層２よりも不純物濃度の高いｎ埋め込み分離層１５およびｎ拡散分離層１６からなる分離構造が設けられている。そのため、縦型超接合ＭＯＳＦＥＴ１０１と横型ＭＯＳＦＥＴ１０２とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減を図ることができる。
　上述した図１に示す半導体装置１００の例では、縦型超接合ＭＯＳＦＥＴ１０１と同一の半導体基板（ｎ-半導体層２）に一つの横型ＭＯＳＦＥＴ１０２のみが形成された集積回路を構成しているが、実際は複数の横型ＭＯＳＦＥＴ１０２を形成して集積回路を構成している。縦型超接合ＭＯＳＦＥＴ１０１と同一の半導体基板に複数の横型ＭＯＳＦＥＴ１０２を形成する場合、複数の横型ＭＯＳＦＥＴ１０２はそれぞれｎ埋め込み分離層１５およびｎ拡散分離層１６からなる分離構造によって囲まれ他の素子と電気的に分離される。
　以上、説明したように、実施の形態１によれば、半導体基板を構成するｎ-半導体層２の、ｎ埋め込み分離層１５およびｎ拡散分離層１６によって囲まれた領域に横型ＭＯＳＦＥＴ１０２を配置する。これにより、横型ＭＯＳＦＥＴ１０２は、同一の半導体基板に配置された縦型超接合ＭＯＳＦＥＴ１０１と電気的に分離される。したがって、同一の半導体基板に形成された縦型超接合ＭＯＳＦＥＴ１０１および横型ＭＯＳＦＥＴ１０２間の寄生動作を抑制することができる。
（実施の形態２）
　図２は、この発明の実施の形態２にかかる半導体装置の要部の構成を示す断面図である。図２に示すように、半導体装置１１０は、半導体基板を構成するｎ-半導体層２の、第１領域Ｓ１に形成された縦型超接合ＭＯＳＦＥＴ１１１と、第２領域Ｓ２に形成された横型ＭＯＳＦＥＴ１１２とで構成される。
　縦型超接合ＭＯＳＦＥＴ１１１は、ｎドレイン層となるｎ+半導体層１と、ｎ+半導体層１に接するｎ-半導体層２と、ｎ-半導体層２の内部に形成された並列ｐｎ層３１とからなる。この並列ｐｎ層３１は、超接合構造を構成するｎ層３とｐ層４とからなる。具体的には、ｎ層３およびｐ層４は、半導体基板（ｎ-半導体層２）の主面２ｆ，２ｇに対して垂直方向に伸びており、ｎ-半導体層２の主面２ｆ，２ｇに対して水平方向に交互に繰り返し配置されている。
　並列ｐｎ層３１は、縦型超接合ＭＯＳＦＥＴ１１１に電圧が印加されたときに、ｐ層４で挟まれたｎ層３およびｐ層４の全域に空乏層（不図示）が広がるように設計される。ｎ-半導体層２は、ノンドープのエピタキシャル成長層である。具体的には、ｎ-半導体層２は、例えば、ｎ-半導体層２ａ、ｎ-半導体層２ｂ、ｎ-半導体層２ｃおよびｎ-半導体層２ｄが順次積層されてなるエピタキシャル成長層である。
　ｎ層３およびｐ層４は、ｎ-半導体層２の第１領域Ｓ１にそれぞれ選択的に形成される。ｎ層３は、ｎ-半導体層２の第１領域Ｓ１にイオン注入された例えばリンが熱処理によって拡散されることで形成された拡散層である。ｐ層４は、ｎ-半導体層２の第１領域Ｓ１にイオン注入された例えばボロンが熱処理によって拡散されることで形成された拡散層である。
　ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆ側の表面層には、ｐ層４と接するｐウェル領域５と、ｎ層３に接するｎドリフト領域６とが選択的に設けられている。ｐウェル領域５は、ｎドリフト領域６に接する。ｎドリフト領域６は、隣り合うｐウェル領域５に挟まれている。ｎ層３もまたｎドリフト層を構成する。
　ｐウェル領域５の表面層には、ｎソース領域７およびｐコンタクト領域８が選択的に設けられている。ｎソース領域７とｎドリフト領域６とに挟まれたｐウェル領域５の表面上には、ゲート酸化膜９を介してゲート電極１０が設けられている。
　層間絶縁膜１１は、ゲート電極１０を覆う。ソース電極１２は、ｎソース領域７に電気的に接続されている。ドレイン電極１３は、ｎドレイン層となるｎ+半導体層１と電気的に接続されている。ゲート電極１０、ソース電極１２およびドレイン電極１３は、層間絶縁膜１１によって互いに絶縁されている。このように、ｎ-半導体層２の第１領域Ｓ１には、プレーナゲート構造の縦型超接合ＭＯＳＦＥＴ１１１が設けられている。
　ｎ-半導体層２の第２領域Ｓ２には、ｎ埋め込み分離層１５と、このｎ埋め込み分離層１５に接するｎ拡散分離層１６とからなる分離構造が設けられている。ｎ埋め込み分離層１５は、ｎ-半導体層２の内部に設けられている。ｎ拡散分離層１６は、ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆからこのｎ埋め込み分離層１５に達するように設けられている。ｎ拡散分離層１６は、例えば、ｎ埋め込み分離層１５の外周部に接するように設けられている。
　横型ＭＯＳＦＥＴ１１２は、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とで囲まれた領域に設けられている。具体的には、ｎ-半導体層２の、ｎ埋め込み分離層１５およびｎ拡散分離層１６で囲まれた領域には、横型ＭＯＳＦＥＴ１１２を構成するｐウェル領域１７、ｎソース領域１８およびｎドレイン領域１９が設けられている。ｐウェル領域１７の表面層には、ｎソース領域１８およびｎドレイン領域１９が互いに離れて選択的に設けられている。
　ｐウェル領域１７の、ｎソース領域１８とｎドレイン領域１９とに挟まれた領域の表面上には、ゲート酸化膜２０を介してゲート電極２１が設けられている。ｎソース領域１８およびｎドレイン領域１９には、それぞれソース電極２２およびドレイン電極２３が電気的に接続されている。
　ゲート電極２１、ソース電極２２およびドレイン電極２３は、ゲート電極２１を覆う層間絶縁膜１１によって互いに絶縁されている。このように、ｎ-半導体層２の第２領域Ｓ２には、プレーナゲート構造の横型ＭＯＳＦＥＴ１１２が設けられている層間絶縁膜１１は、第１領域Ｓ１から第２領域Ｓ２にわたって、第１，２領域Ｓ１，Ｓ２を含むｎ-半導体層２の表面の各電極が設けられていない部分を覆う。
　縦型超接合ＭＯＳＦＥＴ１１１および横型ＭＯＳＦＥＴ１１２の各領域の不純物濃度は、実施の形態１にかかる半導体装置を構成する縦型超接合ＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴの各領域の不純物濃度と同様である。
　図２に示す半導体装置１１０では、ノンドープで形成されたｎ-半導体層２にｎ層３、ｐ層４およびｐウェル領域５，１７を形成することができるので、ｎ層３、ｐ層４およびｐウェル領域５，１７の不純物濃度を選定する範囲が広くなる。したがって、素子設計の自由度を高くすることができる。
　以上、説明したように、実施の形態２によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。また、図２に示す半導体装置１１０では、エピタキシャル成長法によってノンドープで形成されたｎ-半導体層２にｎ層３およびｐ層４がそれぞれ選択的に形成されるので、実施の形態１にかかる半導体装置に比べて素子設計の自由度を高くすることができる。
（実施の形態３）
　図３は、この発明の実施の形態３にかかる半導体装置の要部の構成を示す断面図である。図３に示すように、半導体装置１２０は、半導体基板を構成するｎ-半導体層２の、第１領域Ｓ１に形成された縦型超接合ＭＯＳＦＥＴ１２１と、第２領域Ｓ２に形成された横型ＭＯＳＦＥＴ１２２とで構成される。
　縦型超接合ＭＯＳＦＥＴ１２１は、ｎドレイン層となるｎ+半導体層１と、ｎ+半導体層１の表面に配置されたｎ-半導体層２と、ｎ-半導体層２の内部に配置されたｎ層３と、このｎ層３を貫通して配置されたｐ層４とからなる。ｎ層３は、ｎ-半導体層２の第１領域Ｓ１から第２領域Ｓ２にわたって設けられている。ｐ層４は、ｎ-半導体層２の第１領域Ｓ１側のｎ層３に設けられている。
　ｎ層３およびｐ層４は、超接合構造である並列ｐｎ層３１を構成する。具体的には、ｐ層４は、半導体基板（ｎ-半導体層２）の主面２ｆ，２ｇに対して垂直方向に伸びており、ｎ層３を貫通してｎ-半導体層２に接する。また、ｐ層４は、ｎ-半導体層２の主面２ｆ，２ｇに対して水平方向に所定の周期で配置されている。このように、ｎ層３およびｐ層４は、ｎ-半導体層２の主面２ｆ，２ｇに対して水平方向に交互に繰り返し配置された超接合構造を構成している。
　並列ｐｎ層３１は、縦型超接合ＭＯＳＦＥＴ１２１に電圧が印加されたときに、ｐ層４で挟まれたｎ層３およびｐ層４の全域に空乏層（不図示）が広がるように設計される。ｎ-半導体層２は、ノンドープのエピタキシャル成長層である。具体的には、ｎ-半導体層２は、例えば、ｎ-半導体層２ａ、ｎ-半導体層２ｂ、ｎ-半導体層２ｃおよびｎ-半導体層２ｄが順次積層されてなるエピタキシャル成長層である。
　ｎ層３は、ノンドープのエピタキシャル成長層であるｎ-半導体層２の、第１領域Ｓ１および第２領域Ｓ２を含む全域にイオン注入された例えばリンが熱処理によって拡散されることで形成された拡散層である。ｐ層４は、ｎ層３にイオン注入された例えばボロンが熱処理によって拡散されることで形成された拡散層である。
　ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆ側の表面層には、ｐ層４と接するｐウェル領域５と、ｎ層３に接するｎドリフト領域６とが選択的に設けられている。ｐウェル領域５は、ｎドリフト領域６に接する。ｎドリフト領域６は、隣り合うｐウェル領域５に挟まれている。ｎ層３もまたｎドリフト層を構成する。
　ｐウェル領域５の表面層には、ｎソース領域７およびｐコンタクト領域８が選択的に設けられている。ｎソース領域７とｎドリフト領域６とに挟まれたｐウェル領域５の表面上には、ゲート酸化膜９を介してゲート電極１０が設けられている。
　層間絶縁膜１１は、ゲート電極１０を覆う。ソース電極１２は、ｎソース領域７に電気的に接続されている。ドレイン電極１３は、ｎドレイン層となるｎ+半導体層１と電気的に接続されている。ゲート電極１０、ソース電極１２およびドレイン電極１３は、層間絶縁膜１１によって互いに絶縁されている。このように、ｎ-半導体層２の第１領域Ｓ１には、プレーナゲート構造の縦型超接合ＭＯＳＦＥＴ１２１が設けられている。
　ｎ-半導体層２の第２領域Ｓ２には、ｎ埋め込み分離層となるｎ層３と、このｎ埋め込み分離層となるｎ層３に接するｎ拡散分離層１６とからなる分離構造が設けられている。ｎ拡散分離層１６は、ｎ-半導体層２のｎ+半導体層１側の主面２ｇに対して反対側の主面２ｆからこのｎ埋め込み分離層となるｎ層３に達するように設けられている。ｎ拡散分離層１６は、熱拡散によってｎ埋め込み分離層となるｎ層３に達するように形成される。
　横型ＭＯＳＦＥＴ１２２は、ｎ-半導体層２の、ｎ埋め込み分離層となるｎ層３とｎ拡散分離層１６とで囲まれた領域に設けられている。具体的には、ｎ-半導体層２の、ｎ埋め込み分離層となるｎ層３とｎ拡散分離層１６とで囲まれた領域には、横型ＭＯＳＦＥＴ１２２を構成するｐウェル領域１７、ｎソース領域１８およびｎドレイン領域１９が設けられている。
　ｐウェル領域１７の表面層には、ｎソース領域１８およびｎドレイン領域１９が互いに離れて選択的に設けられている。ｐウェル領域１７の、ｎソース領域１８とｎドレイン領域１９とに挟まれた領域の表面上には、ゲート酸化膜２０を介してゲート電極２１が設けられている。ｎソース領域１８およびｎドレイン領域１９には、それぞれソース電極２２およびドレイン電極２３が電気的に接続されている。
　ゲート電極２１、ソース電極２２およびドレイン電極２３は、ゲート電極２１を覆う層間絶縁膜１１によって互いに絶縁されている。層間絶縁膜１１は、第１領域Ｓ１から第２領域Ｓ２にわたって、半導体基板（ｎ-半導体層２）の表面の、各電極が設けられていない部分を覆う。このように、ｎ-半導体層２の第２領域Ｓ２には、プレーナゲート構造の横型ＭＯＳＦＥＴ１２２が設けられている。
　縦型超接合ＭＯＳＦＥＴ１２１および横型ＭＯＳＦＥＴ１２２の各領域の不純物濃度は、実施の形態１にかかる半導体装置を構成する縦型超接合ＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴの各領域の不純物濃度と同様である。
　図３に示す半導体装置１２０では、埋め込み分離層として機能するｎ層３が、実施の形態１にかかる半導体装置よりも厚く形成される。このため、縦型超接合ＭＯＳＦＥＴ１２１と横型ＭＯＳＦＥＴ１２２とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を、実施の形態１にかかる半導体装置に比べてより一層向上することができる。
　以上、説明したように、実施の形態３によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態４）
　図４は、この発明の実施の形態４にかかる半導体装置の要部の構成を示す断面図である。図４に示す半導体装置１３０と図１に示す半導体装置１００との違いは、半導体装置１００において分離構造を構成するｎ埋め込み分離層１５およびｎ拡散分離層１６を、半導体装置１３０においてｐ埋め込み分離層２４およびｐ拡散分離層２５に変更した点である。
　すなわち、半導体装置１３０においては、ｎ-半導体層２と導電型の異なるｐ埋め込み分離層２４およびｐ拡散分離層２５によって横型ＭＯＳＦＥＴ１３２を囲むことにより、縦型超接合ＭＯＳＦＥＴ１３１と横型ＭＯＳＦＥＴ１３２とを電気的に分離する。半導体装置１３０のｐ埋め込み分離層２４およびｐ拡散分離層２５以外の構成は、図１に示す半導体装置１００と同様である。
　半導体装置１３０においても、縦型超接合ＭＯＳＦＥＴ１３１と横型ＭＯＳＦＥＴ１３２とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を、図１に示す半導体装置１００と同様に得ることができる。
　分離構造を構成するｎ埋め込み分離層１５およびｎ拡散分離層１６をｐ埋め込み分離層２４およびｐ拡散分離層２５に変更した構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０にも適用することができる。
　また、分離構造を構成するｎ拡散分離層１６をｐ拡散分離層２５に変更した構成は、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態４によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態５）
　図５は、この発明の実施の形態５にかかる半導体装置の要部の構成を示す断面図である。図５に示す半導体装置１４０と図１に示す半導体装置１００との違いは、半導体装置１００においてｎチャネル型とした横型ＭＯＳＦＥＴ１０２を、半導体装置１４０においてｐチャネル型の横型ＭＯＳＦＥＴ１４２に変更した点である。
　半導体装置１４０において、符号１８ａおよび符号１９ａはｐソース領域およびｐドレイン領域である。また、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とで囲まれる領域はｎウェル領域となる。縦型超接合ＭＯＳＦＥＴ１４１の構成は、図１に示す半導体装置１００の縦型超接合ＭＯＳＦＥＴと同様である。
　横型ＭＯＳＦＥＴをｐチャネルとする構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態５によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態６）
　図６は、この発明の実施の形態６にかかる半導体装置の要部の構成を示す断面図である。図６に示す半導体装置１５０と図５に示す半導体装置１４０との違いは、半導体装置１４０において分離構造を構成するｎ埋め込み分離層１５およびｎ拡散分離層１６を、半導体装置１５０においてｐ埋め込み分離層２４およびｐ拡散分離層２５に変更した点である。
　すなわち、半導体装置１５０においては、ｎ-半導体層２と導電型の異なるｐ埋め込み分離層２４およびｐ拡散分離層２５によって横型ＭＯＳＦＥＴ１５２を囲むことにより、縦型超接合ＭＯＳＦＥＴ１５１と横型ＭＯＳＦＥＴ１５２とを電気的に分離する。半導体装置１５０のｐ埋め込み分離層２４およびｐ拡散分離層２５以外の構成は、図５に示す半導体装置１４０と同様である。
　このように、分離構造を構成する領域をｐ型に変更した場合においても、縦型超接合ＭＯＳＦＥＴ１５１と横型ＭＯＳＦＥＴ１５２とによって構成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を、図５に示す半導体装置１４０と同様に得ることができる。
　横型ＭＯＳＦＥＴをｎチャネルからｐチャネルに変更し、かつ分離構造を構成するｎ埋め込み分離層１５およびｎ拡散分離層１６をｐ埋め込み分離層２４およびｐ拡散分離層２５に変更した構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０にも適用することができる。
　また、横型ＭＯＳＦＥＴをｎチャネルからｐチャネルに変更し、かつ分離構造を構成するｎ拡散分離層１６をｐ拡散分離層２５に変更した構成は、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態６によれば、実施の形態５にかかる半導体装置と同様の効果を得ることができる。
（実施の形態７）
　図７は、この発明の実施の形態７にかかる半導体装置の要部の構成を示す断面図である。図７に示す半導体装置１６０と図１に示す半導体装置１００との違いは、半導体装置１６０において、ｎ埋め込み分離層１５とｎ拡散分離層１６との間に分離構造の一部としてｎ層２６を設けた点である。ｎ層２６は、例えば、ｎ埋め込み分離層１５の外周部に接するように形成される。半導体装置１６０は、分離構造の一部としてｎ層２６を設けることで、ｐウェル領域１７と接するｎ-高抵抗層であるｎ-半導体層２の厚さを半導体装置１００よりも厚くしている。
　半導体装置１６０においては、ｎ拡散分離層１６、ｎ埋め込み分離層１５およびｎ層２６によって分離構造が構成され、縦型超接合ＭＯＳＦＥＴ１６１と横型ＭＯＳＦＥＴ１６２を電気的に分離する。半導体装置１６０のｎ層２６以外の構成は、図１に示す半導体装置１００と同様である。
　半導体装置１６０の構成とすることで、ｎ-半導体層２の、ｎ拡散分離層１６、ｎ埋め込み分離層１５およびｎ層２６で囲まれた領域において空乏層が広がる部分が増える。このため、分離構造で囲まれた部分、すなわち横型ＭＯＳＦＥＴ１６２を高耐圧化することができる。
　ｎ拡散分離層１６、ｎ埋め込み分離層１５およびｎ層２６で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０にも適用することができる。
　また、図示を省略するが、分離構造をｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成してもよい。ｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態７によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態８）
　図８は、この発明の実施の形態８にかかる半導体装置の要部の構成を示す断面図である。図８に示す半導体装置１７０と図１に示す半導体装置１００との違いは、半導体装置１７０におけるｎ埋め込み分離層１５を半導体装置１００よりも厚く形成した点である。半導体装置１７０のｎ埋め込み分離層１５の厚さ以外の構成は、図１に示す半導体装置１００と同様である。
　分離構造を構成するｎ埋め込み分離層１５を図１に示す半導体装置１００よりも厚く形成することで、縦型超接合ＭＯＳＦＥＴ１７１と横型ＭＯＳＦＥＴ１７２とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を、より一層向上することができる。
　分離構造を構成するｎ埋め込み分離層１５を図１に示す半導体装置１００よりも厚く形成した構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０にも適用することができる。
　以上、説明したように、実施の形態８によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態９）
　図９は、この発明の実施の形態９にかかる半導体装置の要部の構成を示す断面図である。図９に示す半導体装置１８０と図７に示す半導体装置１６０との違いは、半導体装置１８０において、半導体装置１６０におけるｎ層２６を設けずに、ｎ拡散分離層１６ａをｎ埋め込み分離層１５に達するように深く形成した点である。
　すなわち、半導体装置１８０においては、ｎ埋め込み分離層１５およびｎ拡散分離層１６ａによって分離構造を構成し、ｐウェル領域１７と接するｎ-半導体層２の厚さを図１に示す半導体装置１００よりも厚くしている。縦型超接合ＭＯＳＦＥＴ１８１と横型ＭＯＳＦＥＴ１８２は、ｎ埋め込み分離層１５およびｎ拡散分離層１６ａからなる分離構造によって電気的に分離されている。半導体装置１８０のｎ拡散分離層１６ａの深さ以外の構成は、図７に示す半導体装置１６０と同様である。
　半導体装置１８０の構成とすることで、図７に示す半導体装置１６０と同様に、横型ＭＯＳＦＥＴ１８２を高耐圧化することができる。ｎ埋め込み分離層１５およびｎ拡散分離層１６ａによって分離構造を構成し、ｐウェル領域１７と接するｎ-半導体層２の厚さを図１に示す半導体装置１００よりも厚く形成する構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０にも適用することができる。
　また、図示を省略するが、分離構造をｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成してもよい。ｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態９によれば、実施の形態７にかかる半導体装置と同様の効果を得ることができる。
（実施の形態１０）
　図１０は、この発明の実施の形態１０にかかる半導体装置の要部の構成を示す断面図である。図１０に示す半導体装置１９０と図１に示す半導体装置１００との違いは、半導体装置１００におけるｎ拡散分離層１６を、半導体装置１９０においてトレンチ分離構造２７に変更した点である。
　半導体装置１９０において、トレンチ分離構造２７は、トレンチ２７ａの側壁および底面に絶縁膜を形成し、トレンチ２７ａの内部に絶縁膜を介してポリシリコンが埋め込まれた構成を有する。トレンチ分離構造２７は、ｎ埋め込み分離層１５に達する深さで設けられている。トレンチ分離構造２７は、トレンチ２７ａの内部をすべて絶縁材で埋め込んだ構成であってもよい。半導体装置１９０のトレンチ分離構造２７以外の構成は、図１に示す半導体装置１００と同様である。
　半導体装置１９０の構成とすることで、図１に示す半導体装置１００と同様に、縦型超接合ＭＯＳＦＥＴ１９１と横型ＭＯＳＦＥＴ１９２とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を得ることができる。
　ｎ埋め込み分離層１５およびトレンチ分離構造２７で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　また、図示を省略するが、分離構造をｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成してもよい。ｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態１０によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態１１）
　図１１は、この発明の実施の形態１１にかかる半導体装置の要部の構成を示す断面図である。図１１に示す半導体装置２００と図１に示す半導体装置１００との違いは、半導体装置２００において分離構造を構成するｎ埋め込み分離層２８の不純物濃度をｎ層３より高くした点である。半導体装置２００のｎ埋め込み分離層２８の不純物濃度以外の構成は、図１に示す半導体装置１００と同様である。
　半導体装置２００の構成とすることで、縦型超接合ＭＯＳＦＥＴ２０１と横型ＭＯＳＦＥＴ２０２とで形成される寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減という効果を、より一層向上することができる。
　ｎ拡散分離層１６およびｎ埋め込み分離層２８で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　また、図示を省略するが、分離構造をｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成してもよい。ｐ拡散分離層、ｐ埋め込み分離層およびｐ層で構成された分離構造は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態１１によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態１２）
　図１２は、この発明の実施の形態１２にかかる半導体装置の要部の構成を示す断面図である。図１２に示す半導体装置２１０と図１に示す半導体装置１００との違いは、半導体装置２１０において、縦型超接合ＭＯＳＦＥＴ２１１のゲート構造をプレーナゲート構造からトレンチゲート構造に変更した点である。
　図１２中の符号１０ａはゲート部のトレンチであり、符号１０ｂはゲート酸化膜である。すなわち、半導体装置２１０においては、隣り合うｐウェル領域５の間に、ｐウェル領域５に接し、並列ｐｎ層３１のｎ層３に達するトレンチ１０ａが設けられている。そして、トレンチ１０ａの内部に、ゲート酸化膜１０ｂを介してゲート電極１０が埋め込まれている。縦型超接合ＭＯＳＦＥＴ２１１のゲート構造以外の構成は、図１に示す半導体装置１００の縦型超接合ＭＯＳＦＥＴと同様である。横型ＭＯＳＦＥＴ２１２の構成は、図１に示す半導体装置１００の横型ＭＯＳＦＥＴと同様である。
　半導体装置２１０の構成は、Ｊ－ＦＥＴ効果を有していないため、オン抵抗の低減を図ることができるという効果を有する。縦型超接合ＭＯＳＦＥＴ２１１をトレンチゲート構造とする構成は、並列ｐｎ層３１のｎ層３およびｐ層４をｎ-半導体層２に選択的に形成した図２に示す半導体装置１１０や、ｎ層３をｎ-半導体層２の全域に形成した図３に示す半導体装置１２０にも適用することができる。
　以上、説明したように、実施の形態１２によれば、実施の形態１にかかる半導体装置と同様の効果を得ることができる。
（実施の形態１３）
　図１３～図１５は、この発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１３においては、図１に示す実施の形態１にかかる半導体装置１００の製造方法を説明する。まず、ｎ+半導体層１となる支持基板を用意する。ｎ+半導体層１は、縦型超接合ＭＯＳＦＥＴ１０１のｎドレイン層となる（図１３（ａ））。
　つぎに、ｎ+半導体層１上に、ｎ-半導体層２ａをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ａの、縦型超接合ＭＯＳＦＥＴ１０１を形成する第１領域Ｓ１の全域にｎ型不純物（例えば、リンなど）のイオン注入５３ａを行い、ｎ-半導体層２ａの第１領域Ｓ１の表面層にｎ型イオン注入層３ａを形成する（図１３（ｂ））。
　ｎ-半導体層２ａへのイオン注入５３ａは、例えば、ｎ-半導体層２ａの第１領域Ｓ１全域が露出する開口部を有するレジストマスク（不図示）をマスクとして行われる。すなわち、レジストマスクの開口部には、ｎ-半導体層２ａのｎ型イオン注入層３ａ形成領域が露出する。イオン注入５３ａに用いるレジストマスクは、例えば、ｎ-半導体層２ａへのイオン注入５３ａが行われる前に予めｎ-半導体層２ａの表面に形成され、後のｎ型イオン注入層３ａへのイオン注入５４ａに用いるレジストマスクの形成前に除去される。
　以下、イオン注入時のレジストマスクについての説明および図示は省略するが、半導体層やイオン注入層にイオン注入が行われる際には、ｎ-半導体層２ａへのイオン注入５３ａと同様にレジストマスクが用いられる（実施の形態１４～２０においても同様に説明および図示を省略するが、イオン注入時にはレジストマスクが用いられる）。
　具体的には、半導体層やイオン注入層にイオン注入が行われる際には、半導体層やイオン注入層の所望の領域が選択的に露出する開口部を有するレジストマスクが形成される。そして、このレジストマスクは、イオン注入のマスクとして用いられた後、つぎのイオン注入時のレジストマスクの形成前、またはエピタキシャル層の形成前に除去される。
　つぎに、ｎ型イオン注入層３ａにｐ型不純物（例えば、ボロンなど）のイオン注入５４ａを選択的に行い、ｎ型イオン注入層３ａの表面層に複数のｐ型イオン注入層４ａを形成する（図１３（ｃ））。ｎ型イオン注入層３ａへのイオン注入５４ａのｐ型不純物のドーズ量は、ｎ-半導体層２ａにｎ型イオン注入層３ａを形成する際のイオン注入５３ａのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ａ上に、ｎ-半導体層２ｂをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ｂの第１領域Ｓ１の全域にｎ型不純物のイオン注入５３ｂを行い、ｎ-半導体層２ｂの第１領域Ｓ１の表面層にｎ型イオン注入層３ｂを形成する。そして、ｎ型イオン注入層３ｂの、ｐ型イオン注入層４ａの直上にあたる領域にｐ型不純物のイオン注入５４ｂを選択的に行い、ｎ型イオン注入層３ｂの表面層に複数のｐ型イオン注入層４ｂを形成する（図１３（ｄ））。
　ｎ型イオン注入層３ｂへのイオン注入５４ｂのｐ型不純物のドーズ量は、ｎ-半導体層２ｂにｎ型イオン注入層３ｂを形成する際のイオン注入５３ｂのｎ型不純物のドーズ量より大きいドーズ量とする。図１３（ｄ）においては図示を省略するが、通常、ｎ-半導体層２ｂ、ｎ型イオン注入層３ｂおよびｐ型イオン注入層４ｂの形成工程（図１３（ｄ）の工程）を６，７回程度繰り返し行い、完成後の並列ｐｎ層３１の厚さを厚くする。
　つぎに、ｎ-半導体層２ｂ上に、ｎ-半導体層２ｃをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。そして、ｎ-半導体層２ｃの、第１領域Ｓ１の全域およびｎ埋め込み分離層１５を形成する第２領域Ｓ２の全域に、ｎ型不純物のイオン注入５３ｃをそれぞれ行う。これにより、ｎ-半導体層２ｃの第１領域Ｓ１の表面層にｎ型イオン注入層３ｃが形成されるとともに、ｎ-半導体層２ｃの第２領域Ｓ２の表面層にｎ型イオン注入層１５ａが形成される。
　つぎに、ｎ型イオン注入層３ｃの、ｐ型イオン注入層４ｂの直上にあたる領域にｐ型不純物のイオン注入５４ｃを選択的に行い、ｎ型イオン注入層３ｃの表面層に複数のｐ型イオン注入層４ｃを形成する（図１４（ｅ））。ｐ型イオン注入層４ａ～４ｃは、ｎ-半導体層２を構成するｎ-半導体層２ａ～２ｃからなる半導体基板の主面に対して垂直方向に並ぶように形成される。ｎ型イオン注入層３ｃへのイオン注入５４ｃのｐ型不純物のドーズ量は、ｎ-半導体層２ｃにｎ型イオン注入層３ｃを形成する際のイオン注入５３ｃのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ｃ上に、ｎ-半導体層２ｄをノンドープでエピタキシャル成長させる（図１４（ｆ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｃに形成されたｎ型イオン注入層３ａ～３ｃ，１５ａおよびｐ型イオン注入層４ａ～４ｃを活性化させ、各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物を拡散させる。
　これにより、各ｎ-半導体層２ａ～２ｃの第１領域Ｓ１に形成されたｎ型イオン注入層３ａ～３ｃ同士およびｐ型イオン注入層４ａ～４ｃ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。また、ｎ-半導体層２ｃの第２領域Ｓ２に形成されたｎ型イオン注入層１５ａがｎ-半導体層２ｃ，２ｄ内に拡散し、ｎ-半導体層２ｃ，２ｄにわたってｎ埋め込み分離層１５が形成される（図１５（ｇ））。
　ｎ-半導体層２の第１領域Ｓ１に形成された並列ｐｎ層３１は超接合構造である。並列ｐｎ層３１は、並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。
　並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度をほぼ等しくすることで、電圧印加時にｎ層３およびｐ層４の全域に空乏層が広がる。これにより、並列ｐｎ層３１の厚さをドリフト層がｎ層のみからなる場合より薄くし、ｎ層３の不純物濃度をドリフト層がｎ層のみからなる場合より高くすることで、耐圧とオン電圧（オン抵抗）とのトレードオフを改善することができる。
　ｎ-半導体層２ｃ，２ｄの第２領域Ｓ２にイオン注入されたｎ型不純物は、活性化されることで２×１０15ｃｍ-3～７×１０15ｃｍ-3程度の不純物濃度を有するｎ埋め込み分離層１５となる。各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物は、ｎ-半導体層２の最下層であるｎ-半導体層２ａ内および、ｎ-半導体層２の最上層であるｎ-半導体層２ｄ内にも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｄにわたって形成される。
　つぎに、ｎ-半導体層２の最上層であるｎ-半導体層２ｄの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１０１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１０１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｄの第２領域Ｓ２に、ｎ埋め込み分離層１５に達するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とに囲まれた領域に、横型ＭＯＳＦＥＴ１０２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１０２のプレーナゲート構造を形成する（図１５（ｈ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図１に示す半導体装置１００が完成する。
　ｎ-半導体層２ｄの第２領域Ｓ２に形成されるｎ拡散分離層１６および横型ＭＯＳＦＥＴ１０２の各領域は、ｎ-半導体層２ｄの第１領域Ｓ１に形成される縦型超接合ＭＯＳＦＥＴ１０１の、例えば同導電型の領域と同時に形成されてもよい（以下、実施の形態１４～２０においても同様に、縦型超接合ＭＯＳＦＥＴおよび横型ＭＯＳＦＥＴの各領域は同時に形成されてもよい。）。
　上述したように、ｎ埋め込み分離層１５とｎ層３とを同時に形成することで、製造コストを低減することができる。
　ｎ埋め込み分離層１５を形成するためのｎ型不純物のイオン注入５３ｃと、ｎ層３を形成するためのｎ型不純物のイオン注入５３ｃとを別々に行って、ｎ埋め込み分離層１５を形成するための不純物ドーズ量を、ｎ層３を形成するための不純物ドーズ量よりも大きくしてもよい。このようにｎ埋め込み分離層１５を形成するためのイオン注入５３ｃを行うことで、ｎ埋め込み分離層１５の不純物濃度をｎ層３の不純物濃度よりも高くすることができる。これにより、横型ＭＯＳＦＥＴ１０２は、図１に示す半導体装置１００の横型ＭＯＳＦＥＴよりもドレイン電圧の悪影響を受けにくくなる。
　上述した図１に示す半導体装置１００の製造方法において、ｎ-半導体層２ｂ、ｎ型イオン注入層３ｂおよびｐ型イオン注入層４ｂの形成工程（図１３（ｄ）の工程）を繰り返し行うことで、並列ｐｎ層３１の厚さを厚くすることができる。
　また、上述した図１に示す半導体装置１００の製造方法において、ｎ拡散分離層１６を形成する箇所にトレンチ分離構造２７を形成することで、図１０に示す半導体装置１９０を作製することができる。この場合、トレンチ分離構造２７は、例えば、ｎ-半導体層２ａ～２ｂからなるｎ-半導体層２の主面２ｆからｎ埋め込み分離層１５に達するトレンチ２７ａを形成した後、トレンチ２７ａの内部に絶縁膜を介してポリシリコンを埋め込むことで形成される。
　上述した図１に示す半導体装置１００の製造方法においては、４層のｎ-半導体層２ａ～２ｄを積層した構成のｎ-半導体層２を例に説明したが、ｎ-半導体層２を構成する層の積層数はこれに限るものではない。
　以上、説明したように、実施の形態１３によれば、ｎ-半導体層２ｃへのイオン注入５３ｃによって、ｎ埋め込み分離層１５となるｎ型イオン注入層１５ａと、ｎ層３となるｎ型イオン注入層３ｃとが同時に形成される。このため、縦型超接合ＭＯＳＦＥＴ１０１と横型ＭＯＳＦＥＴ１０２とを電気的に分離する分離構造を構成するｎ埋め込み分離層１５を、縦型超接合ＭＯＳＦＥＴ１０１の並列ｐｎ層３１を形成するための工程で形成することができる。したがって、ｎ埋め込み分離層１５を形成するためだけの工程を行う必要がない。これにより、製造コストを低減することができる。
（実施の形態１４）
　図１６～図１８は、この発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１４においては、図２に示す実施の形態２にかかる半導体装置１１０の製造方法を説明する。まず、ｎ+半導体層１となる支持基板を用意する。ｎ+半導体層１は、縦型超接合ＭＯＳＦＥＴ１１１のｎドレイン層となる（図１６（ａ））。
　つぎに、ｎ+半導体層１上に、ｎ-半導体層２ａをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ａの、縦型超接合ＭＯＳＦＥＴ１１１を形成する第１領域Ｓ１にｎ型不純物（例えば、リンなど）のイオン注入５３ａを選択的に行い、ｎ-半導体層２ａの第１領域Ｓ１の表面層に複数のｎ型イオン注入層３ａを形成する（図１６（ｂ））。
　つぎに、ｎ-半導体層２ａの第１領域Ｓ１に形成されたｎ型イオン注入層３ａに隣接してｐ型不純物（例えば、ボロンなど）のイオン注入５４ａを選択的に行い、ｎ-半導体層２ａの第１領域Ｓ１の表面層に複数のｐ型イオン注入層４ａを形成する（図１６（ｃ））。すなわち、ｎ-半導体層２ａの第１領域Ｓ１に形成されたｎ型イオン注入層３ａの間に、ｎ型イオン注入層３ａに接するようにｐ型イオン注入層４ａを形成する。
　つぎに、ｎ-半導体層２ａ上に、ｎ-半導体層２ｂをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ｂの、ｎ型イオン注入層３ａの直上にあたる領域にｎ型不純物のイオン注入５３ｂを選択的に行い、ｎ-半導体層２ｂの表面層に複数のｎ型イオン注入層３ｂを形成する。
　そして、ｎ-半導体層２ｂの、ｐ型イオン注入層４ａの直上にあたる領域にｐ型不純物のイオン注入５４ｂを選択的に行い、ｎ-半導体層２ｂの表面層に複数のｐ型イオン注入層４ｂを形成する（図１６（ｄ））。図１６（ｄ）においては図示を省略するが、通常、ｎ-半導体層２ｂ、ｎ型イオン注入層３ｂおよびｐ型イオン注入層４ｂの形成工程（図１６（ｄ）の工程）を６，７回程度繰り返して行い、並列ｐｎ層３１の厚さを厚くする。
　つぎに、ｎ-半導体層２ｂ上に、ｎ-半導体層２ｃをノンドープでエピタキシャル成長させる。そして、ｎ-半導体層２ｃのｎ型イオン注入層３ｂの直上にあたる領域、およびｎ-半導体層２ｃの第２領域Ｓ２の全域にｎ型不純物のイオン注入５３ｃを選択的に行う。これにより、ｎ-半導体層２ｃの第１領域Ｓ１の表面層に複数のｎ型イオン注入層３ｃが形成されるとともに、ｎ-半導体層２ｃの第２領域Ｓ２の表面層にｎ型イオン注入層１５ａが形成される。
　つぎに、ｎ-半導体層２ｃの、ｐ型イオン注入層４ｂの直上にあたる領域にｐ型不純物のイオン注入５４ｃを選択的に行い、ｎ-半導体層２ｃの第１領域Ｓ１の表面層に複数のｐ型イオン注入層４ｃを形成する（図１７（ｅ））。ｎ型イオン注入層３ａ～３ｃは、ｎ-半導体層２を構成するｎ-半導体層２ａ～２ｃからなる半導体基板の主面に対して垂直方向に並ぶように形成される。ｐ型イオン注入層４ａ～４ｃは、ｎ-半導体層２を構成するｎ-半導体層２ａ～２ｃからなる半導体基板の主面に対して垂直方向に並ぶように形成される。
　つぎに、ｎ-半導体層２ｃ上に、ｎ-半導体層２ｄをノンドープでエピタキシャル成長させる（図１７（ｆ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｃに形成されたｎ型イオン注入層３ａ～３ｃ，１５ａおよびｐ型イオン注入層４ａ～４ｃを活性化させ、各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物を拡散させる。
　これにより、各ｎ-半導体層２ａ～２ｃの第１領域Ｓ１に形成されたｎ型イオン注入層３ａ～３ｃ同士およびｐ型イオン注入層４ａ～４ｃ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。また、ｎ-半導体層２ｃの第２領域Ｓ２に形成されたｎ型イオン注入層１５ａがｎ-半導体層２ｃ，２ｄ内に拡散し、ｎ-半導体層２ｃ，２ｄにわたってｎ埋め込み分離層１５が形成される。
　ｎ-半導体層２の第１領域Ｓ１に形成された並列ｐｎ層３１は超接合構造である。並列ｐｎ層３１は、並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度をほぼ等しくすることで、電圧印加時にｎ層３およびｐ層４の全域に空乏層が広がる。これにより、並列ｐｎ層３１の厚さをドリフト層がｎ層のみからなる場合より薄くし、ｎ層３の不純物濃度をドリフト層がｎ層のみからなる場合より高くすることで、耐圧とオン電圧（オン抵抗）とのトレードオフを改善することができる。
　また、ｎ-半導体層２ｃ，２ｄの第２領域Ｓ２にイオン注入されたｎ型不純物は、活性化されることでｎ埋め込み分離層１５となる。各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物は、ｎ-半導体層２の最下層であるｎ-半導体層２ａ内および、ｎ-半導体層２の最上層であるｎ-半導体層２ｄ内にも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｄにわたって形成される（図１８（ｇ））。
　つぎに、最上層のｎ-半導体層２ｄの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１１１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１１１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｄの第２領域Ｓ２に、ｎ埋め込み分離層１５に達するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６に囲まれた領域に、横型ＭＯＳＦＥＴ１１２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１１２のプレーナゲート構造を形成する（図１８（ｈ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図２に示す半導体装置１１０が完成する。
　上述したように、ｎ埋め込み分離層１５とｎ層３とを同時に形成することで、製造コストを低減することができる。
　また、第１領域Ｓ１に形成されるｎ層３とｐ層４はそれぞれが選択的に形成されるため不純物濃度が任意に設定できて設計の自由度が向上する。
　ｎ埋め込み分離層１５を形成するためのｎ型不純物のイオン注入５３ｃと、ｎ層３を形成するためのイオン注入とを別々に行って、ｎ埋め込み分離層１５を形成するための不純物ドーズ量を、ｎ層３を形成するための不純物ドーズ量よりも大きくしてもよい。このようにｎ埋め込み分離層１５を形成するためのイオン注入５３ｃを行うことで、ｎ埋め込み分離層１５の不純物濃度をｎ層３の不純物濃度よりも高くすることができる。これにより、横型ＭＯＳＦＥＴ１１２は、図１に示す半導体装置１００の横型ＭＯＳＦＥＴよりもドレイン電圧の悪影響を受けにくくなる。
　また、上述した図２に示す半導体装置１１０の製造方法において、ｎ拡散分離層１６を形成する箇所にトレンチ分離構造２７を形成することで、図１０に示す半導体装置１９０を作製することができる。この場合、トレンチ分離構造２７は、例えば、ｎ-半導体層２ａ～２ｂからなるｎ-半導体層２の主面２ｆからｎ埋め込み分離層１５に達するトレンチ２７ａを形成した後、トレンチ２７ａの内部に絶縁膜を介してポリシリコンを埋め込むことで形成される。
　上述した図２に示す半導体装置１１０の製造方法においては、４層のｎ-半導体層２ａ～２ｄを積層した構成のｎ-半導体層２を例に説明したが、ｎ-半導体層２を構成する層の積層数はこれに限るものではない。
　以上、説明したように、実施の形態１４によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。すなわち、ｎ-半導体層２を構成する層の積層数は、４層よりも少なくてもよいし、多くてもよい。
（実施の形態１５）
　図１９～図２１は、この発明の実施の形態１５にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１５においては、図３に示す実施の形態３にかかる半導体装置１２０の製造方法を説明する。まず、ｎ+半導体層１となる支持基板を用意する。ｎ+半導体層１は、縦型超接合ＭＯＳＦＥＴ１２１のｎドレイン層となる（図１９（ａ））。
　つぎに、ｎ+半導体層１上に，ｎ-半導体層２ａをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ａの、縦型超接合ＭＯＳＦＥＴ１２１を形成する第１領域Ｓ１およびｎ埋め込み分離層１５を形成する第２領域Ｓ２を含む全域にｎ型不純物（例えば、リンなど）のイオン注入５３ａを行う。これにより、ｎ-半導体層２ａの全域にわたって、ｎ-半導体層２ａの表面層にｎ型イオン注入層３ａが形成される（図１９（ｂ））。
　つぎに、ｎ-半導体層２ａの第１領域Ｓ１側のｎ型イオン注入層３ａにｐ型不純物（例えば、ボロンなど）のイオン注入５４ａを選択的に行い、ｎ-半導体層２ａの第１領域Ｓ１側のｎ型イオン注入層３ａの表面層に複数のｐ型イオン注入層４ａを形成する（図１９（ｃ））。ｎ型イオン注入層３ａへのイオン注入５４ａのｐ型不純物のドーズ量は、ｎ-半導体層２ａにｎ型イオン注入層３ａを形成する際のイオン注入５３ａのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ａ上に、ｎ-半導体層２ｂをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ｂの第１領域Ｓ１および第２領域Ｓ２を含む全域にｎ型不純物のイオン注入５３ｂを行う。これにより、ｎ-半導体層２ｂの全域にわたって、ｎ-半導体層２ｂの表面層にｎ型イオン注入層３ｂが形成される。そして、ｎ型イオン注入層３ｂのｐ型イオン注入層４ａの直上にあたる領域にｐ型不純物のイオン注入５４ｂを選択的に行い、ｎ型イオン注入層３ｂの表面層に複数のｐ型イオン注入層４ｂを形成する（図１９（ｄ））。
　ｎ型イオン注入層３ｂへのイオン注入５４ｂのｐ型不純物のドーズ量は、ｎ-半導体層２ｂにｎ型イオン注入層３ｂを形成する際のイオン注入５３ｂのｎ型不純物のドーズ量より大きいドーズ量とする。図１９（ｄ）においては図示を省略するが、通常、ｎ-半導体層２ｂ、ｎ型イオン注入層３ｂおよびｐ型イオン注入層４ｂの形成工程（図１９（ｄ）の工程）を６，７回程度繰り返し行い、完成後の並列ｐｎ層３１の厚さを厚くする。
　つぎに、ｎ-半導体層２ｂ上に、ｎ-半導体層２ｃをノンドープで例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ｃの第１領域Ｓ１および第２領域Ｓ２を含む全域にｎ型不純物のイオン注入５３ｃを行う。これにより、ｎ-半導体層２ｃの全域にわたって、ｎ-半導体層２ｃの表面層にｎ型イオン注入層３ｃが形成される。そして、ｎ型イオン注入層３ｃのｐ型イオン注入層４ｂの直上にあたる領域にｐ型不純物のイオン注入５４ｃを選択的に行い、ｎ型イオン注入層３ｃの表面層に複数のｐ型イオン注入層４ｃを形成する（図２０（ｅ））。
　上記ｐ型イオン注入層４ａ～４ｃは、ｎ-半導体層２を構成するｎ-半導体層２ａ～２ｃからなる半導体基板の主面に対して垂直方向に並ぶように形成される。ｎ型イオン注入層３ｃへのイオン注入５４ｃのｐ型不純物のドーズ量は、ｎ-半導体層２ｃにｎ型イオン注入層３ｃを形成する際のイオン注入５３ｃのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ｃ上に、ｎ-半導体層２ｄをノンドープでエピタキシャル成長させる（図２０（ｆ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｃに形成されたｎ型イオン注入層３ａ～３ｃおよびｐ型イオン注入層４ａ～４ｃを活性化させ、各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物とｐ型不純物を拡散させる。
　これにより、各ｎ-半導体層２ａ～２ｃの第１領域Ｓ１に形成されるｎ型イオン注入層３ａ～３ｃ同士およびｐ型イオン注入層４ａ～４ｃ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。また、ｎ-半導体層２の第２領域Ｓ２においても、ｎ型イオン注入層３ａ～３ｃ同士がｎ-半導体層２の主面に対して垂直方向につながりｎ層３が形成される。
　ｎ-半導体層２の第１領域Ｓ１に形成された並列ｐｎ層３１は超接合構造である。並列ｐｎ層３１は、並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度をほぼ等しくすることで、電圧印加時にｎ層３およびｐ層４の全域に空乏層が広がる。これにより、並列ｐｎ層３１の厚さをドリフト層がｎ層のみからなる場合より薄くし、ｎ層３の不純物濃度をドリフト層がｎ層のみからなる場合より高くすることで、耐圧とオン電圧（オン抵抗）とのトレードオフを改善することができる。
　一方、ｎ-半導体層２ａ～２ｃの第２領域Ｓ２に形成されたｎ層３は、並列ｐｎ層３１と同じ厚さを有する厚いｎ埋め込み分離層となる。各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物は、ｎ-半導体層２の最下層であるｎ-半導体層２ａ内および、ｎ-半導体層２の最上層であるｎ-半導体層２ｄ内にも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｄにわたって形成される（図２１（ｇ））。
　つぎに、最上層のｎ-半導体層２ｄの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１２１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１２１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｄの第２領域Ｓ２に、ｎ層３に達するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層となるｎ層３とｎ拡散分離層１６とに囲まれた領域に、横型ＭＯＳＦＥＴ１２２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１２２のプレーナゲート構造を形成する（図２１（ｈ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図３に示す半導体装置１２０が完成する。
　上述したように、ｎ層３によってｎ埋め込み分離層を形成し、ｎ埋め込み分離層と並列ｐｎ層３１を構成するｎ層３とを一体化して形成することで、並列ｐｎ層３１と同じ厚さを有する厚いｎ埋め込み分離層を形成することができる。これにより、寄生トランジスタの誤動作の抑制や、この寄生トランジスタのｐｎ接合部における漏れ電流の低減を図ることができる。
　また、ｐウェル領域やｎソース領域が形成されるｎ-半導体層２の最上層であるｎ-半導体層２ｄは、ｎ-半導体層２の最下層であるｎ-半導体層２ａよりも厚く形成されるのが好ましい。
　以上、説明したように、実施の形態１５によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態１６）
　図２２～図２４は、この発明の実施の形態１６にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１６においては、図４に示す実施の形態４にかかる半導体装置１３０の製造方法を説明する。まず、ｎ+半導体層１を用意する。ｎ+半導体層１は、縦型超接合ＭＯＳＦＥＴ１３１のｎドレイン層となる（図２２（ａ））。
　つぎに、ｎ+半導体層１上に、ｎ-半導体層２ａをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ａの、縦型超接合ＭＯＳＦＥＴ１３１を形成する第１領域Ｓ１の全域にｎ型不純物（例えば、リンなど）のイオン注入５３ａを行い、ｎ-半導体層２ａの第１領域Ｓ１の表面層にｎ型イオン注入層３ａを形成する（図２２（ｂ））。
　つぎに、ｎ型イオン注入層３ａにｐ型不純物（例えば、ボロンなど）のイオン注入５４ａを選択的に行い、ｎ型イオン注入層３ａの表面層に複数のｐ型イオン注入層４ａを形成する（図２２（ｃ））。ｎ型イオン注入層３ａへのイオン注入５４ａのｐ型不純物のドーズ量は、ｎ-半導体層２ａにｎ型イオン注入層３ａを形成する際のイオン注入５３ａのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ａ上に、ｎ-半導体層２ｂをノンドープで、例えば、７μｍ程度の厚さにエピタキシャル成長させる。つぎに、ｎ-半導体層２ｂの第１領域Ｓ１の全域にｎ型不純物のイオン注入５３ｂを行い、ｎ-半導体層２ｂの第１領域Ｓ１の表面層にｎ型イオン注入層３ｂを形成する。そして、ｎ型イオン注入層３ｂの、ｐ型イオン注入層４ａの直上にあたる領域にｐ型不純物のイオン注入５４ｂを選択的に行い、ｎ型イオン注入層３ｂの表面層に複数のｐ型イオン注入層４ｂを形成する（図２２（ｄ））。
　ｎ型イオン注入層３ｂへのイオン注入５４ｂのｐ型不純物のドーズ量は、ｎ-半導体層２ｂにｎ型イオン注入層３ｂを形成する際のイオン注入５３ｂのｎ型不純物のドーズ量より大きいドーズ量とする。図２２（ｄ）においては図示を省略するが、通常、ｎ-半導体層２ｂ、ｎ型イオン注入層３ｂおよびｐ型イオン注入層４ｂの形成工程（図２２（ｄ）の工程）を６，７回程度繰り返し行い、完成後の並列ｐｎ層３１の厚さを厚くする。
　つぎに、ｎ-半導体層２ｂ上に、ｎ-半導体層２ｃをノンドープでエピタキシャル成長させる。つぎに、ｎ-半導体層２ｃの、第１領域Ｓ１の全域にｎ型不純物のイオン注入５３ｃを行う。これにより、ｎ-半導体層２ｃの第１領域Ｓ１の全域にわたって、ｎ-半導体層２ｃの表面層にｎ型イオン注入層３ｃが形成される。
　そして、ｎ型イオン注入層３ｃのｐ型イオン注入層４ｂの直上にあたる領域、およびｎ-半導体層２ｃの第２領域Ｓ２の全域にｐ型不純物のイオン注入５４ｃを行う。これにより、ｎ型イオン注入層３ｃの表面層に複数のｐ型イオン注入層４ｃが形成されるとともに、ｎ-半導体層２ｃの第２領域Ｓ２の表面層にｐ型イオン注入層２４ａが形成される（図２３（ｅ））。ｎ型イオン注入層３ｃおよびｎ-半導体層２ｃへのイオン注入５４ｃのｐ型不純物のドーズ量は、ｎ-半導体層２ｃにｎ型イオン注入層３ｃを形成する際のイオン注入５３ｃのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ｃ上に、ｎ-半導体層２ｄをノンドープでエピタキシャル成長させる（図２３（ｆ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｃに形成されたｎ型イオン注入層３ａ～３ｃおよびｐ型イオン注入層４ａ～４ｃ，２４ａを活性化させ、各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物を拡散させる。
　これにより、各ｎ-半導体層２ａ～２ｃの第１領域Ｓ１に形成されたｎ型イオン注入層同士３ａ～３ｃおよびｐ型イオン注入層４ａ～４ｃ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。また、ｎ-半導体層２ｃの第２領域Ｓ２に形成されたｐ型イオン注入層２４ａがｎ-半導体層２ｃ，２ｄ内に拡散し、ｎ-半導体層２ｃ，２ｄにわたってｐ埋め込み分離層２４が形成される。
　ｎ-半導体層２の第１領域Ｓ１に形成された並列ｐｎ層３１は超接合構造である。並列ｐｎ層３１は、並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度をほぼ等しくすることで、電圧印加時にｎ層３およびｐ層４の全域に空乏層が広がる。これにより、並列ｐｎ層３１の厚さをドリフト層がｎ層のみからなる場合より薄くし、ｎ層３の不純物濃度をドリフト層がｎ層のみからなる場合より高くすることで、耐圧とオン電圧（オン抵抗）とのトレードオフを改善することができる。
　各ｎ-半導体層２ａ～２ｃにイオン注入されたｎ型不純物およびｐ型不純物は、最下層であるｎ-半導体層２ａ内および、最上層であるｎ-半導体層２ｄ内にも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｄにわたって形成される（図２４（ｇ））。
　つぎに、最上層のｎ-半導体層２ｄの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１３１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１３１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｄの第２領域Ｓ２に、ｐ埋め込み分離層２４に達するｐ拡散分離層２５を形成する。
　そして、ｎ-半導体層２の、ｐ埋め込み分離層２４とｎ拡散分離層１６に囲まれたｎ-半導体層２に横型ＭＯＳＦＥＴ１３２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１３２のプレーナゲート構造を形成する（図２４（ｈ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図４に示す半導体装置１３０が完成する。
　上述したように、ｐ層４となるｐ型イオン注入層４ｃを形成する際のイオン注入５４ｃによって、ｐ埋め込み分離層２４となるｐ型イオン注入層２４ａと、ｐ層４となるｐ型イオン注入層４ｃとが同時に形成される。これにより、ｐ埋め込み分離層２４とｐ層４とを同時に形成することができ、実施の形態１３にかかる半導体装置の製造方法と同様に製造コストを低減することができる。
　また、ｐ埋め込み分離層２４を形成するためのｐ型不純物のイオン注入５４ｃと、ｐ層４を形成するためのイオン注入５４ｃとを別々に行って、ｐ埋め込み分離層２４を形成するための不純物ドーズ量を、ｐ層４を形成するための不純物ドーズ量よりも大きくしてもよい。このようにｐ埋め込み分離層２４を形成するためのイオン注入５４ｃを行うことで、ｐ埋め込み分離層２４の不純物濃度をｐ層４の不純物濃度よりも高くすることができる。これにより、寄生トランジスタの誤動作の抑制や、この寄生トランジスタにおけるｐｎ接合部における漏れ電流の低減という効果を、より一層図ることができる。
　以上、説明したように、実施の形態１６によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態１７）
　図２５は、この発明の実施の形態１７にかかる半導体装置の製造方法を示す断面図である。実施の形態１７においては、図５に示す実施の形態５にかかる半導体装置１４０の製造方法を説明する。
　まず、実施の形態１３にかかる半導体装置の製造方法の、熱処理によってｎ型不純物およびｐ型不純物を拡散させ、並列ｐｎ層３１およびｎ埋め込み分離層１５を形成する工程までを行う（図１３（ａ）～図１５（ｇ）参照）。
　つぎに、並列ｐｎ層３１およびｎ埋め込み分離層１５の形成工程（図１５（ｇ）の工程）に続いて、ｎ-半導体層２の最上層であるｎ-半導体層２ｄの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１４１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１４１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｄの第２領域Ｓ２に、ｎ埋め込み分離層１５に達するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とに囲まれたｎ-半導体層２をｎウェル領域として、横型ＭＯＳＦＥＴ１４２のｐソース領域１８ａ、ｐドレイン領域１９ａ、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極などを形成する。すなわち、横型ＭＯＳＦＥＴ１４２のプレーナゲート構造を形成する（図２５）。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図５に示す半導体装置１４０が完成する。
　以上、説明したように、実施の形態１７によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態１８）
　図２６および図２７は、この発明の実施の形態１８にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１８においては、図７に示す実施の形態７にかかる半導体装置の製造方法を説明する。
　まず、実施の形態１３にかかる半導体装置の製造方法の、ｎ-半導体層２ｄを形成する工程までを行う（図１３（ａ）～図１４（ｆ）参照）。つぎに、ｎ-半導体層２ｄの形成工程（図１４（ｆ）の工程）に続いて、ｎ-半導体層２ｄの第１領域Ｓ１の全域および、ｎ-半導体層２ｄの第２領域Ｓ２のｎ層２６の形成領域にｎ型不純物のイオン注入５３ｄを行う。
　ｎ-半導体層２ｄの第２領域Ｓ２へのイオン注入５３ｄは、例えば、ｎ-半導体層２ｃの表面層に設けられたｎ型イオン注入層１５ａの外周部に対応する領域に行われる。これにより、ｎ-半導体層２ｄの第１領域Ｓ１の表面層にｎ型イオン注入層３ｄが形成されるとともに、ｎ-半導体層２ｄの第２領域Ｓ２に選択的にｎ型イオン注入層２６ａが形成される。
　そして、ｎ型イオン注入層３ｄの、ｐ型イオン注入層４ｃの直上にあたる領域にｐ型不純物のイオン注入５４ｄを選択的に行い、ｎ型イオン注入層３ｄの表面層に複数のｐ型イオン注入層４ｄを形成する（図２６（ａ））。ｎ型イオン注入層３ｄへのイオン注入５４ｄのｐ型不純物のドーズ量は、ｎ-半導体層２ｄにｎ型イオン注入層３ｄを形成する際のイオン注入５３ｄのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ｄ上に、ｎ-半導体層２ｅをノンドープでエピタキシャル成長させる（図２６（ｂ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｄに形成されたｎ型イオン注入層３ａ～３ｄ，１５ａ，２６ａおよびｐ型イオン注入層４ａ～４ｄを活性化させ、各ｎ-半導体層２ａ～２ｄにイオン注入されたｎ型不純物およびｐ型不純物を拡散させる（図２７（ｃ））。
　これにより、各ｎ-半導体層２ａ～２ｄの第１領域Ｓ１に形成されたｎ型イオン注入層３ａ～３ｄ同士およびｐ型イオン注入層４ａ～４ｄ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。
　ｎ-半導体層２の第１領域Ｓ１に形成された並列ｐｎ層３１は超接合構造である。並列ｐｎ層３１は、並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度がほぼ等しくなるように形成されるのが好ましい。その理由は、次のとおりである。並列ｐｎ層３１を構成するｎ層３とｐ層４との不純物濃度をほぼ等しくすることで、電圧印加時にｎ層３およびｐ層４の全域に空乏層が広がる。これにより、並列ｐｎ層３１の厚さをドリフト層がｎ層のみからなる場合より薄くし、ｎ層３の不純物濃度をドリフト層がｎ層のみからなる場合より高くすることで、耐圧とオン電圧（オン抵抗）とのトレードオフを改善することができる。
　また、並列ｐｎ層３１が形成される上記熱処理によって、ｎ-半導体層２ｃの第２領域Ｓ２に形成されたｎ型イオン注入層１５ａがｎ-半導体層２ｃ，２ｄ内に拡散し、ｎ-半導体層２ｃ，２ｄにわたってｎ埋め込み分離層１５が形成される。さらに、ｎ-半導体層２ｄの第２領域Ｓ２に形成されたｎ型イオン注入層２６ａが活性化されて，ｎ埋め込み分離層１５およびこのｎ埋め込み層１５の外周部と接するｎ層２６が形成される。
　各ｎ-半導体層２ａ～２ｄにイオン注入されたｎ型不純物およびｐ型不純物は、ｎ-半導体層２の最下層であるｎ-半導体層２ａおよび、ｎ-半導体層２の最上層であるｎ-半導体層２ｅにも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｄにわたって形成される。
　つぎに、ｎ-半導体層２の最上層であるｎ-半導体層２ｅの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１６１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１６１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｅの第２領域Ｓ２に、ｎ層２６に接するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ層２６、ｎ埋め込み分離層１５およびｎ拡散分離層１６に囲まれた領域に、横型ＭＯＳＦＥＴ１６２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１６２のプレーナゲート構造を形成する（図２７（ｄ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図７に示す半導体装置１６０が完成する。
　以上、説明したように、実施の形態１８によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態１９）
　図２８および図２９は、この発明の実施の形態１９にかかる半導体装置の製造方法を工程順に示す断面図である。実施の形態１９においては、図８に示す実施の形態８にかかる半導体装置１７０の製造方法を説明する。
　まず、実施の形態１３にかかる半導体装置の製造方法の、ｎ-半導体層２ｄを形成する工程までを行う（図１３（ａ）～図１４（ｆ）参照）。つぎに、ｎ-半導体層２ｄの形成工程（図１４（ｆ）の工程）に続いて、ｎ-半導体層２ｄの、第１領域Ｓ１の全域におよびｎ埋め込み分離層１５を形成する第２領域Ｓ２の全域にｎ型不純物のイオン注入５３ｄを行う。これにより、ｎ-半導体層２ｄの第１領域Ｓ１の表面層にｎ型イオン注入層３ｄが形成されるとともに、ｎ-半導体層２ｄの第２領域Ｓ２の表面層にｎ型イオン注入層１５ｂが形成される。
　つぎに、ｎ型イオン注入層３ｄのｐ型イオン注入層４ｃの直上にあたる領域にｐ型不純物のイオン注入５４ｄを選択的に行い，ｎ型イオン注入層３ｄの表面層に複数のｐ型イオン注入層４ｄを形成する（図２８（ａ））。ｐ型イオン注入層４ａ～４ｄは、ｎ-半導体層２を構成するｎ-半導体層２ａ～２ｃからなる半導体基板の主面に対して垂直方向に並ぶように形成される。ｎ型イオン注入層３ｄへのイオン注入５４ｄのｐ型不純物のドーズ量は、ｎ-半導体層２ｄにｎ型イオン注入層３ｄを形成する際のイオン注入５３ｄのｎ型不純物のドーズ量より大きいドーズ量とする。
　つぎに、ｎ-半導体層２ｄ上に、ｎ-半導体層２ｅをノンドープでエピタキシャル成長させる（図２８（ｂ））。つぎに、熱処理によって、各ｎ-半導体層２ａ～２ｄに形成されたｎ型イオン注入層３ａ～３ｄ，１５ａ，１５ｂおよびｐ型イオン注入層４ａ～４ｄを活性化させ、各ｎ-半導体層２ａ～２ｄにイオン注入されたｎ型不純物とｐ型不純物を拡散させる。
　これにより、各ｎ-半導体層２ａ～２ｄの第１領域Ｓ１に形成されたｎ型イオン注入層３ａ～３ｄ同士およびｐ型イオン注入層４ａ～４ｄ同士が、それぞれｎ-半導体層２の主面に対して垂直方向につながりｎ層３およびｐ層４となる。したがって、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３とｐ層４とが交互に繰り返し配置してなる並列ｐｎ層３１が形成される。
　また、ｎ-半導体層２ｃ，２ｄの第２領域Ｓ２に形成されたｎ型イオン注入層１５ａ，１５ｂがｎ-半導体層２ｃ～２ｅ内に拡散してつながり、ｎ-半導体層２ｃ～２ｅにわたってｎ埋め込み分離層１５が形成される（図２９（ｃ））。各ｎ-半導体層２ａ～２ｄにイオン注入されたｎ型不純物およびｐ型不純物は、ｎ-半導体層２の最下層であるｎ-半導体層２ａおよび、ｎ-半導体層２の最上層であるｎ-半導体層２ｅにも拡散する。すなわち、ｎ層３およびｐ層４は、ｎ-半導体層２ａ～２ｅにわたって形成される。
　つぎに、ｎ-半導体層２の最上層であるｎ-半導体層２ｅの第１領域Ｓ１に、縦型超接合ＭＯＳＦＥＴ１７１のｐウェル領域５、ｎドリフト領域６、ｎソース領域７、ｐコンタクト領域８、ゲート酸化膜９、ゲート電極１０、層間絶縁膜１１およびソース電極（不図示）などを形成する。すなわち、縦型超接合ＭＯＳＦＥＴ１７１のプレーナゲート構造を形成する。また、ｎ-半導体層２ｅの第２領域Ｓ２に、ｎ埋め込み分離層１５に達するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６とに囲まれた領域に、横型ＭＯＳＦＥＴ１７２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ１７２のプレーナゲート構造を形成する（図２９（ｄ））。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図８に示す半導体装置１７０が完成する。
　以上、説明したように、実施の形態１９によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態２０）
　図３０は、この発明の実施の形態２０にかかる半導体装置の製造方法を示す断面図である。実施の形態２０においては、図１２に示す実施の形態１２にかかる半導体装置２１０の製造方法を説明する。
　まず、実施の形態１３にかかる半導体装置の製造方法の、熱処理によってｎ型不純物およびｐ型不純物を拡散させ、並列ｐｎ層３１およびｎ埋め込み分離層１５を形成する工程までを行う（図１３（ａ）～図１５（ｇ）参照）。
　つぎに、並列ｐｎ層３１およびｎ埋め込み分離層１５の形成工程（図１５（ｇ）の工程）に続いて、ｎ-半導体層２の最上層のｎ-半導体層２ｄの第１領域Ｓ１の表面層に、縦型超接合ＭＯＳＦＥＴ２１１のｐウェル領域５ａを形成する。ｐウェル領域５ａは、ｐ層４の直上に、ｐ層４に接するように形成される。つぎに、ｐウェル領域５ａの表面層に選択的に、ｎソース領域７ａを形成する。
　つぎに、ｎ-半導体層２の第１領域Ｓ１に、ｎ層３に達するトレンチ１０ａを形成する。つぎに、このトレンチ１０ａにゲート酸化膜９を介してゲート電極１０を埋め込みトレンチゲート構造を形成する。すなわち、縦型超接合ＭＯＳＦＥＴ２１１のトレンチゲート構造を形成する。つぎに、ｎ-半導体層２の第２領域Ｓ２に、ｎ埋め込み分離層１５に接するｎ拡散分離層１６を形成する。
　そして、ｎ-半導体層２の、ｎ埋め込み分離層１５とｎ拡散分離層１６に囲まれた領域に、横型ＭＯＳＦＥＴ２１２のｐウェル領域１７、ｎソース領域１８、ｎドレイン領域１９、ゲート酸化膜２０、ゲート電極２１、ソース電極（不図示）およびドレイン電極（不図示）などを形成する。すなわち、横型ＭＯＳＦＥＴ２１２のプレーナゲート構造を形成する（図３０）。つぎに、ｎ+半導体層１の裏面にドレイン電極１３を形成することで、図１２に示す半導体装置２１０が完成する。
　以上、説明したように、実施の形態２０によれば、実施の形態１３にかかる半導体装置の製造方法と同様の効果を得ることができる。
　以上の各実施の形態では、ｎ-半導体層２の第１領域Ｓ１の外側に第１領域Ｓ１を囲むように縦型超接合ＭＯＳＦＥＴの耐圧構造が形成されている。耐圧構造の構成や耐圧構造の製造方法は、公知の技術を適宜用いることができる。
　尚、上述した実施の形態１～実施の形態１２にかかる半導体装置１００～２１０によって、縦型超接合素子と制御用集積回路が同一の半導体基板に集積されたインテリジェント超接合半導体素子を実現することができる。
　以上において本発明では、縦型超接合ＭＯＳＦＥＴが形成された半導体基板に、１つの横型ＭＯＳＦＥＴを形成した半導体装置を例に説明しているが、上述した実施の形態に限らず、同一の半導体基板に縦型超接合ＭＯＳＦＥＴおよび複数の横型ＭＯＳＦＥＴが形成された半導体装置に適用することが可能である。
　以上のように、本発明にかかる半導体装置およびその製造方法は、横型半導体素子と超接合縦型半導体素子とを同一基板に形成した半導体装置に有用である。
　１　ｎ+半導体層
　２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ　ｎ-半導体層
　２ｆ，２ｇ　主面
　３，２６　ｎ層
　３ａ，３ｂ，３ｃ，３ｄ，１５ａ，１５ｂ，２６ａ　ｎ型イオン注入層
　４　ｐ層
　４ａ，４ｂ，４ｃ，４ｄ　ｐ型イオン注入層
　５，５ａ，１７　ｐウェル領域
　６　ｎドリフト領域
　７，７ａ，１８　ｎソース領域
　８　ｐコンタクト領域
　９，１０ｂ，２０　ゲート酸化膜
　１０，２１　ゲート電極
　１０ａ，２７ａ　トレンチ
　１１　　層間絶縁膜
　１２，２２　ソース電極
　１３，２３　ドレイン電極
　１５，２８　ｎ埋め込み分離層
　１６，１６ａ　ｎ拡散分離層
　１８ａ　ｐソース領域
　１９ａ　ｐドレイン領域
　１９　ｎドレイン領域
　２４　ｐ埋め込み分離層
　２５　ｐ拡散分離層
　２７　トレンチ分離構造
　２７ａ　トレンチ
　３１　並列ｐｎ層
　４０　主面に対して垂直方向
　４１　主面に対して水平方向
　５３ａ，５３ｂ，５３ｃ，５３ｄ　ｎ型不純物のイオン注入
　５４ａ，５４ｂ，５４ｃ，５４ｄ　ｐ型不純物のイオン注入
　１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０，１９０，２００，２１０　半導体装置
　１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１　縦型超接合ＭＯＳＦＥＴ
　１０２，１１２，１２２，１３２，１４２，１５２，１６２，１７２，１８２，１９２，２０２，２１２　横型ＭＯＳＦＥＴ
　Ｓ１　第１領域
　Ｓ２　第２領域

Claims (18)

  1. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置において、
    　第１導電型の第１半導体層と、
    　前記第１半導体層の表面に設けられた、前記第１半導体層より不純物濃度が低い第１導電型の第２半導体層と、
    　前記第２半導体層の前記第１領域に設けられた、前記第２半導体層より不純物濃度が高い第１導電型の第３半導体層と、前記第２半導体層より不純物濃度が高い第２導電型の第４半導体層とが前記第２半導体層の主面に対して水平方向に交互に配置されてなる並列ｐｎ層と、
    　前記第２半導体層の前記第２領域に設けられ、かつ前記第３半導体層または前記第４半導体層と同じ不純物濃度を有する埋め込み分離層を含む前記分離構造と、
    　を備えることを特徴とする半導体装置。
  2. 　前記第３半導体層は、前記第２半導体層に選択的に設けられた拡散層であり、
    　前記第４半導体層は、前記第３半導体層に選択的に設けられた拡散層であり、
    　前記分離構造は、前記第３半導体層または前記第４半導体層と同じ不純物濃度を有する拡散層であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第３半導体層および前記第４半導体層は、前記第２半導体層に選択的に設けられた拡散層であり、
    　前記分離構造は、前記第３半導体層または前記第４半導体層と同じ不純物濃度を有する拡散層であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第３半導体層および前記分離構造は、同じエピタキシャル層からなり、
    　前記第４半導体層は、前記第３半導体層に選択的に設けられた、前記第３半導体層よりも不純物濃度の高い拡散層であることを特徴とする請求項１に記載の半導体装置。
  5. 　前記縦型半導体素子は、絶縁ゲート型電界効果トランジスタであり、プレーナゲート構造またはトレンチゲート構造を有することを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１領域の外側に前記第１領域を囲むように前記縦型半導体素子の耐圧構造が設けられていることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。
  7. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、
    　第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、
    　前記第１エピタキシャル層の前記第１領域の全域に第１導電型不純物の第１イオン注入を行う第２の工程と、
    　前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う第３の工程と、
    　前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する第４の工程と、
    　前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第１導電型不純物の第３イオン注入を行う第５の工程と、
    　前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を選択的に行う第６の工程と、
    　前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する第７の工程と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する第８の工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  8. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、
    　第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、
    　前記第１エピタキシャル層の前記第１領域に第１導電型不純物の第１イオン注入を選択的に行う第２の工程と、
    　前記第１エピタキシャル層の前記第１イオン注入箇所に挟まれた領域に第２導電型不純物の第２イオン注入を選択的に行う第３の工程と、
    　前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する第４の工程と、
    　前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第１導電型不純物の第３イオン注入に行う第５の工程と、
    　前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を行う第６の工程と、
    　前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する第７の工程と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する第８の工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  9. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、
    　第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、
    　前記第１エピタキシャル層の前記第１領域の全域に第１導電型不純物の第１イオン注入を行う第２の工程と、
    　前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う第３の工程と、
    　前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する第４の工程と、
    　前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域に第１導電型不純物の第３イオン注入を行う第５の工程と、
    　前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第２導電型不純物の第４イオン注入を選択的に行う第６の工程と、
    　前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する第７の工程と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する第８の工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  10. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、
    　第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、
    　前記第１エピタキシャル層の前記第１領域に第１導電型不純物の第１イオン注入を選択的に行う第２の工程と、
    　前記第１エピタキシャル層の前記第１イオン注入箇所に挟まれた領域に第２導電型不純物の第２イオン注入を選択的に行う第３の工程と、
    　前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する第４の工程と、
    　前記第２エピタキシャル層の、前記第１イオン注入箇所の直上に対応する領域に第１導電型不純物の第３イオン注入を行う第５の工程と、
    　前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域および前記第１イオン注入箇所の直上に対応する領域から離れた前記第２領域に第２導電型不純物の第４イオン注入を選択的に行う第６の工程と、
    　前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する第７の工程と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる第１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成するとともに、前記第２エピタキシャル層および前記第３エピタキシャル層の前記第２領域にわたってつながり、前記分離構造を構成する第５半導体層を形成する第８の工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  11. 　縦型半導体素子が配置される第１領域と、分離構造によって前記縦型半導体素子と電気的に分離された横型半導体素子が配置される第２領域とを有する半導体装置の製造方法であって、
    　第１導電型の第１半導体層上にエピタキシャル成長で前記第１半導体層より不純物濃度が低い第１導電型の第１エピタキシャル層を形成する第１の工程と、
    　前記第１エピタキシャル層の全域に第１導電型不純物の第１イオン注入を行う第２の工程と、
    　前記第１エピタキシャル層の、前記第１イオン注入が行われた前記第１領域に第２導電型不純物の第２イオン注入を選択的に行う第３の工程と、
    　前記第３の工程の後、前記第１エピタキシャル層上にエピタキシャル成長で前記第１エピタキシャル層と同一の不純物濃度を有する第１導電型の第２エピタキシャル層を形成する第４の工程と、
    　前記第２エピタキシャル層の全域に第１導電型不純物の第３イオン注入を行う第５の工程と、
    　前記第５の工程の後、前記第２エピタキシャル層の、前記第２イオン注入箇所の直上に対応する領域に第２導電型不純物の第４イオン注入を行う第６の工程と、
    　前記第６の工程の後、前記第２エピタキシャル層上にエピタキシャル成長で前記第２エピタキシャル層と同一の不純物濃度を有する第１導電型の第３エピタキシャル層を形成する第７の工程と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層にイオン注入された第１導電型不純物および第２導電型不純物を熱処理によって拡散させて、前記第１エピタキシャル層から前記第３エピタキシャル層にわたってつながる１導電型の第３半導体層および第２導電型の第４半導体層が交互に配置されてなる並列ｐｎ層を形成するとともに、前記第１半導体層から前記第３エピタキシャル層にわたってつながり、前記分離構造を構成する第５半導体層を形成する第８の工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  12. 　前記第２の工程から前記第４の工程を繰り返し行い、前記並列ｐｎ層の厚みを厚くすることを特徴とする請求項７～１１のいずれか一つに記載の半導体装置の製造方法。
  13. 　前記第４の工程から前記第６の工程を繰り返し行い、前記第５半導体層の厚みを厚くすることを特徴とする請求項７～１１のいずれか一つに記載の半導体装置の製造方法。
  14. 　前記第６の工程の後、前記第７の工程の前に、前記第２エピタキシャル層上にエピタキシャル成長で第１導電型の第４エピタキシャル層を形成する第９の工程と、
    　前記第４エピタキシャル層の前記第１領域の全域に第１導電型不純物の第５イオン注入を行う第１０の工程と、
    　前記第１０の工程の後、前記第４エピタキシャル層の、前記第４イオン注入箇所の直上に対応する領域に選択的に第２導電型不純物の第６イオン注入を行う第１１の工程と、
    　をさらに含むことを特徴とする請求項７～１１のいずれか一つに記載の半導体装置の製造方法。
  15. 　前記第６の工程の後、前記第７の工程の前に、前記第２エピタキシャル層上にエピタキシャル成長で第１導電型の第４エピタキシャル層を形成する第９の工程と、
    　前記第４エピタキシャル層の、前記第１領域の全域および前記第２領域の外周部に第１導電型不純物の第５イオン注入を行う第１０の工程と、
    　前記第１０の工程の後、前記第４エピタキシャル層の、前記第４イオン注入箇所の直上に対応する領域に選択的に第２導電型不純物の第６イオン注入を行う第１１の工程と、
    　をさらに含むことを特徴とする請求項７～１１のいずれか一つに記載の半導体装置の製造方法。
  16. 　前記第８の工程の後、前記第３エピタキシャル層の前記第１領域に、縦型半導体素子の素子構造を形成し、前記第３エピタキシャル層の前記第２領域の外周部に、前記第３エピタキシャル層の表面から前記第５半導体層に達する分離部を形成し、前記第３エピタキシャル層の、前記分離部と前記第５半導体層とで囲まれた領域に横型半導体素子の素子構造を形成することを特徴とする請求項７～１１のいずれか一つに記載の半導体装置の製造方法。
  17. 　前記分離部は、前記第８の工程の後に前記第３エピタキシャル層の前記第２領域にイオン注入された不純物が熱拡散されることで形成された拡散層であることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 　前記分離部は、前記第８の工程の後に前記第３エピタキシャル層の前記第２領域に形成されたトレンチで構成されることを特徴とする請求項１６に記載の半導体装置の製造方法。
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