CN102947928B - 半导体器件及其制造方法 - Google Patents

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Abstract

垂直超结MOSFET(101)和横向MOSFET(102)集成在相同半导体基板上。通过n掩埋隔离层(15)和n扩散隔离层(16)将横向MOSFET(102)与垂直超结MOSFET(101)电隔离。横向MOSFET(102)由在n掩埋隔离层(15)和n扩散隔离层(16)界定的n半导体层(2)中形成的p阱区(17)、在p阱区(17)中形成的n源区(18)和n漏区(19)、以及覆盖p阱区(17)的被n源区(18)和n漏区(19)夹住的部分的栅电极(21)形成。由于n掩埋隔离层(15)与垂直超结MOSFET(101)的n层(3)同时形成，因此有可能降低成本。另外，有可能通过n掩埋隔离层(15)来抑制元件之间的寄生作用。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
垂直半导体元件使得电流在设置在半导体基板的一个主表面上的电极与设置在半导体基板与所述一个主表面相对的一侧上的主表面(其它主表面)上的电极之间流动。因此，为了在垂直半导体元件中保持高击穿电压，必需增加存在于电极之间的高电阻半导体层的厚度。然而，通过增加存在于电极之间的高电阻半导体层的厚度，导通状态电阻增加。即，在击穿电压与导通状态电阻之间存在折衷关系。
作为改善折衷的方式，已经提议了一种具有超结结构的半导体元件，其中在漂移层中形成n层和p层重复交替设置的pn结(平行pn-层)。平行pn层在导通状态下使电流流过n层，并且在截止状态下通过耗尽n层和p层来耐受击穿电压。由于具有超结结构的半导体元件使得有可能增加漂移层的杂质浓度，因此有可能减小导通状态电阻并同时保持高击穿电压。
作为一种制造具有超结结构的半导体元件的方法，已经提议了用外延生长来实现嵌入通过选择性地蚀刻半导体基板而形成的沟槽的方法。另外，作为一种制造具有超结结构的半导体元件的具有改进的批量生产率的简单方法，已经提议了通过连续执行离子注入和外延生长在深度方向上周期地形成的p型和n型掩埋区被热扩散和连接的方法(例如，参见专利文献1)。
在垂直半导体元件中通过采用超结结构来减小导通状态电阻是增加垂直半导体元件的附加值的一种手段。同时，作为增加垂直半导体元件的附加值的另一种手段，已经提议了称为智能开关器件的半导体元件，其中在与垂直半导体元件相同的半导体基板上形成横向半导体元件或某种类型的无源元件。
迄今，输出级中使用的垂直半导体元件的驱动电流、控制电路、保护电路等已由外部的分立部件构成。与此相对，智能开关器件使得这些电路由在与输出级中使用的垂直半导体元件相同的半导体基板上形成的横向半导体元件和各种无源元件构成。
以该方式，智能开关器件使得各种电路元件形成在与输出级中使用的垂直半导体元件相同的半导体基板上，而无需使用外部的分立部件。因此，有可能以减小的尺寸和较低的成本来实现迄今已知的功能。作为用于实现智能开关器件的重要技术，包括将每个元件电隔离的元件隔离技术。
当在相同半导体基板上形成多个半导体元件时，如在智能开关器件中，使用元件隔离技术以避免在元件之间引发寄生作用。例如，作为元件隔离技术，公知的有电介质隔离技术、pn结隔离技术、自隔离技术等。
图31是示出迄今已知的使用电介质隔离技术的智能开关器件的主要部分的构造的截面图。如图31所示，迄今已知的使用电介质隔离技术的智能开关器件使得垂直半导体元件511和横向半导体元件512形成在n-外延层504上。横向半导体元件512构成驱动电流、控制电路和保护电路。
通过在n+基板501上形成的氧化硅膜502、其中嵌入氧化硅膜的沟槽隔离区505以及高浓度n+掩埋区503使垂直半导体元件511和横向半导体元件512彼此隔离。氧化硅膜502和高浓度n+掩埋区503在n+基板501与n-外延层504之间形成。沟槽隔离区505穿透n-外延层504和高浓度n+掩埋区503，从而到达氧化硅膜502。附图标记509是垂直半导体元件511的p阱区。
图32是示出迄今已知的使用pn结隔离技术的智能开关器件的主要部分的构造的截面图。如图32所示，迄今已知的使用pn结隔离技术的智能开关器件，用与图31中所示的使用电介质隔离技术的智能开关器件类似的方式，使得垂直半导体元件511和横向半导体元件512集成在相同基板上。
通过在n+基板501上形成的p-层507和高浓度p+区508使垂直半导体元件511和横向半导体元件512彼此隔离。p-层507形成在n+基板501与n-外延层504之间。高浓度p+区508穿透n-外延层504，从而与p-层507接触。附图标记510是掩埋n+区，该掩埋n+区穿透p-层507，从而与n-外延层504和n+基板501接触。
图33是示出迄今已知的使用自隔离技术的智能开关器件的主要部分的构造的截面图。如图33所示，与图32中所示的迄今已知的使用pn结隔离技术的智能开关器件不同，迄今已知的使用自隔离技术的智能开关器件不设置p-层507和高浓度p+区508。垂直半导体元件511和横向半导体元件512之间的分离通过增大元件之间的间隙来实现。在图33中，只示出了元件截面结构的主要部分，并且图中省略了元件之间的间隙大于图32中所示的智能开关器件中的间隙的事实。
通过使用上述的元件隔离技术以该方式来构成智能开关器件，实现了其中抑制在相同半导体基板上形成的元件之间的寄生作用并且防止故障和破坏的智能开关器件。
另外，在专利文献1中描述了使用超结结构来改善导通状态电阻和击穿电压之间的折衷的半导体元件。此外，在专利文献2中描述了由超结结构构成的半导体元件，其中超结结构的n层与p层重复的单元间距被减小。
此外，专利文献3中描述了使用多RESURF结构来平衡低导通状态电阻和高击穿电压的横向MOSFET。可将多RESURF结构视为超结结构。即，专利文献3描述的半导体元件使得使用超结结构的高击穿电压横向半导体元件与构成由隔离结构界定的控制电路IC的横向半导体元件形成在相同半导体基板上。
引用列表
专利文献
专利文献1：日本专利No.3,988,262
专利文献2：JP-A-2007-012858
专利文献3：JP-A-2000-286417
发明内容
技术问题
如上所述，作为示例，已描述了两种手段－设计超结结构和设计智能开关器件－作为增加垂直半导体元件的附加值的手段。此外，不限于图31至33所示的智能开关器件，已存在关于两种手段的元件结构及其制造方法的大量提议。
然而，例如，在专利文献1和2中，没有提到在输出级中使用具有超结结构的垂直半导体元件，以及将用于各种电路(例如，控制集成电路等)的横向半导体元件集成在与超结结构垂直半导体元件相同的半导体基板上。另外，在专利文献3中，没有提到将横向半导体元件集成在与超结结构垂直半导体元件相同的半导体基板上。
为了消除上述的迄今已知技术的问题，本发明的目的在于提供半导体器件及其制造方法，使得有可能抑制在相同半导体基板上形成的元件之间的寄生作用。另外，为了消除上述的迄今已知技术的问题，本发明的目的在于提供半导体器件及其制造方法，使得有可能降低成本。
问题的解决方案
为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件是一种半导体器件，其具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。半导体器件包括第一导电型的第一半导体层，并且杂质浓度低于第一半导体层的第一导电型的第二半导体层设置在第一半导体层的表面上。此外，通过在相对于第二半导体层的主表面的水平方向上交替设置杂质浓度高于第二半导体层的第一导电型的第三半导体层以及杂质浓度高于第二半导体层的第二导电型的第四半导体层而形成的平行pn层被设置在第二半导体层的第一区中。另外，包括杂质浓度与第三半导体层或第四半导体层相同的掩埋隔离层的隔离结构被设置在第二半导体层的第二区中。
另外，根据本发明的半导体器件使得在本发明的上述方面中，第三半导体层是选择性地设置在第二半导体层中的扩散层。第四半导体层是选择性地设置在第三半导体层中的扩散层。隔离结构是杂质浓度与第三半导体层或第四半导体层相同的扩散层。
另外，根据本发明的半导体器件使得在本发明的上述方面中，第三半导体层和第四半导体层是选择性地设置在第二半导体层中的扩散层。隔离结构是杂质浓度与第三半导体层或第四半导体层相同的扩散层。
另外，根据本发明的半导体器件使得在本发明的上述方面中，第三半导体层和隔离结构由相同的外延层形成。第四半导体层是选择性地设置在第三半导体层中的扩散层，其杂质浓度高于第三半导体层。
另外，根据本发明的半导体器件表征为，在本发明的上述方面中，垂直半导体元件是具有平面栅结构或沟槽栅结构的绝缘栅场效应晶体管。
另外，根据本发明的半导体器件表征为，在本发明的上述方面中，垂直超结MOS晶体管的边缘端接结构设置在第一区的外侧上以包围第一区。
另外，为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件制造方法是一种用于制造半导体器件的方法，该半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。首先，执行通过外延生长在第一半导体层上形成杂质浓度低于第一半导体层的第一导电型的第一外延层的第一步骤，以及遍及第一外延层的整个第一区的第一导电型的杂质的第一离子注入(第二步骤)。接着，在第一外延层的其中已经执行了第一离子注入的第一区中选择性地执行第二导电型的杂质的第二离子注入(第三步骤)。接着，在第三步骤之后，通过在第一外延层上外延生长形成杂质浓度与第一外延层相同的第一导电型的第二外延层(第四步骤)。接着，在第二外延层的在第一离子注入的位置正上方的区中以及在与第一离子注入的位置正上方的区间隔开的第二区中执行第一导电型的杂质的第三离子注入(第五步骤)。接着，在第五步骤之后，在第二外延层的在第二离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第四离子注入(第六步骤)。接着，在第六步骤之后，通过在第二外延层上外延生长形成杂质浓度与第二外延层相同的第一导电型的第三外延层(第七步骤)。接着，离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质通过热处理来扩散，由此形成通过交替设置从第一外延层连接到第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层。此时，伴随平行pn层的形成，形成跨第二外延层和第三外延层的第二区连接的第五半导体层，由此构成隔离结构(第八步骤)。
另外，为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件制造方法是一种用于制造半导体器件的方法，该半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。首先，通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于第一半导体层的第一导电型的第一外延层(第一步骤)。接着，遍及第一外延层的整个第一区选择性地执行第一导电型的杂质的第一离子注入(第二步骤)。接着，在第一外延层的被第一离子注入的位置夹住的区中选择性地执行第二导电型的杂质的第二离子注入(第三步骤)。接着，在第三步骤之后，通过在第一外延层上外延生长形成杂质浓度与第一外延层相同的第一导电型的第二外延层(第四步骤)。接着，在第二外延层的在第一离子注入的位置正上方的区中以及在与第一离子注入的位置正上方的区间隔开的第二区中执行第一导电型的杂质的第三离子注入(第五步骤)。接着，在第五步骤之后，在第二外延层的在第二离子注入的位置正上方的区中执行第二导电型的杂质的第四离子注入(第六步骤)。接着，在第六步骤之后，通过在第二外延层上外延生长形成杂质浓度与第二外延层相同的第一导电型的第三外延层(第七步骤)。接着，离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质通过热处理来扩散，由此形成通过交替设置从第一外延层连接到第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层。此时，伴随平行pn层的形成，形成跨第二外延层和第三外延层的第二区连接的第五半导体层，由此构成隔离结构(第八步骤)。
另外，为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件制造方法是一种用于制造半导体器件的方法，该半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。首先，通过在第一半导体层上外延生长形成杂质浓度低于第一半导体层的第一导电型的第一外延层(第一步骤)。接着，遍及第一外延层的整个第一区执行第一导电型的杂质的第一离子注入(第二步骤)。接着，在第一外延层的其中已经执行了第一离子注入的第一区中选择性地执行第二导电型的杂质的第二离子注入(第三步骤)。接着，在第三步骤之后，通过在第一外延层上外延生长形成杂质浓度与第一外延层相同的第一导电型的第二外延层(第四步骤)。接着，在第二外延层的在第一离子注入的位置正上方的区中执行第一导电型的杂质的第三离子注入(第五步骤)。接着，在第五步骤之后，在第二外延层的在第二离子注入的位置正上方的区中以及在与第一离子注入的位置正上方的区间隔开的第二区中执行第二导电型的杂质的第四离子注入(第六步骤)。接着，在第六步骤之后，通过在第二外延层上外延生长形成杂质浓度与第二外延层相同的第一导电型的第三外延层(第七步骤)。接着，离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质通过热处理来扩散，由此形成通过交替设置从第一外延层连接到第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层。此时，伴随平行pn层的形成，形成跨第二外延层和第三外延层的第二区连接的第五半导体层，由此构成隔离结构(第八步骤)。
另外，为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件制造方法是一种用于制造半导体器件的方法，该半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。首先，通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于第一半导体层的第一导电型的第一外延层(第一步骤)。接着，在第一外延层的第一区中选择性地执行第一导电型的杂质的第一离子注入(第二步骤)。接着，在第一外延层的被第一离子注入的位置夹住的区中选择性地执行第二导电型的杂质的第二离子注入(第三步骤)。接着，在第三步骤之后，通过在第一外延层上外延生长形成杂质浓度与第一外延层相同的第一导电型的第二外延层(第四步骤)。接着，在第二外延层的在第一离子注入的位置正上方的区中执行第一导电型的杂质的第三离子注入(第五步骤)。接着，在第五步骤之后，在第二外延层的在第二离子注入的位置正上方的区中以及在与第一离子注入的位置正上方的区间隔开的第二区中执行第二导电型的杂质的第四离子注入(第六步骤)。接着，在第六步骤之后，通过在第二外延层上外延生长形成杂质浓度与第二外延层相同的第一导电型的第三外延层(第七步骤)。接着，离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质通过热处理来扩散，由此形成通过交替设置从第一外延层连接到第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层。此时，伴随平行pn层的形成，形成跨第二外延层和第三外延层的第二区连接的第五半导体层，由此构成隔离结构(第八步骤)。
另外，为了解决上述的问题并实现本发明的目的，根据本发明的半导体器件制造方法是一种用于制造半导体器件的方法，该半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与垂直半导体元件电隔离的横向半导体元件的第二区，并且具有以下特性。首先，通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于第一半导体层的第一导电型的第一外延层(第一步骤)。接着，遍及整个第一外延层执行第一导电型的杂质的第一离子注入(第二步骤)。接着，在第一外延层的其中已经执行了第一离子注入的第一区中选择性地执行第二导电型的杂质的第二离子注入(第三步骤)。接着，在第三步骤之后，通过在第一外延层上外延生长形成杂质浓度与第一外延层相同的第一导电型的第二外延层(第四步骤)。接着，遍及整个第二外延层执行第一导电型的杂质的第三离子注入(第五步骤)。接着，在第五步骤之后，在第二外延层的在第二离子注入的位置正上方的区中执行第二导电型的杂质的第四离子注入(第六步骤)。接着，在第六步骤之后，通过在第二外延层上外延生长形成杂质浓度与第二外延层相同的第一导电型的第三外延层(第七步骤)。接着，离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质通过热处理来扩散，由此形成通过交替设置从第一外延层连接到第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层。此时，伴随平行pn层的形成，形成从第一半导体层连接到第三外延层的第五半导体层，由此构成隔离结构(第八步骤)。
另外，根据本发明的半导体器件制造方法表征为，在本发明的上述方面中，重复执行第二步骤至第四步骤，由此增加平行pn层的厚度。
另外，根据本发明的半导体器件制造方法表征为，在本发明的上述方面中，重复执行第四步骤至第六步骤，由此增加第五半导体层的厚度。
另外，在本发明的上述方面中，根据本发明的半导体器件制造方法还具有以下特性。在第六步骤之后并且在第七步骤之前，通过在第二外延层上外延生长形成第一导电型的第四外延层(第九步骤)。此外，遍及第四外延层的整个第一区执行第一导电型的杂质的第五离子注入(第十步骤)。此外，在第十步骤之后，在第四外延层的在第四离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第六离子注入(第十一步骤)。
另外，在本发明的上述方面中，根据本发明的半导体器件制造方法还具有以下特性。在第六步骤之后并且在第七步骤之前，通过在第二外延层上外延生长形成第一导电型的第四外延层(第九步骤)。此外，遍及第四外延层的整个第一区并且在第二区的外周部中执行第一导电型的杂质的第五离子注入(第十步骤)。此外，在第十步骤之后，在第四外延层的在第四离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第六离子注入(第十一步骤)。
另外，根据本发明的半导体器件制造方法使得在本发明的上述方面中，在第八步骤之后在第三外延层的第一区中形成垂直半导体元件的元件结构。另外，在第三外延层的第二区的外周部中形成从第三外延层的表面到达第五半导体层的隔离部分，并且在第三外延层的由隔离部分和第五半导体层界定的区中形成横向半导体元件的元件结构。
另外，根据本发明的半导体器件制造方法表征为，在本发明的上述方面中，隔离部分是通过在第八步骤之后离子注入到第三外延层的第二区中的杂质热扩散而形成的扩散层。
另外，根据本发明的半导体器件制造方法表征为，在本发明的上述方面中，隔离部分由在第八步骤之后在第三外延层的第二区中形成的沟槽构成。
根据本发明，通过在由具有掩埋隔离层(第五半导体层)的隔离结构界定的区中形成横向半导体元件，有可能抑制在相同半导体基板上形成的横向半导体元件和超结结构垂直半导体元件之间的寄生作用。
另外，根据本发明，伴随构成超结结构垂直半导体元件的用于形成平行pn层的多个n-外延层，形成将横向半导体元件与垂直半导体元件电隔离的掩埋隔离层。因此，有可能以低成本将由隔离结构界定的横向半导体元件与超结结构垂直半导体元件集成在相同基板上。
本发明的有利效果
根据按照本发明的半导体器件及其制造方法，获得的优点在于，有可能抑制在相同半导体基板上形成的元件之间的寄生作用。另外，根据按照本发明的半导体器件及其制造方法，获得的优点在于，有可能降低成本。
附图说明
[图1]图1是示出根据本发明实施例1的半导体器件的主要部分的构造的截面图。
[图2]图2是示出根据本发明实施例2的半导体器件的主要部分的构造的截面图。
[图3]图3是示出根据本发明实施例3的半导体器件的主要部分的构造的截面图。
[图4]图4是示出根据本发明实施例4的半导体器件的主要部分的构造的截面图。
[图5]图5是示出根据本发明实施例5的半导体器件的主要部分的构造的截面图。
[图6]图6是示出根据本发明实施例6的半导体器件的主要部分的构造的截面图。
[图7]图7是示出根据本发明实施例7的半导体器件的主要部分的构造的截面图。
[图8]图8是示出根据本发明实施例8的半导体器件的主要部分的构造的截面图。
[图9]图9是示出根据本发明实施例9的半导体器件的主要部分的构造的截面图。
[图10]图10是示出根据本发明实施例10的半导体器件的主要部分的构造的截面图。
[图11]图11是示出根据本发明实施例11的半导体器件的主要部分的构造的截面图。
[图12]图12是示出根据本发明实施例12的半导体器件的主要部分的构造的截面图。
[图13]图13是按步骤次序示出根据本发明实施例13的半导体器件制造方法的截面图。
[图14]图14是按步骤次序示出根据本发明实施例13的半导体器件制造方法的截面图。
[图15]图15是按步骤次序示出根据本发明实施例13的半导体器件制造方法的截面图。
[图16]图16是按步骤次序示出根据本发明实施例14的半导体器件制造方法的截面图。
[图17]图17是按步骤次序示出根据本发明实施例14的半导体器件制造方法的截面图。
[图18]图18是按步骤次序示出根据本发明实施例14的半导体器件制造方法的截面图。
[图19]图19是按步骤次序示出根据本发明实施例15的半导体器件制造方法的截面图。
[图20]图20是按步骤次序示出根据本发明实施例15的半导体器件制造方法的截面图。
[图21]图21是按步骤次序示出根据本发明实施例15的半导体器件制造方法的截面图。
[图22]图22是按步骤次序示出根据本发明实施例16的半导体器件制造方法的截面图。
[图23]图23是按步骤次序示出根据本发明实施例16的半导体器件制造方法的截面图。
[图24]图24是按步骤次序示出根据本发明实施例16的半导体器件制造方法的截面图。
[图25]图25是示出根据本发明实施例17的半导体器件制造方法的截面图。
[图26]图26是按步骤次序示出根据本发明实施例18的半导体器件制造方法的截面图。
[图27]图27是按步骤次序示出根据本发明实施例18的半导体器件制造方法的截面图。
[图28]图28是按步骤次序示出根据本发明实施例19的半导体器件制造方法的截面图。
[图29]图29是按步骤次序示出根据本发明实施例19的半导体器件制造方法的截面图。
[图30]图30是示出根据本发明实施例20的半导体器件制造方法的截面图。
[图31]图31是示出迄今已知的使用电介质隔离技术的智能开关器件的主要部分的构造的截面图。
[图32]图32是示出迄今已知的使用pn结隔离技术的智能开关器件的主要部分的构造的截面图。
[图33]图33是示出另一迄今已知的使用pn结隔离技术的智能开关器件的主要部分的构造的截面图。
各实施例的描述
下面，参照附图，对根据本发明的半导体器件及其制造方法的优选实施例进行详细说明。以下描述将以第一导电型为n型而第二导电型为p型来给出，但是第一导电型也可以为p型而第二导电型可以为n型。在本说明书和附图中，以n或p作前缀的层或区表示电子或空穴分别是多数载流子。另外，附加到n或p的+或–表示与未附加+或–的层或区相比的较高杂质浓度或较低杂质浓度。在下面对实施例和附图的描述中，相同的附图标记被赋予相同构造，并省去重复的描述。
（实施例1）
图1是示出根据本发明实施例1的半导体器件的主要部分的构造的截面图。如图1所示，半导体器件100由构成半导体基板的n-半导体层(第二半导体层)2、在第一区S1中形成的超结结构垂直MOSFET(垂直半导体元件，以下假设为垂直超结MOSFET)101、以及在第二区S2中形成的横向MOSFET(横向半导体元件)102构成。超结结构是使得在漂移层中形成通过重复交替设置n层和p层而形成的pn结(平行pn层)的结构。
垂直超结MOSFET 101由形成n漏极层的n+半导体层(第一半导体层)1、与n+半导体层1接触的n-半导体层2、以及在n-半导体层2内部形成的平行pn层31形成。n+半导体层1是杂质浓度高于n-半导体层2的n+低电阻层。n-半导体层2设置在n+半导体层1的表面上。n-半导体层2是杂质浓度低于n+半导体层1的n-高电阻层。
平行pn层31由构成超结结构的n层(第三半导体层)3和p层(第四半导体层)4形成。具体而言，n层3设置在n-半导体层2的内部。p层4设置在n层3内。p层4在相对于n-半导体层2的主表面2f和2g的垂直方向40上延伸，穿透n层3，并与n-半导体层2接触。另外，p层4在相对于n-半导体层2的主表面2f和2g的水平方向上以预定周期设置。
以此方式，在相对于n-半导体层2的主表面2f和2g的水平方向41上重复交替地设置n层3和p层4，从而构成超结结构。n层3的杂质浓度高于n-半导体层2。p层4的杂质浓度高于n-半导体层2。优选的是，p层4的杂质浓度实际上等于n层3的杂质浓度。
平行pn层31被设计为，当电压施加到垂直超结MOSFET 101时，耗尽层(未示出)通过被p层4和p层4夹住的整个n层3扩展。n-半导体层2是无掺杂外延生长层。具体而言，n-半导体层2是例如通过堆叠n-半导体层2a、n-半导体层2b、n-半导体层2c和n-半导体层2d而形成的外延生长层。
n层3形成在n-半导体层2的其中形成垂直超结MOSFET 101的整个第一区S1上。n层3是例如通过热处理使遍及n-半导体层2的整个第一区S1离子注入的磷(P)扩散而形成的扩散层。p层4是例如通过热处理使离子注入n层3的硼(B)扩散而形成的扩散层。
在n-半导体层2的与n+半导体层1上的主表面2g相对的主表面2f侧上的表面层中选择性地设置与p层4接触的p阱区5以及与n层3接触的n漂移区6。p阱区5与n漂移区6接触。相邻的p阱区5夹住n漂移区6。n层3还构成n漂移层。在p阱区5的表面层中选择性地设置n源区7和p接触区8。在p阱区5的被n源区7和n漂移区6夹住的表面上隔着栅氧化物膜9设置栅电极10。
层间电介质11覆盖栅电极10。源电极12电连接到n源区7。漏电极13电连接到n+半导体层1，其形成n漏极层。栅电极10、源电极12和漏电极13通过层间电介质11而彼此隔离。以此方式，在n-半导体层2的第一区S1中设置平面栅结构垂直超结MOSFET 101。
在n-半导体层2的第二区S2中设置由n掩埋隔离层(第五半导体层)15和与n掩埋隔离层15接触的n扩散隔离层16形成的隔离结构。n掩埋隔离层15设置在n-半导体层2的内部。n扩散隔离层16被设置为从n-半导体层2的与n+半导体层1上的主表面2g相对侧上的主表面2f到达n掩埋隔离层15。n扩散隔离层16被设置为与例如n掩埋隔离层15的外周部接触。
n掩埋隔离层15的杂质浓度高于n-半导体层2。此外，n掩埋隔离层15的杂质浓度实际上等于n层3或p层4的杂质浓度。n扩散隔离层16是通过热扩散形成以到达n掩埋隔离层15的扩散层。n扩散隔离层16的杂质浓度高于例如n-半导体层2。
在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中设置横向MOSFET 102。具体而言，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中设置构成横向MOSFET 102的p阱区17、n源区18和n漏区19。
在p阱区17的表面层中，选择性地设置彼此间隔开的n源区18和n漏区19。在p阱区17的被n源区18和n漏区19夹住的区的表面上隔着栅氧化物膜20设置栅电极21。源电极22和漏电极23分别电连接到n源区18和n漏区19。
栅电极21、源电极22和漏电极23通过覆盖栅电极21的层间电介质11而彼此隔离。以此方式，在n-半导体层2的第二区S2中设置平面栅结构横向MOSFET 102。从第一区S1到第二区S2，层间绝缘膜11覆盖包括第一和第二区S1和S2的n-半导体层2的表面上的没有形成电极的部分。
由于图1所示的半导体器件使得n掩埋隔离层15和n层3同时形成，因此有可能降低制造成本。以下将描述半导体器件100的制造方法。另外，图1所示的半导体器件100使得有可能提高元件设计的自由度。其原因如下。
一般而言，当在掺杂有杂质的区中形成另一区时，该另一区的杂质浓度高于该掺杂有杂质的区。因此，当在掺杂有杂质的区中形成另一区时，另一区的杂质浓度选择范围变窄，并且元件设计的自由度降低。与此相反，由于图1所示的半导体器件100使得n层3和p阱区5和17可在无掺杂地形成的n-半导体层2中形成，因此n层3与p阱区5和17的杂质浓度选择范围变宽。因此，有可能提高元件设计的自由度。
另外，通过杂质浓度高于n-半导体层2的n掩埋隔离层15和n扩散隔离层16使横向MOSFET 102与垂直超结MOSFET 101电隔离。即，在半导体器件100中设置由杂质浓度高于n-半导体层2的n掩埋隔离层15和n扩散隔离层16形成的隔离结构。因此，有可能尝试抑制由垂直超结MOSFET 101和横向MOSFET 102构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
在图1所示的半导体器件100的上述示例中，构成了其中只有一个横向MOSFET 102形成在与垂直超结MOSFET 101相同的半导体基板(n-半导体层2)中的集成电路，但是实际上，通过形成多个横向MOSFET 102来构成集成电路。当在与垂直超结MOSFET 101相同的半导体基板中形成多个横向MOSFET 102时，多个横向MOSFET 102中的每一个通过由n掩埋隔离层15和n扩散隔离层16形成的隔离结构来界定，并且与其它元件电隔离。
如上所述，根据实施例1，在构成半导体基板的n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中设置横向MOSFET 102。因此，横向MOSFET 102与设置在相同半导体基板中的垂直超结MOSFET 101电隔离。因此，有可能抑制在相同半导体基板上形成的垂直超结MOSFET 101和横向MOSFET 102之间的寄生作用。
（实施例2）
图2是示出根据本发明实施例2的半导体器件的主要部分的构造的截面图。如图2所示，半导体器件110由构成半导体基板的n-半导体层2、在第一区S1中形成的垂直超结MOSFET 111、和在第二区S2中形成的横向MOSFET112构成。
垂直超结MOSFET 111由形成n漏极层的n+半导体层1、与n+半导体层1接触的n-半导体层2、以及在n-半导体层2的内部形成的平行pn层31形成。平行pn层31由构成超结结构的n层3和p层4形成。具体而言，n层3和p层4在相对于半导体基板(n-半导体层2)的主表面2f和2g的垂直方向上延伸，并在相对于n-半导体层2的主表面2f和2g的水平方向上重复交替设置。
平行pn层31被设计为，当电压施加到垂直超结MOSFET 111时，耗尽层(未示出)通过被p层4和p层4夹住的整个n层3扩展。n-半导体层2是无掺杂外延生长层。具体而言，n-半导体层2是例如通过顺序地堆叠n-半导体层2a、n-半导体层2b、n-半导体层2c和n-半导体层2d而形成的外延生长层。
n层3和p层4各自在n-半导体层2的第一区S1中选择性地形成。n层3是例如通过热处理使离子注入n-半导体层2的第一区S1的磷扩散而形成的扩散层。p层4是例如通过热处理使离子注入n-半导体层2的第一区S1的硼扩散而形成的扩散层。
在n-半导体层2的与n+半导体层1侧上的主表面2g相对的主表面2f侧上的表面层中选择性地设置与p层4接触的p阱区5以及与n层3接触的n漂移区6。p阱区5与n漂移区6接触。相邻的p阱区5夹住n漂移区6。n层3还构成n漂移层。
在p阱区5的表面层中选择性地设置n源区7和p接触区8。在p阱区5的被n源区7和n漂移区6夹住的表面上隔着栅氧化物膜9设置栅电极10。
层间电介质11覆盖栅电极10。源电极12电连接到n源区7。漏电极13电连接到n+半导体层1，其形成n漏极层。栅电极10、源电极12和漏电极13通过层间电介质11而彼此隔离。以此方式，在n-半导体层2的第一区S1中设置平面栅结构垂直超结MOSFET 111。
在n-半导体层2的第二区S2中设置由n掩埋隔离层15和与n掩埋隔离层15接触的n扩散隔离层16形成的隔离结构。n掩埋隔离层15设置在n-半导体层2的内部。n扩散隔离层16被设置为从n-半导体层2的与n+半导体层1上的主表面2g相对侧上的主表面2f到达n掩埋隔离层15。n扩散隔离层16被设置为与例如n掩埋隔离层15的外周部接触。
在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中设置横向MOSFET 112。具体而言，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中设置构成横向MOSFET 112的p阱区17、n源区18和n漏区19。在p阱区17的表面层中，选择性地设置彼此间隔开的n源区18和n漏区19。
在p阱区17的被n源区18和n漏区19夹住的区的表面上隔着栅氧化物膜20设置栅电极21。源电极22和漏电极23分别电连接到n源区18和n漏区19。
栅电极21、源电极22和漏电极23通过覆盖栅电极21的层间电介质11而彼此隔离。以此方式，在n-半导体层2的第二区S2中设置平面栅结构横向MOSFET 112。从第一区S1到第二区S2，层间电介质11覆盖包括第一和第二区S1和S2的n-半导体层2的表面上的没有形成电极的部分。
垂直超结MOSFET 111和横向MOSFET 112的每个区的杂质浓度与构成根据实施例1的半导体器件的垂直超结MOSFET和横向MOSFET的每个区的杂质浓度相同。
由于图2所示的半导体器件110使得n层3、p层4以及p阱区5和17可在无掺杂地形成的n-半导体层2中形成，因此n层3、p层4以及p阱区5和17的杂质浓度选择范围变宽。因此，有可能提高元件设计的自由度。
如上所述，根据实施例2，有可能获得与根据实施例1的半导体器件相同的优点。此外，由于图2所示的半导体器件110使得n层3和p层4中的每一个使用外延生长方法选择性地在无掺杂地形成的n-半导体层2中形成，因此与根据实施例1的半导体器件相比，有可能提高元件设计的自由度。
（实施例3）
图3是示出根据本发明实施例3的半导体器件的主要部分的构造的截面图。如图3所示，半导体器件120由构成半导体基板的n-半导体层2、在第一区S1中形成的垂直超结MOSFET 121、和在第二区S2中形成的横向MOSFET122构成。
垂直超结MOSFET 121由形成n漏极层的n+半导体层1、设置在n+半导体层1的表面上的n-半导体层2、设置在n-半导体层2的内部的n层3、以及穿透n层3设置的p层4形成。从n-半导体层2的第一区S1到第二区S2设置n层3。在n-半导体层2的第一区S1侧的n层3中设置p层4。
n层3和p层4构成作为超结结构的平行pn层31。具体而言，p层4在相对于半导体基板(n-半导体层2)的主表面2f和2g的垂直方向上延伸，穿透n层3，并与n-半导体层2接触。另外，p层4在相对于n-半导体层2的主表面2f和2g的水平方向上以预定周期设置。以此方式，在相对于n-半导体层2的主表面2f和2g的水平方向上重复交替设置n层3和p层4，从而构成超结结构。
平行pn层31被设计为，当电压施加到垂直超结MOSFET 121时，耗尽层(未示出)通过被p层4和p层4夹住的整个n层3扩展。n-半导体层2是无掺杂外延生长层。具体而言，n-半导体层2是例如通过顺序地堆叠n-半导体层2a、n-半导体层2b、n-半导体层2c和n-半导体层2d而形成的外延生长层。
n层3是例如通过热处理使遍及整个n-半导体层2离子注入的磷扩散而形成的扩散层，n-半导体层2是无掺杂外延生长层，包括第一区S1和第二区S2。p层4是例如通过热处理使离子注入n层3的硼扩散而形成的扩散层。
在n-半导体层2的与n+半导体层1侧上的主表面2g相对的主表面2f侧上的表面层中选择性地设置与p层4接触的p阱区5以及与n层3接触的n漂移区6。p阱区5与n漂移区6接触。相邻的p阱区5夹住n漂移区6。n层3还构成n漂移层。
在p阱区5的表面层中选择性地设置n源区7和p接触区8。在p阱区5的被n源区7和n漂移区6夹住的表面上隔着栅氧化物膜9设置栅电极10。
层间电介质11覆盖栅电极10。源电极12电连接到n源区7。漏电极13电连接到n+半导体层1，其形成n漏极层。栅电极10、源电极12和漏电极13通过层间电介质11而彼此隔离。以此方式，在n-半导体层2的第一区S1中设置平面栅结构垂直超结MOSFET 121。
在n-半导体层2的第二区S2中设置由形成n掩埋隔离层的n层3和与形成n掩埋隔离层的n层3接触的n扩散隔离层16形成的隔离结构。n扩散隔离层16被设置为从n-半导体层2的与n+半导体层1一侧的主表面2g相对侧上的主表面2f到达n掩埋隔离层。n扩散隔离层16是通过热扩散形成的，以到达形成n掩埋隔离层15的n层3。
在n-半导体层2的由形成n掩埋隔离层的n层3和n扩散隔离层16界定的区中设置横向MOSFET 122。具体而言，在n-半导体层2的由形成n掩埋隔离层的n层3和n扩散隔离层16界定的区中设置构成横向MOSFET 122的p阱区17、n源区18和n漏区19。
在p阱区17的表面层中，选择性地设置彼此间隔开的n源区18和n漏区19。在p阱区17的被n源区18和n漏区19夹住的区的表面上隔着栅氧化物膜20设置栅电极21。源电极22和漏电极23分别电连接到n源区18和n漏区19。
栅电极21、源电极22和漏电极23通过覆盖栅电极21的层间电介质11而彼此隔离。从第一区S1到第二区S2，层间电介质11覆盖半导体基板(n-半导体层2)的表面上的没有形成电极的部分。以此方式，在n-半导体层2的第二区S2中设置平面栅结构横向MOSFET 122。
垂直超结MOSFET 121和横向MOSFET 122的每个区的杂质浓度与构成根据实施例1的半导体器件的垂直超结MOSFET和横向MOSFET的每个区的杂质浓度相同。
图3所示的半导体器件120使得用作掩埋隔离层的n层3比根据实施例1的半导体器件中的n层3厚。因此，与根据实施例1的半导体器件相比，有可能增强以下优点，即抑制由垂直超结MOSFET 121和横向MOSFET 122构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
如上所述，根据实施例3，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例4）
图4是示出根据本发明实施例4的半导体器件的主要部分的构造的截面图。图4所示的半导体器件130与图1所示的半导体器件100之间的差异在于，在半导体器件100中构成隔离结构的n掩埋隔离层15和n扩散隔离层16改变成半导体器件130中的p掩埋隔离层24和p扩散隔离层25。
即，半导体器件130使得垂直超结MOSFET 131和横向MOSFET 132通过由导电型与n-半导体层2不同的p掩埋隔离层24和p扩散隔离层25界定的横向MOSFET 132电隔离。半导体器件130的除了p掩埋隔离层24和p扩散隔离层25以外的构造与图1所示的半导体器件100的相同。
同样通过半导体器件130，以与图1所示的半导体器件100相同的方式，有可能获得以下优点，即抑制由垂直超结MOSFET 131和横向MOSFET 132构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
其中构成隔离结构的n掩埋隔离层15和n扩散隔离层16改变成p掩埋隔离层24和p扩散隔离层25的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成。
另外，其中构成隔离结构的n扩散隔离层16改变成p扩散隔离层25的构造也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例4，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例5）
图5是示出根据本发明实施例5的半导体器件的主要部分的构造的截面图。图5所示的半导体器件140与图1所示的半导体器件100之间的差异在于，在半导体器件100中假设为n沟道型的横向MOSFET 102改变成在半导体器件140中的p沟道型MOSFET 142。
在半导体器件140中，附图标记18a和附图标记19a是p源区和p漏区。此外，n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区形成n阱区。垂直超结MOSFET 141的构造与图1所示的半导体器件100的垂直超结MOSFET的相同。
其中横向MOSFET是p沟道型的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，并且也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例5，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例6）
图6是示出根据本发明实施例6的半导体器件的主要部分的构造的截面图。图6所示的半导体器件150与图5所示的半导体器件140之间的差异在于，在半导体器件140中构成隔离结构的n掩埋隔离层15和n扩散隔离层16改变成半导体器件150中的p掩埋隔离层24和p扩散隔离层25。
即，半导体器件150使得垂直超结MOSFET 151和横向MOSFET 152通过由导电型与n-半导体层2不同的p掩埋隔离层24和p扩散隔离层25界定的横向MOSFET 152电隔离。半导体器件150的除了p掩埋隔离层24和p扩散隔离层25以外的构造与图5所示的半导体器件140的相同。
当构成隔离结构的区同样以此方式改变成p型时，以与图5所示的半导体器件140相同的方式，有可能获得以下优点，即抑制由垂直超结MOSFET 152和横向MOSFET 132构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
其中横向MOSFET从n沟道型改变成p沟道型并且构成隔离结构的n掩埋隔离层15和n扩散隔离层16改变成p掩埋隔离层24和p扩散隔离层25的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成。
另外，其中横向MOSFET从n沟道型改变成p沟道型并且构成隔离结构的n扩散隔离层16改变成p扩散隔离层25的构造也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例6，有可能获得与根据实施例5的半导体器件相同的优点。
（实施例7）
图7是示出根据本发明实施例7的半导体器件的主要部分的构造的截面图。图7所示的半导体器件160与图1所示的半导体器件100之间的差异在于，n层26设置在半导体器件160中作为n掩埋隔离层15和n扩散隔离层16之间的隔离结构的一部分。n层26形成为与例如n掩埋隔离层15的外周部接触。半导体器件160使得，通过将n层26设置为隔离结构的一部分，作为与p阱区17接触的n-高电阻层的n-半导体层2的厚度比半导体器件100中的大。
半导体器件160使得隔离结构由n扩散隔离层16、n掩埋隔离层15和n层26构成，其使垂直超结MOSFET 161和横向MOSFET 162电隔离。半导体器件160的除了n层26以外的构造与图1所示的半导体器件100的相同。
通过采用半导体器件160的构造，n-半导体层2的由n扩散隔离层16、n掩埋隔离层15和n层26界定的区中耗尽层扩展的部分增加。因此，有可能增加由隔离结构界定的部分，即横向MOSFET 162的击穿电压。
由n扩散隔离层16、n掩埋隔离层15和n层26构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成。
另外，虽然图中省略了，但是隔离结构也可由p扩散隔离层、p掩埋隔离层和p层构成。由p扩散隔离层、p掩埋隔离层和p层构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例7，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例8）
图8是示出根据本发明实施例8的半导体器件的主要部分的构造的截面图。图8所示的半导体器件170与图1所示的半导体器件100之间的差异在于，半导体器件170中的n掩埋隔离层15形成为比半导体器件100中的厚。半导体器件170的除了n掩埋隔离层15的厚度以外的构造与图1所示的半导体器件100的相同。
通过使构成隔离结构的n掩埋隔离层15形成为比图1所示的半导体器件100中的厚，有可能增强以下优点，即抑制由垂直超结MOSFET 171和横向MOSFET 172构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
其中构成隔离结构的n掩埋隔离层15形成为比图1所示的半导体器件100中的厚的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成。
如上所述，根据实施例8，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例9）
图9是示出根据本发明实施例9的半导体器件的主要部分的构造的截面图。图9所示的半导体器件180与图7所示的半导体器件160之间的差异在于，在半导体器件180中，n扩散隔离层16a形成得较深以到达n掩埋隔离层15，其中不设置半导体器件160中的n层26。
即，半导体器件180使得隔离结构由n掩埋隔离层15和n扩散隔离层16a构成，并且与p阱区17接触的n-半导体层2的厚度比图1所示的半导体器件100中的大。通过由n掩埋隔离层15和n扩散隔离层16a形成的隔离结构使垂直超结MOSFET 181和横向MOSFET 182电隔离。半导体器件180的除了n扩散隔离层16a的深度以外的构造与图7所示的半导体器件160的相同。
通过采用半导体器件180的构造，以与图7所示的半导体器件160相同的方式，有可能增加横向MOSFET 182的击穿电压。其中隔离结构由n掩埋隔离层15和n扩散隔离层16a构成并且与p阱区17接触的n-半导体层2的厚度形成为大于图1所示的半导体器件100中的厚度的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成。
另外，虽然图中省略了，但是隔离结构也可由p扩散隔离层、p掩埋隔离层和p层构成。由p扩散隔离层、p掩埋隔离层和p层构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例9，有可能获得与根据实施例7的半导体器件相同的优点。
（实施例10）
图10是示出根据本发明实施例10的半导体器件的主要部分的构造的截面图。图10所示的半导体器件190与图1所示的半导体器件100之间的差异在于，半导体器件100中的n扩散隔离层16改变成半导体器件190中的沟槽隔离结构27。
在半导体器件190中，沟槽隔离结构27具有其中绝缘膜形成在沟槽27a的侧壁和底表面上并且多晶硅隔着绝缘膜嵌入沟槽27a内部的构造。沟槽隔离结构27设置为达到n掩埋隔离层15的深度。沟槽隔离结构27也可以是其中整个沟槽27a的内部填满绝缘材料的构造。半导体器件190的除了沟槽隔离结构27以外的构造与图1所示的半导体器件100的相同。
通过采用半导体器件190的构造，以与图1所示的半导体器件100相同的方式，也有可能获得以下优点，即抑制由垂直超结MOSFET 191和横向MOSFET192构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
由n掩埋隔离层15和沟槽隔离结构27构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
另外，虽然图中省略了，但是隔离结构也可由p扩散隔离层、p掩埋隔离层和p层构成。由p扩散隔离层、p掩埋隔离层和p层构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例10，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例11）
图11是示出根据本发明实施例11的半导体器件的主要部分的构造的截面图。图11所示的半导体器件200与图1所示的半导体器件100之间的差异在于，在半导体器件200中构成隔离结构的n掩埋隔离层28的杂质浓度比n层3的高。半导体器件200的除了n掩埋隔离层28的杂质浓度以外的构造与图1所示的半导体器件100的相同。
通过采用半导体器件200的构造，有可能增强以下优点，即抑制由垂直超结MOSFET 201和横向MOSFET 202构成的寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
由n扩散隔离层16和n掩埋隔离层28构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
另外，虽然图中省略了，但是隔离结构也可由p扩散隔离层、p掩埋隔离层和p层构成。由p扩散隔离层、p掩埋隔离层和p层构成的隔离结构也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例11，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例12）
图12是示出根据本发明实施例12的半导体器件的主要部分的构造的截面图。图12所示的半导体器件210与图1所示的半导体器件100之间的差异在于，在半导体器件210中，垂直超结MOSFET 211的栅结构从平面栅结构改变成沟槽栅结构。
图12中的附图标记10a是栅部沟槽，而附图标记10b是栅氧化物膜。即，半导体器件210使得沟槽10a设置在相邻p阱区5之间，与p阱区5接触并到达平行pn层31的n层3。此外，栅电极10隔着栅氧化物膜10b嵌入在沟槽10a内部。垂直超结MOSFET 211的除了栅结构以外的构造与图1所示的半导体器件100的垂直超结MOSFET的相同。横向MOSFET 212的构造与图1所示的半导体器件100的横向MOSFET的相同。
由于半导体器件200的构造没有J-FET效应，因此它具有有可能尝试减小导通状态电阻的优点。其中垂直超结MOSFET 211具有沟槽栅结构的构造也可应用于图2所示的半导体器件110，其中平行pn层31的n层3和p层4在n-半导体层2中选择性地形成，或者也可应用于图3所示的半导体器件120，其中n层3在整个n-半导体层2上形成。
如上所述，根据实施例12，有可能获得与根据实施例1的半导体器件相同的优点。
（实施例13）
图13至图15是按步骤次序示出根据本发明实施例13的半导体器件制造方法的截面图。在实施例13中，将描述图1中所示的根据实施例1的半导体器件100的制造方法。首先，制备将要形成n+半导体层1的支承基板。n+半导体层1形成垂直超结MOSFET 101的n漏极层(图13(a))。
接着，n-半导体层2a在n+半导体层1上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及n-半导体层2a的其中形成垂直超结MOSFET 101的整个第一区S1执行n型杂质(例如，磷等)的离子注入53a，从而在n-半导体层2a的第一区S1的表面层中形成n型离子注入层3a(图13(b))。
例如，用具有暴露n-半导体层2a的整个第一区S1的孔部的抗蚀剂掩模(未示出)作为掩模来执行在n-半导体层2a中的离子注入53a。即，在抗蚀剂掩模的孔部中暴露n-半导体层2a的其中将要形成n型离子注入层3a的区。离子注入53a中使用的抗蚀剂掩模例如在n-半导体层2a中的离子注入53a之前在n-半导体层2a的表面上事先形成，并在后续n型离子注入层3a中的离子注入54a所用的抗蚀剂掩模形成之前被去除。
以下，虽然省略了对离子注入时抗蚀剂掩模的描述和描绘，但是在执行半导体层或电子注入层中的离子注入时，以与n-半导体层2a中的离子注入53a相同的方式使用抗蚀剂掩模(同样在实施例14至20中，虽然以相同的方式省略了描述和描绘，但是在注入离子时，使用抗蚀剂掩模)。
具体而言，当执行半导体层和离子注入层中的离子注入时，形成具有选择性地暴露半导体层或离子注入层的所需区的孔部的抗蚀剂掩模。然后，在抗蚀剂掩模用作离子注入的掩模之后，它在下一次注入离子时的抗蚀剂掩模形成之前或者在外延层形成之前被去除。
接着，在n型离子注入层3a中选择性地执行p型杂质(例如，硼等)的离子注入54a，从而在n型离子注入层3a的表面层中形成多个p型离子注入层4a(图13(c))。在n型离子注入层3a中离子注入54a的p型杂质的剂量大于在形成n型离子注入层3a时在n-半导体层2a中离子注入53a的n型杂质的剂量。
接着，n-半导体层2b在n-半导体层2a上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及n-半导体层2b的整个第一区S1执行n型杂质的离子注入53b，从而在n-半导体层2b的第一区S1的表面层中形成n型离子注入层3b。接着，在n型离子注入层3b的在p型离子注入层4a的正上方的区中选择性地执行p型杂质的离子注入54b，从而在n型离子注入层3b的表面层中形成多个p型离子注入层4b(图13(d))。
在n型离子注入层3b中离子注入54b的p型杂质的剂量大于在形成n型离子注入层3b时在n-半导体层2b中离子注入53b的n型杂质的剂量。虽然从图13(d)省略了描绘，但是形成n-半导体层2b、n型离子注入层3b和p型离子注入层4b的诸步骤(图13(d)的诸步骤)通常重复大约六或七次，从而增加完成后平行pn层31的厚度。
接着，n-半导体层2c在n-半导体层2b上在没有掺杂的情况下外延生长至例如大约7μm的厚度。然后，遍及n-半导体层2c的整个第一区S1和其中形成n掩埋隔离层15的整个第二区S2执行n型杂质的离子注入53c。通过这样做，在n-半导体层2c的第一区S1的表面层中形成n型离子注入层3c，并且在n-半导体层2c的第二区S2的表面层中形成n型离子注入层15a。
接着，在n型离子注入层3c的在p型离子注入层4b的正上方的区中选择性地执行p型杂质的离子注入54c，从而在n型离子注入层3c的表面层中形成多个p型离子注入层4c(图14(e))。p型离子注入层4a至4c形成为在相对于由构成n-半导体层2的n-半导体层2a至2c形成的半导体基板的主表面的垂直方向上对准。在n型离子注入层3c中离子注入54c的p型杂质的剂量大于在形成n型离子注入层3c时在n-半导体层2c中离子注入53c的n型杂质的剂量。
接着，n-半导体层2d在n-半导体层2c上在没有掺杂的情况下外延生长(图14(f))。接着，通过热处理激活在n-半导体层2a至2c中形成的n型离子注入层3a至3c和15a以及p型离子注入层4a至4c，因此使离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质扩散。
因此，在各个n-半导体层2a至2c的第一区S1中形成的n型离子注入层3a至3c的组合以及p型离子注入层4a至4c的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。此外，在n-半导体层2c的第二区S2中形成的n型离子注入层15a扩散到n-半导体层2c和2d的内部，由此跨n-半导体层2c和2d形成n掩埋隔离层15(图15(g))。
在n-半导体层2的第一区S1中形成的平行pn层31是超结结构。优选的是，平行pn层31形成为使得其杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度。其原因如下。
通过使平行pn层31的杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度，在施加电压时，耗尽层遍及整个n层3和p层4扩展。由此，通过与在漂移层只由n层形成时相比减小平行pn层31的厚度，并且与在漂移层只由n层形成时相比增加n层3的杂质浓度，有可能改善击穿电压和导通状态电压(导通状态电阻)之间的折衷。
离子注入到n-半导体层2c和2d的第二区S2中的n型杂质通过被激活而形成杂质浓度为约2×1015cm-3至7×1015cm-3的n掩埋隔离层15。离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a的内部，以及作为n-半导体层2的最顶层的n-半导体层2d的内部。即，n层3和p层4跨n-半导体层2a至2d形成。
接着，垂直超结MOSFET 101的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、层间电介质11、源电极(未示出)等在作为n-半导体层2的最顶层的n-半导体层2d的第一区S1中形成。即，形成垂直超结MOSFET 101的平面栅结构。另外，到达n掩埋隔离层15的n扩散隔离层16在n-半导体层2d的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中形成横向MOSFET 102的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 102的平面栅结构(图15(h))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图1所示的半导体器件100。
在n-半导体层2d的第二区S2中形成的n扩散隔离层16和横向MOSFET102的各个区可与例如在n-半导体层2d的第一区S1中形成的垂直超结MOSFET 101的相同导电型的区同时形成(以下，同样在实施例14至20中，以相同方式，可同时形成垂直超结MOSFET和横向MOSFET的每个区)。
通过如上所述同时形成n掩埋隔离层15和n层3，有可能降低制造成本。
用于形成n掩埋隔离层15的n型杂质的离子注入53c和用于形成n层3的n型杂质的离子注入53c可分别执行，并且用于形成n掩埋隔离层15的杂质剂量可大于用于形成n层3的杂质剂量。通过以此方式执行用于形成n掩埋隔离层15的n型杂质的离子注入53c，n掩埋隔离层15的杂质浓度有可能高于n层3的杂质浓度。因此，与图1中所示的半导体器件100的横向MOSFET相比，横向MOSFET 102不太可能受漏电压的不利影响。
图1中所示的半导体器件100的制造方法使得平行pn层31的厚度可通过重复执行形成n-半导体层2b、n型离子注入层和p型离子注入层4b的步骤(图13(d)的诸步骤)而增加。
另外，图1中所示的半导体器件100的制造方法使得有可能通过在形成n扩散隔离层16的位置中形成沟槽隔离结构27来制造图10中所示的半导体器件190。在这种情况下，例如，沟槽隔离结构27通过在形成从由n-半导体层2a至2d形成的n-半导体层2的主表面2f到达n掩埋隔离层15的沟槽27a之后，在沟槽27a的内部隔着绝缘膜嵌入多晶硅来形成。
虽然已经描述了图1中所示的半导体器件100的制造方法，其中n-半导体层2具有例如堆叠四个n-半导体层2a至2d的构造，但是构成n-半导体层2的堆叠层的数量不限于此。
如上所述，根据实施例13，形成n掩埋隔离层15的n型离子注入层15a和形成n层3的n型离子注入层3c通过在n-半导体层2c中的离子注入53c同时形成。因此，有可能在形成垂直超结MOSFET 101的平行pn层31的步骤中形成构成使垂直超结MOSFET 101与横向MOSFET 102电隔离的隔离结构的n掩埋隔离层15。因此，不必执行单独形成n掩埋隔离层15的步骤。由此，能够降低制造成本。
（实施例14）
图16至图18是按步骤次序示出根据本发明实施例14的半导体器件制造方法的截面图。在实施例14中，将描述图2中所示的根据实施例2的半导体器件110的制造方法。首先，制备将要形成n+半导体层1的支承基板。n+半导体层1形成垂直超结MOSFET 111的n漏极层(图16(a))。
接着，n-半导体层2a在n+半导体层1上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，在n-半导体层2a的其中形成垂直超结MOSFET 111的第一区S1中选择性地执行n型杂质(例如，磷等)的离子注入53a，从而在n-半导体层2a的第一区S1的表面层中形成多个n型离子注入层3a(图16(b))。
接着，邻近在n-半导体层2a的第一区S1中形成的n型离子注入层3a选择性地执行p型杂质(例如，硼等)的离子注入54a，从而在n-半导体层2a的第一区S1的表面层中形成多个p型离子注入层4a(图16(c))。即，p型离子注入层4a以此方式在形成在n-半导体层2a的第一区S1中的n型离子注入层3a之间形成，从而与n型离子注入层3a接触。
接着，n-半导体层2b在n-半导体层2a上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，在n-半导体层2b的n型离子注入层3a的正上方的区中选择性地执行n型杂质的离子注入53b，从而在n-半导体层2b的表面层中形成多个n型离子注入层3b。
接着，在n-半导体层2b的在p型离子注入层4a的正上方的区中选择性地执行p型杂质的离子注入54b，从而在n-半导体层2b的表面层中形成多个p型离子注入层4b(图16(d))。虽然从图16(d)省略了描绘，但是形成n-半导体层2b、n型离子注入层3b和p型离子注入层4b的诸步骤(图16(d)的诸步骤)通常重复大约六或七次，从而增加平行pn层31的厚度。
接着，n-半导体层2c在n-半导体层2b上在没有掺杂的情况下外延生长。然后，在n-半导体层2c的在n型离子注入层3b的正上方的区中以及遍及n-半导体层2c的整个第二区S2选择性地执行n型杂质的离子注入53c。通过这样做，在n-半导体层2c的第一区S1的表面层中形成多个n型离子注入层3c，并且在n-半导体层2c的第二区S2的表面层中形成n型离子注入层15a。
接着，在n-半导体层2c的p型离子注入层4b的正上方的区中选择性地执行p型杂质的离子注入54c，从而在n-半导体层2c的第一区S1的表面层中形成多个p型离子注入层4c(图17(e))。n型离子注入层3a至3c形成为在相对于由构成n-半导体层2的n-半导体层2a至2c形成的半导体基板的主表面的垂直方向上对准。p型离子注入层4a至4c形成为在相对于由构成n-半导体层2的n-半导体层2a至2c形成的半导体基板的主表面的垂直方向上对准。
接着，n-半导体层2d在n-半导体层2c上在没有掺杂的情况下外延生长(图17(f))。接着，通过热处理激活在n-半导体层2a至2c中形成的n型离子注入层3a至3c和15a以及p型离子注入层4a至4c，因此使离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质扩散。
因此，在各个n-半导体层2a至2c的第一区S1中形成的n型离子注入层3a至3c的组合以及p型离子注入层4a至4c的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。此外，在n-半导体层2c的第二区S2中形成的n型离子注入层15a扩散到n-半导体层2c和2d的内部，由此跨n-半导体层2c和2d形成n掩埋隔离层15。
在n-半导体层2的第一区S1中形成的平行pn层31是超结结构。优选的是，平行pn层31形成为使得其杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度。其原因如下。通过使平行pn层31的杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度，在施加电压时，耗尽层遍及整个n层3和p层4扩展。由此，通过与在漂移层只由n层形成时相比减小平行pn层31的厚度，并且与在漂移层只由n层形成时相比增加n层3的杂质浓度，有可能改善击穿电压和导通状态电压(导通状态电阻)之间的折衷。
此外，离子注入到n-半导体层2c和2d的第二区S2中的n型杂质通过被激活而形成n掩埋隔离层15。离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a的内部，以及作为n-半导体层2的最顶层的n-半导体层2d的内部。即，n层3和p层4跨n-半导体层2a至2d形成(图18(g))。
接着，垂直超结MOSFET 111的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、源电极(未示出)等在作为最顶层的n-半导体层2d的第一区S1中形成。即，形成垂直超结MOSFET 111的平面栅结构。另外，到达n掩埋隔离层15的n扩散隔离层16在n-半导体层2d的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中形成横向MOSFET 112的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 112的平面栅结构(图18(h))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图2所示的半导体器件110。
通过如上所述同时形成n掩埋隔离层15和n层3，有可能降低制造成本。
另外，由于在第一区S1中形成的n层3和p层4各自是选择性地形成的，因此有可能按需设置杂质浓度，从而改善设计的自由度。
用于形成n掩埋隔离层15的n型杂质的离子注入53c和用于形成n层3的离子注入53c可分别执行，并且用于形成n掩埋隔离层15的杂质剂量可大于用于形成n层3的杂质剂量。通过以此方式执行用于形成n掩埋隔离层15的离子注入53c，n掩埋隔离层15的杂质浓度有可能高于n层3的杂质浓度。因此，与图1中所示的半导体器件100的横向MOSFET相比，横向MOSFET 112不太可能受漏电压的不利影响。
另外，图2中所示的半导体器件110的制造方法使得有可能通过在形成n扩散隔离层16的位置中形成沟槽隔离结构27来制造图10中所示的半导体器件190。在这种情况下，例如，沟槽隔离结构27通过在形成从由n-半导体层2a至2d形成的n-半导体层2的主表面2f到达n掩埋隔离层15的沟槽27a之后，在沟槽27a的内部隔着绝缘膜嵌入多晶硅来形成。
虽然已经描述了图2中所示的半导体器件110制造方法，其中n-半导体层2具有例如堆叠四个n-半导体层2a至2d的构造，但是构成n-半导体层2的堆叠层的数量不限于此。
如上所述，根据实施例14，有可能获得与根据实施例13的半导体器件制造方法相同的优点。即，构成n-半导体层2的堆叠层的数量可以小于四个，并且可以大于四个。
（实施例15）
图19至图21是按步骤次序示出根据本发明实施例15的半导体器件制造方法的截面图。在实施例15中，将描述图3中所示的根据实施例3的半导体器件120的制造方法。首先，制备将要形成n+半导体层1的支承基板。n+半导体层1形成垂直超结MOSFET 121的n漏极层(图19(a))。
接着，n-半导体层2a在n+半导体层1上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及整个n-半导体层2a执行n型杂质(例如，磷等)的离子注入53a，该n-半导体层2a包括其中形成垂直超结MOSFET 121的第一区S1和其中形成n掩埋隔离层15的第二区S2。通过这样做，在整个n-半导体层2a上在n-半导体层2a的表面层中形成n型离子注入层3a(图19(b))。
接着，在n-半导体层2a的第一区S1侧上的n型离子注入层3a中选择性地执行p型杂质(例如，硼等)的离子注入54a，从而在n-半导体层2a的第一区S1侧上的n型离子注入层3a的表面层中形成多个p型离子注入层4a(图19(c))。在n型离子注入层3a中离子注入54a的p型杂质的剂量大于在形成n型离子注入层3a时在n-半导体层2a中离子注入53a的n型杂质的剂量。
接着，n-半导体层2b在n-半导体层2a上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及整个n-半导体层2b执行n型杂质的离子注入53b，该n-半导体层2b包括第一区S1和第二区S2。通过这样做，在整个n-半导体层2b上在n-半导体层2b的表面层中形成n型离子注入层3b。接着，在n型离子注入层3b的在p型离子注入层4a的正上方的区中选择性地执行p型杂质的离子注入54b，从而在n型离子注入层3b的表面层中形成多个p型离子注入层4b(图19(d))。
在n型离子注入层3b中离子注入54b的p型杂质的剂量大于在形成n型离子注入层3b时在n-半导体层2b中离子注入53b的n型杂质的剂量。虽然从图19(d)省略了描绘，但是形成n-半导体层2b、n型离子注入层3b和p型离子注入层4b的诸步骤(图19(d)的诸步骤)通常重复大约六或七次，从而增加完成后平行pn层31的厚度。
接着，n-半导体层2c在n-半导体层2b上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及整个n-半导体层2c执行n型杂质的离子注入53c，该n-半导体层2c包括第一区S1和第二区S2。通过这样做，在整个n-半导体层2c上在n-半导体层2c的表面层中形成n型离子注入层3c。接着，在n型离子注入层3c的在p型离子注入层4b的正上方的区中选择性地执行p型杂质的离子注入54c，从而在n型离子注入层3c的表面层中形成多个p型离子注入层4c(图20(e))。
p型离子注入层4a至4c形成为在相对于由构成n-半导体层2的n-半导体层2a至2c形成的半导体基板的主表面的垂直方向上对准。在n型离子注入层3c中离子注入54c的p型杂质的剂量大于在形成n型离子注入层3c时在n-半导体层2c中离子注入53c的n型杂质的剂量。
接着，n-半导体层2d在n-半导体层2c上在没有掺杂的情况下外延生长(图20(f))。接着，通过热处理激活在n-半导体层2a至2c中形成的n型离子注入层3a至3c以及p型离子注入层4a至4c，因此使离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质扩散。
因此，在各个n-半导体层2a至2c的第一区S1中形成的n型离子注入层3a至3c的组合以及p型离子注入层4a至4c的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。此外，同样在n-半导体层2的第二区S2中，n型离子注入层3a至3c的组合在相对于n-半导体层2的主表面的垂直方向上连接，从而形成n层3。
在n-半导体层2的第一区S1中形成的平行pn层31是超结结构。优选的是，平行pn层31形成为使得其杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度。其原因如下。通过使平行pn层31的杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度，在施加电压时，耗尽层遍及整个n层3和p层4扩展。由此，通过与在漂移层只由n层形成时相比减小平行pn层31的厚度，并且与在漂移层只由n层形成时相比增加n层3的杂质浓度，有可能改善击穿电压和导通状态电压(导通状态电阻)之间的折衷。
同时，在n-半导体层2a至2c的第二区S2中形成的n层3形成厚度与平行pn层31相同的厚的n掩埋隔离层。离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a的内部，以及作为n-半导体层2的最顶层的n-半导体层2d的内部。即，n层3和p层4跨n-半导体层2a至2d形成(图21(g))。
接着，垂直超结MOSFET 121的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、源电极(未示出)等在作为最顶层的n-半导体层2d的第一区S1中形成。即，形成垂直超结MOSFET 121的平面栅结构。另外，到达n层3的n扩散隔离层16在n-半导体层2d的第二区S2中形成。
然后，在n-半导体层2的由形成n掩埋隔离层的n层3和n扩散隔离层16界定的区中形成横向MOSFET 122的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET122的平面栅结构(图21(h))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图3所示的半导体器件120。
如上所述，通过用n层3来形成n掩埋隔离层，并且一体地形成n掩埋隔离层和构成平行pn层31的n层3，有可能形成厚度与平行pn层31相同的厚的n掩埋隔离层。通过这样做，有可能尝试抑制寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
此外，优选的是，作为n-半导体层2的最顶层并且其中形成p阱区和n源区的n-半导体层2d形成为比作为n-半导体层2的最底层的n-半导体层2a厚。
如上所述，根据实施例15，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
（实施例16）
图22至图24是按步骤次序示出根据本发明实施例16的半导体器件制造方法的截面图。在实施例16中，将描述图4中所示的根据实施例4的半导体器件130的制造方法。首先，制备n+半导体层1。n+半导体层1形成垂直超结MOSFET 131的n漏极层(图22(a))。
接着，n-半导体层2a在n+半导体层1上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及n-半导体层2a的其中形成垂直超结MOSFET 131的整个第一区S1执行n型杂质(例如，磷等)的离子注入53a，从而在n-半导体层2a的第一区S1的表面层中形成n型离子注入层3a(图22(b))。
接着，在n型离子注入层3a中选择性地执行p型杂质(例如，硼等)的离子注入54a，从而在n型离子注入层3a的表面层中形成多个p型离子注入层4a(图22(c))。在n型离子注入层3a中离子注入54a的p型杂质的剂量大于在形成n型离子注入层3a时在n-半导体层2a中离子注入53a的n型杂质的剂量。
接着，n-半导体层2b在n-半导体层2a上在没有掺杂的情况下外延生长至例如大约7μm的厚度。接着，遍及n-半导体层2b的整个第一区S1执行n型杂质的离子注入53b，从而在n-半导体层2b的第一区S1的表面层中形成n型离子注入层3b。接着，在n型离子注入层3b的在p型离子注入层4a的正上方的区中选择性地执行p型杂质的离子注入54b，从而在n型离子注入层3b的表面层中形成多个p型离子注入层4b(图22(d))。
在n型离子注入层3b中离子注入54b的p型杂质的剂量大于在形成n型离子注入层3b时在n-半导体层2b中离子注入53b的n型杂质的剂量。虽然从图22(d)省略了描绘，但是形成n-半导体层2b、n型离子注入层3b和p型离子注入层4b的诸步骤(图22(d)的诸步骤)通常重复大约六或七次，从而增加完成后平行pn层31的厚度。
接着，n-半导体层2c在n-半导体层2b上在没有掺杂的情况下外延生长。接着，遍及n-半导体层2c的整个第一区S1执行n型杂质的离子注入53c。通过这样做，跨n-半导体层2c的整个第一区S1在n-半导体层2c的表面层中形成n型离子注入层3c。
然后，在n型离子注入层3c的在p型离子注入层4b的正上方的区中以及遍及n-半导体层2c的整个第二区S2执行p型杂质的离子注入54c。因此，在n型离子注入层3c的表面层中形成多个p型离子注入层4c，并且在n-半导体层2c的第二区S2的表面层中形成p型离子注入层24a(图23(e))。在n型离子注入层3c和n-半导体层2c中离子注入54c的p型杂质的剂量大于在形成n型离子注入层3c时在n-半导体层2c中离子注入53c的n型杂质的剂量。
接着，n-半导体层2d在n-半导体层2c上在没有掺杂的情况下外延生长(图23(f))。接着，通过热处理激活在n-半导体层2a至2c中形成的n型离子注入层3a至3c以及p型离子注入层4a至4c和24a，因此使离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质扩散。
因此，在各个n-半导体层2a至2c的第一区S1中形成的n型离子注入层3a至3c的组合以及p型离子注入层4a至4c的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。此外，在n-半导体层2c的第二区S2中形成的p型离子注入层24a扩散到n-半导体层2c和2d的内部，由此跨n-半导体层2c和2d形成p掩埋隔离层24。
在n-半导体层2的第一区S1中形成的平行pn层31是超结结构。优选的是，平行pn层31形成为使得其杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度。其原因如下。通过使平行pn层31的杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度，在施加电压时，耗尽层遍及整个n层3和p层4扩展。由此，通过与在漂移层只由n层形成时相比减小平行pn层31的厚度，并且与在漂移层只由n层形成时相比增加n层3的杂质浓度，有可能改善击穿电压和导通状态电压(导通状态电阻)之间的折衷。
离子注入到n-半导体层2a至2c中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a的内部，以及作为最顶层的n-半导体层2d的内部。即，n层3和p层4跨n-半导体层2a至2d形成(图24(g))。
接着，垂直超结MOSFET 131的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、层间电介质11、源电极(未示出)等在作为最顶层的n-半导体层2d的第一区S1中形成。即，形成垂直超结MOSFET 131的平面栅结构。另外，到达p掩埋隔离层24的p扩散隔离层25在n-半导体层2d的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层24和n扩散隔离层16界定的区中形成横向MOSFET 132的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 132的平面栅结构(图24(h))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图4所示的半导体器件130。
如上所述，在形成p层4的p型离子注入层4c被形成时，通过离子注入54c使形成p掩埋隔离层24的p型离子注入层24a与形成p层4的p型离子注入层4c同时形成。因此，有可能同时形成p掩埋隔离层24和p层4，并且因此有可能以与根据实施例13的半导体器件制造方法相同的方式降低制造成本。
此外，用于形成p掩埋隔离层24的p型杂质的离子注入54c和用于形成p层4的离子注入54c可分别执行，并且用于形成p掩埋隔离层24的杂质剂量可大于用于形成p层4的杂质剂量。通过以此方式执行用于形成p掩埋隔离层24的离子注入54c，p掩埋隔离层24的杂质浓度有可能高于p层4的杂质浓度。因此，有可能增强以下优点，即抑制寄生晶体管的故障，并减小寄生晶体管的pn结部的漏电流。
如上所述，根据实施例16，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
（实施例17）
图25是示出根据本发明实施例17的半导体器件制造方法的截面图。在实施例17中，将描述图5中所示的根据实施例5的半导体器件140的制造方法。
首先，执行根据实施例13的半导体器件制造方法，直至通过热处理使n型杂质和p型杂质扩散，由此形成平行pn层31和n掩埋隔离层15的步骤(参见图13(a)至图15(g))。
接着，从形成平行pn层31和n掩埋隔离层15的步骤(图15(g)的步骤)继续，垂直超结MOSFET 141的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、层间电介质11、源电极(未示出)等在作为n-半导体层2的最顶层的n-半导体层2d的第一区S1中形成。即，形成垂直超结MOSFET 141的平面栅结构。另外，到达n掩埋隔离层15的n扩散隔离层16在n-半导体层2d的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区作为n阱区的情况下，形成横向MOSFET 142的p源区18a、p漏区19a、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 142的平面栅结构(图25)。接着，通过在n+半导体层1的后表面形成漏电极13，完成图5所示的半导体器件140。
如上所述，根据实施例17，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
（实施例18）
图26和图27是按步骤次序示出根据本发明实施例18的半导体器件制造方法的截面图。在实施例18中，将描述图7中所示的根据实施例7的半导体器件100的制造方法。
首先，执行根据实施例13的半导体器件制造方法，直至形成n-半导体层2d的步骤(参见图13(a)至图14(f))。接着，从形成n-半导体层2d的步骤(图14(f)的步骤)继续，遍及n-半导体层2d的整个第一区S1并且在n-半导体层2d的第二区S2的将要形成n层26的区中执行n型杂质的离子注入53d。
在n-半导体层2d的第二区S2中的离子注入53d例如在对应于设置在n-半导体层2c的表面层中的n型离子注入层15a的外周部的区中执行。因此，在n-半导体层2d的第一区S1的表面层中形成n型离子注入层3d，并且在n-半导体层2d的第二区S2中选择性地形成n型离子注入层26a。
接着，在n型离子注入层3d的在p型离子注入层4c的正上方的区中选择性地执行p型杂质的离子注入54d，从而在n型离子注入层3d的表面层中形成多个p型离子注入层4d(图26(a))。在n型离子注入层3d中离子注入54d的p型杂质的剂量大于在形成n型离子注入层3d时在n-半导体层2d中离子注入53d的n型杂质的剂量。
接着，n-半导体层2e在n-半导体层2d上在没有掺杂的情况下外延生长(图26(b))。接着，通过热处理激活在n-半导体层2a至2d中形成的n型离子注入层3a至3c、15a和26a以及p型离子注入层4a至4d，因此使离子注入到n-半导体层2a至2d中的每一个中的n型杂质和p型杂质扩散(图27(c))。
因此，在各个n-半导体层2a至2d的第一区S1中形成的n型离子注入层3a至3d的组合以及p型离子注入层4a至4d的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。
在n-半导体层2的第一区S1中形成的平行pn层31是超结结构。优选的是，平行pn层31形成为使得其杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度。其原因如下。通过使平行pn层31的杂质浓度实际上等于构成平行pn层31的n层3和p层4的杂质浓度，在施加电压时，耗尽层遍及整个n层3和p层4扩展。由此，通过与在漂移层只由n层形成时相比减小平行pn层31的厚度，并且与在漂移层只由n层形成时相比增加n层3的杂质浓度，有可能改善击穿电压和导通状态电压(导通状态电阻)之间的折衷。
此外，归因于形成平行pn层31的热处理，在n-半导体层2c的第二区S2中形成的n型离子注入层15a扩散到n-半导体层2c和2d的内部，由此跨n-半导体层2c和2d形成n掩埋隔离层15。此外，激活在n-半导体层2d的第二区S2中形成的n型离子注入层26a，由此形成n掩埋隔离层15和与n掩埋隔离层15的外周部接触的n层26。
离子注入到n-半导体层2a至2d中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a，以及作为n-半导体层2的最顶层的n-半导体层2e。即，n层3和p层4跨n-半导体层2a至2e形成。
接着，垂直超结MOSFET 161的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、层间电介质11、源电极(未示出)等在作为n-半导体层2的最顶层的n-半导体层2e的第一区S1中形成。即，形成垂直超结MOSFET 161的平面栅结构。另外，与n层26接触的n扩散隔离层16在n-半导体层2e的第二区S2中形成。
然后，在n-半导体层2的由n层26、n掩埋隔离层15和n扩散隔离层16界定的区中形成横向MOSFET 162的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET162的平面栅结构(图27(d))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图7所示的半导体器件160。
如上所述，根据实施例18，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
（实施例19）
图28和图29是按步骤次序示出根据本发明实施例19的半导体器件制造方法的截面图。在实施例19中，将描述图8中所示的根据实施例8的半导体器件170的制造方法。
首先，执行根据实施例13的半导体器件制造方法，直至形成n-半导体层2d的步骤(参见图13(a)至图14(f))。接着，从形成n-半导体层2d的步骤(图14(f)的步骤)继续，遍及n-半导体层2d的整个第一区S1并且遍及其中将要形成n掩埋隔离层15的整个第二区S2执行n型杂质的离子注入53d。因此，在n-半导体层2d的第一区S1的表面层中形成n型离子注入层3d，并且在n-半导体层2d的第二区S2的表面层中形成n型离子注入层15b。
接着，在n型离子注入层3d的在p型离子注入层4c的正上方的区中选择性地执行p型杂质的离子注入54d，从而在n型离子注入层3d的表面层中形成多个p型离子注入层4d(图28(a))。p型离子注入层4a至4d形成为在相对于由构成n-半导体层2的n-半导体层2a至2c形成的半导体基板的主表面的垂直方向上对准。在n型离子注入层3d中离子注入54d的p型杂质的剂量大于在形成n型离子注入层3d时在n-半导体层2d中离子注入53d的n型杂质的剂量。
接着，n-半导体层2e在n-半导体层2d上在没有掺杂的情况下外延生长(图28(b))。接着，通过热处理激活在n-半导体层2a至2d中形成的n型离子注入层3a至3c、15a和15b以及p型离子注入层4a至4d，因此使离子注入到n-半导体层2a至2d中的每一个中的n型杂质和p型杂质扩散。
因此，在各个n-半导体层2a至2d的第一区S1中形成的n型离子注入层3a至3d的组合以及p型离子注入层4a至4d的组合各自在相对于n-半导体层2的主表面的垂直方向上连接，从而分别形成n层3和p层4。因此，在n-半导体层2的第一区S1中形成通过重复交替设置n层3和p层4而形成的平行pn层31。
此外，在n-半导体层2c和2d的第二区S2中形成的n型离子注入层15a和15b在n-半导体层2c和2e的内部扩散并连接，由此跨n-半导体层2c和2e形成n掩埋隔离层15(图29(c))。离子注入到n-半导体层2a至2d中的每一个中的n型杂质和p型杂质也扩散到作为n-半导体层2的最底层的n-半导体层2a，以及作为n-半导体层2的最顶层的n-半导体层2e。即，n层3和p层4跨n-半导体层2a至2e形成。
接着，垂直超结MOSFET 171的p阱区5、n漂移区6、n源区7、p接触区8、栅氧化物膜9、栅电极10、层间电介质11、源电极(未示出)等在作为n-半导体层2的最顶层的n-半导体层2e的第一区S1中形成。即，形成垂直超结MOSFET 171的平面栅结构。另外，到达n掩埋隔离层15的n扩散隔离层16在n-半导体层2e的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中形成横向MOSFET 172的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 172的平面栅结构(图29(d))。接着，通过在n+半导体层1的后表面形成漏电极13，完成图8所示的半导体器件170。
如上所述，根据实施例19，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
（实施例20）
图30是示出根据本发明实施例20的半导体器件制造方法的截面图。在实施例20中，将描述图12中所示的根据实施例12的半导体器件210的制造方法。
首先，执行根据实施例13的半导体器件制造方法，直至通过热处理使n型杂质和p型杂质扩散，由此形成平行pn层31和n掩埋隔离层15的步骤(参见图13(a)至图15(g))。
接着，从形成平行pn层31和n掩埋隔离层15的步骤(图15(g)的步骤)继续，垂直超结MOSFET 211的p阱区5a在作为n-半导体层2的最顶层的n-半导体层2d的第一区S1的表面层中形成。p阱区5a形成在p层4的正上方，以与p层4接触。接着，在p阱区5a的表面层中选择性地形成n源区7a。
接着，到达n层3的沟槽10a在n-半导体层2的第一区S1中形成。接着，栅电极10隔着栅氧化物膜9嵌入沟槽10a中，由此形成沟槽栅结构。即，形成垂直超结MOSFET 211的沟槽栅结构。接着，与n掩埋隔离层15接触的n扩散隔离层16在n-半导体层2的第二区S2中形成。
然后，在n-半导体层2的由n掩埋隔离层15和n扩散隔离层16界定的区中形成横向MOSFET 212的p阱区17、n源区18、n漏区19、栅氧化物膜20、栅电极21、源电极(未示出)、漏电极(未示出)等。即，形成横向MOSFET 212的平面栅结构(图30)。接着，通过在n+半导体层1的后表面形成漏电极13，完成图12所示的半导体器件210。
如上所述，根据实施例20，有可能获得与根据实施例13的半导体器件制造方法相同的优点。
在每个上述实施例中，垂直超结MOSFET的边缘端接结构形成在n-半导体层2的第一区S1的外侧上以包围第一区S1。迄今已知技术可适当地用于边缘端接结构的构造以及边缘端接结构的制造方法。
通过根据实施例1至实施例12的半导体器件制造方法100至210，有可能实现智能超结半导体元件，其中垂直超结元件和控制集成电路集成在相同半导体基板上。
以上本发明的描述已使用示例半导体器件给出，其中一个横向MOSFET形成在其上形成有垂直超结MOSFET的半导体基板上，但是不限于上述实施例，本发明也可应用于其中垂直超结MOSFET和多个横向MOSFET在相同半导体基板上形成的半导体器件。
工业实用性
如上所述，根据本发明的半导体器件及其制造方法在其中横向半导体元件和超结垂直半导体元件在相同基板上形成的半导体器件中是有用的。
附图标记列表
1n+半导体层
2,2a,2b,2c,2d,2e n-半导体层
2f，2g主表面
3,26n层
3a,3b,3c,3d,15a,15b,26a n型离子注入层
4p层
4a,4b,4c,4d p型离子注入层
5,5a,17p阱区
6n漂移区
7,7a,18n源区
8p接触区
9,10b,20栅氧化物膜
10,21栅电极
10a,27a沟槽
11层间电介质
12,22源电极
13,23漏电极
15,28n掩埋隔离层
16,16a  n扩散隔离层
18a p源区
19a p漏区
19n漏区
24p掩埋隔离层
25p扩散隔离层
27沟槽隔离结构
27a  沟槽
31平行pn层
40相对于主表面的垂直方向
41相对于主表面的水平方向
53a,53b,53c,53d  n型杂质的离子注入
54a,54b,54c,54d p型杂质的离子注入
100,110,120,130,140,150,160,170,180,190,200,210半导体器件
101,111,121,131,141,151,161,171,181,191,201,211垂直超结MOSFET
102,112,122,132,142,152,162,172,182,192,202,212横向MOSFET
S1第一区
S2第二区

Claims (19)

1.一种半导体器件，其具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件的特征在于包括：
第一导电型的第一半导体层；
设置在所述第一半导体层的表面上的第一导电型的第二半导体层，其杂质浓度低于所述第一半导体层；
设置在所述第二半导体层的所述第一区中而不设置在所述第二区中的平行pn层，所述平行pn层通过在相对于所述第二半导体层的主表面的水平方向上交替设置杂质浓度高于所述第二半导体层的第一导电型的第三半导体层以及杂质浓度高于所述第二半导体层的第二导电型的第四半导体层而形成；以及
所述隔离结构，其包括设置在所述第二半导体层的所述第二区中的并且杂质浓度与所述第三半导体层或所述第四半导体层相同的掩埋隔离层。
2.如权利要求1所述的半导体器件，其特征在于，
所述第三半导体层是选择性地设置在所述第二半导体层中的扩散层，
所述第四半导体层是选择性地设置在所述第三半导体层中的扩散层，以及
所述隔离结构是杂质浓度与所述第三半导体层或所述第四半导体层相同的扩散层。
3.如权利要求1所述的半导体器件，其特征在于，
所述第三半导体层和所述第四半导体层是选择性地设置在所述第二半导体层中的扩散层，以及
所述隔离结构是杂质浓度与所述第三半导体层或所述第四半导体层相同的扩散层。
4.如权利要求1所述的半导体器件，其特征在于，
所述第三半导体层和所述隔离结构由相同的外延层形成，以及
所述第四半导体层是选择性地设置在所述第三半导体层中的扩散层，其杂质浓度高于所述第三半导体层。
5.如权利要求1所述的半导体器件，其特征在于，
所述垂直半导体元件是具有平面栅结构或沟槽栅结构的绝缘栅场效应晶体管。
6.如权利要求1至5中任一项所述的半导体器件，其特征在于
所述垂直半导体元件的边缘端接结构设置在所述第一区的外侧上以包围所述第一区。
7.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括：
第一步骤，其通过在第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；
第二步骤，其遍及所述第一外延层的整个所述第一区执行第一导电型的杂质的第一离子注入；
第三步骤，其在所述第一外延层的其中已经执行了所述第一离子注入的所述第一区中选择性地执行第二导电型的杂质的第二离子注入；
第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；
第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第一导电型的杂质的第三离子注入；
第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第四离子注入；
第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及
第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层，并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。
8.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括：
第一步骤，其通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；
第二步骤，在所述第一外延层的所述第一区中选择性地执行第一导电型的杂质的第一离子注入；
第三步骤，其在所述第一外延层的被所述第一离子注入的位置夹住的区中选择性地执行第二导电型的杂质的第二离子注入；
第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；
第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第一导电型的杂质的第三离子注入；
第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中执行第二导电型的杂质的第四离子注入；
第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及
第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层，并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。
9.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括：
第一步骤，其通过在第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；
第二步骤，其遍及所述第一外延层的整个所述第一区执行第一导电型的杂质的第一离子注入；
第三步骤，其在所述第一外延层的其中已经执行了所述第一离子注入的所述第一区中选择性地执行第二导电型的杂质的第二离子注入；
第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；
第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中执行第一导电型的杂质的第三离子注入；
第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第二导电型的杂质的第四离子注入；
第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及
第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层，并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。
10.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括：
第一步骤，其通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；
第二步骤，其在所述第一外延层的所述第一区中选择性地执行第一导电型的杂质的第一离子注入；
第三步骤，其在所述第一外延层的被所述第一离子注入的位置夹住的区中选择性地执行第二导电型的杂质的第二离子注入；
第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；
第五步骤，其在所述第二外延层的在所述第一离子注入的位置正上方的区中执行第一导电型的杂质的第三离子注入；
第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中以及在与所述第一离子注入的位置正上方的区间隔开的所述第二区中执行第二导电型的杂质的第四离子注入；
第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及
第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层，并且形成跨所述第二外延层和所述第三外延层的所述第二区连接的第五半导体层，由此构成隔离结构。
11.一种半导体器件制造方法，所述半导体器件具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件制造方法的特征在于包括：
第一步骤，其通过在第一导电型的第一半导体层上外延生长形成杂质浓度低于所述第一半导体层的第一导电型的第一外延层；
第二步骤，其遍及整个所述第一外延层执行第一导电型的杂质的第一离子注入；
第三步骤，其在所述第一外延层的其中已经执行了所述第一离子注入的所述第一区中选择性地执行第二导电型的杂质的第二离子注入；
第四步骤，其在所述第三步骤之后，通过在所述第一外延层上外延生长形成杂质浓度与所述第一外延层相同的第一导电型的第二外延层；
第五步骤，其遍及整个所述第二外延层执行第一导电型的杂质的第三离子注入；
第六步骤，其在所述第五步骤之后，在所述第二外延层的在所述第二离子注入的位置正上方的区中执行第二导电型的杂质的第四离子注入；
第七步骤，其在所述第六步骤之后，通过在所述第二外延层上外延生长形成杂质浓度与所述第二外延层相同的第一导电型的第三外延层；以及
第八步骤，其通过热处理来使离子注入到第一外延层和第二外延层中的第一导电型的杂质和第二导电型的杂质扩散，由此形成通过交替设置从所述第一外延层连接到所述第三外延层的第一导电型的第三半导体层和第二导电型的第四半导体层而形成的平行pn层，并且形成从所述第一半导体层连接到所述第三外延层的第五半导体层，由此构成隔离结构。
12.如权利要求7至11中任一项所述的半导体器件制造方法，其特征在于，
重复执行所述第二步骤至所述第四步骤，由此增加所述平行pn层的厚度。
13.如权利要求7至11中任一项所述的半导体器件制造方法，其特征在于，
重复执行所述第四步骤至所述第六步骤，由此增加所述第五半导体层的厚度。
14.如权利要求7至11中任一项所述的半导体器件制造方法，其特征在于，还包括：
第九步骤，其在所述第六步骤之后并且在所述第七步骤之前，通过在所述第二外延层上外延生长形成第一导电型的第四外延层；
第十步骤，其遍及所述第四外延层的整个所述第一区执行第一导电型的杂质的第五离子注入；以及
第十一步骤，其在所述第十步骤之后，在所述第四外延层的在所述第四离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第六离子注入。
15.如权利要求7至11中任一项所述的半导体器件制造方法，其特征在于，还包括：
第九步骤，其在所述第六步骤之后并且在所述第七步骤之前，通过在所述第二外延层上外延生长形成第一导电型的第四外延层；
第十步骤，其遍及所述第四外延层的整个第一区并且在所述第二区的外周部中执行第一导电型的杂质的第五离子注入；以及
第十一步骤，其在所述第十步骤之后，在所述第四外延层的在所述第四离子注入的位置正上方的区中选择性地执行第二导电型的杂质的第六离子注入。
16.如权利要求7至11中任一项所述的半导体器件制造方法，其特征在于，
在所述第八步骤之后在所述第三外延层的所述第一区中形成垂直半导体元件的元件结构，在所述第三外延层的所述第二区的外周部中形成从所述第三外延层的表面到达所述第五半导体层的隔离部分，以及在所述第三外延层的由所述隔离部分和所述第五半导体层界定的区中形成横向半导体元件的元件结构。
17.如权利要求16所述的半导体器件制造方法，其特征在于，
所述隔离部分是通过在所述第八步骤之后使离子注入到所述第三外延层的所述第二区中的杂质热扩散而形成的扩散层。
18.如权利要求16所述的半导体器件制造方法，其特征在于，
所述隔离部分由在所述第八步骤之后在所述第三外延层的所述第二区中形成的沟槽构成。
19.一种半导体器件，其具有其中设置有垂直半导体元件的第一区以及其中设置有通过隔离结构与所述垂直半导体元件电隔离的横向半导体元件的第二区，所述半导体器件的特征在于包括：
第一导电型的第一半导体层；
设置在所述第一半导体层的表面上的第一导电型的第二半导体层，其杂质浓度低于所述第一半导体层；
设置在所述第二半导体层的所述第一区中的平行pn层，所述平行pn层通过在相对于所述第二半导体层的主表面的水平方向上交替设置杂质浓度高于所述第二半导体层的第一导电型的第三半导体层以及杂质浓度高于所述第二半导体层的第二导电型的第四半导体层而形成；以及
所述隔离结构，其包括设置在所述第二半导体层的所述第二区中的并且杂质浓度与所述第三半导体层相同的第一导电型的掩埋隔离层以及从所述第二区的表面到达所述掩埋隔离层的隔离部分；以及
在所述隔离结构内构成所述横向半导体元件的第二导电型的扩散层。
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