CN105355594B - 集成电路结构 - Google Patents

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Abstract

本发明提供一种集成电路结构。上述集成电路结构包括一阱区，其具有一第一导电类型。一射极，其具有相反于上述第一导电类型的一第二导电类型，上述射极位于上述阱区上方。一集极，其具有上述第二导电类型，上述集极位于上述阱区上方，且大体上环绕上述射极。一基极接触，其具有上述第一导电类型，上述基极接触位于上述阱区上方。上述基极接触将上述射极和上述集极水平隔开。至少一导电条状物，与上述射极、上述集极和上述基极接触彼此水平隔开。一介电层，位于至少一上述导电条状物的正下方，且与至少一上述导电条状物接触。本发明具有高射频频率和高电流增益，并导致闪烁噪声的降低，另外可降低工艺成本。

Description

集成电路结构
技术领域
本发明涉及一种半导体装置，特别涉及使用互补式金属氧化物半导体晶体管(CMOS)绝缘层上覆硅(SOI)工艺形成的横向垂直双极结晶体管(LVBJT)的结构及其制造方法。
背景技术
双极结晶体管(以下简称BJT)为模拟集成电路的关键部分。BJT可分为NPN BJT(以下简称NBJT)和PNP BJT(以下简称PBJT)等类型。对于NPN BJT的符号而言，其包括如图1A所示的集极C、基极B和射极E。利用公知的互补式金属氧化物半导体晶体管(以下简称CMOS)工艺可以形成两种常用的BJT。图1B和图1C显示一垂直BJT(vertical-BJT)，其中图1B显示俯视图，而图1C显示剖面图。上述垂直BJT为包括掺杂区的一NPN BJT，其为射极E、基极接触B和集极C。为了增加射极注入效率，射极E被基极接触B和集极C环绕。射极E和基极接触B形成于P型阱PW中，而集极C形成于N型阱NW中，其中上述P型阱PW和N型阱NW进一步形成于深N型阱DNW中。由于基极区包括P型阱和基极接触B，射极/基极结和集极/基极结形成于垂直设置的元件之间，所以形成的BJT可视为一垂直BJT。
图1D和图1E显示一(NPN)横向BJT(lateral-BJT)。图1D显示俯视图，而图1E显示剖面图。由于P型阱PW为基极区的一部分，P型阱PW的一部分介于射极E和集极C之间，射极/基极结和集极/基极结形成于横向设置的元件之间，所以形成的BJT可视为一横向BJT(LBJT)。
公知垂直BJT和横向BJT的增益改善能力被以下条件所限制。以图1E为例，除了企图形成的BJT之外，还有寄生晶体管NBJT，上述寄生晶体管NBJT的集极、基极和射极分别由射极(区域)E、N型阱NW和深N型阱DNW形成。由于寄生晶体管NBJT的射极/基极结的一重要部分位于界面2，上述界面2位于射极E的底部，为了降低寄生晶体管NBJT的影响，界面2优选具有小的面积。另一方面，为了改善LBJT的射极注入效率，如箭头4标示的介于射极E和集极C之间的路径优选具有大的界面面积(在垂直于附图显示平面的平面中)。射极E和集极C的长度L(图1D)需要非常大的值。射极E的非常大的长度L和小的面积为互相矛盾的需求，意指改善LBJT会带来非常大的寄生BJT的成本。如果LBJT是利用与形成CMOS元件相同的工艺形成的话，公知垂直BJT的困境为基极宽度不稳定，上述基极宽度大体上等于如图1C所示的P型阱PW的深度。
发明内容
有鉴于此，本发明的实施例提供一种集成电路结构，以解决公知技术的问题。
本发明一实施例提供一种集成电路结构，上述集成电路结构，包括一阱区，其具有一第一导电类型。一射极，其具有相反于上述第一导电类型的一第二导电类型，上述射极位于上述阱区上方。一集极，其具有上述第二导电类型，上述集极位于上述阱区上方，且大体上环绕上述射极。一基极接触，其具有上述第一导电类型，上述基极接触位于上述阱区上方。上述基极接触将上述射极和上述集极水平隔开。至少一导电条状物，与上述射极、上述集极和上述基极接触彼此水平隔开。一介电层，位于至少一上述导电条状物的正下方，且与至少一上述导电条状物接触。
本发明另一实施例提供一种集成电路结构，包括：一半导体基板；一埋藏氧化物区，埋藏于该半导体基板中；以及一双极结型晶体管，包括：一阱区，其具有一第一导电类型，且该阱区与该埋藏氧化物区接触；至少一射极，其具有相反于该第一导电类型的一第二导电类型；至少一集极，其具有该第二导电类型；至少一基极接触，其具有该第一导电类型，其中至少一所述射极、至少一所述集极和至少一所述基极接触彼此水平隔开，且所述射极、所述集极和所述基极位于该阱区中；以及多个导电条状物，位于该阱区上方，且将至少一所述射极、至少一所述集极和至少一所述基极接触彼此水平隔开，其中该双极结型晶体管的任何一个所述射极通过至少一所述集极与该双极结型晶体管的任何一个所述基极接触水平隔开。
本发明又一实施例提供一种集成电路结构，包括：一半导体基板；一埋藏氧化物区，埋藏于该半导体基板一中间区中；以及一双极结型晶体管，包括：一阱区，其具有一第一导电类型，且该阱区与该埋藏氧化物区接触；一射极，其具有相反于该第一导电类型的一第二导电类型，且该射极与该阱区接触；多个基极接触，其具有该第一导电类型，其中多个所述基极接触与该阱区接触；多个多晶硅条状物，与每一个该射极和多个所述基极接触相邻；以及至少一集极，其具有该第二导电类型，所述集极与该阱区接触，其中至少所述一集极将该射极与每一个所述基极接触水平隔开。
其他实施例公开如下。
除了高射频频率和高电流增益之外，LBJT和基板(例如p型基板)之间的隔离也会导致闪烁噪声(flicker noise)的降低。另外，本发明实施例的工艺可完全与CMOS SOI工艺相容，因此可降低工艺成本。
附图说明
图1A显示一双极结晶体管的元件符号。
图1B和图1C分别显示利用公知互补式金属氧化物半导体晶体管工艺形成的公知垂直双极结晶体管的俯视图和剖面图。
图1D和图1E分别显示利用公知互补式金属氧化物半导体晶体管工艺形成的公知横向双极结晶体管的俯视图和剖面图。
图2A至图2D显示本发明实施例的双极结晶体管晶胞的俯视图。
图3至图4显示本发明实施例的双极结晶体管晶胞的剖面图。
图5显示用于测试本发明实施例的双极结晶体管晶胞的测试元件。
其中，附图标记说明如下：
C～集极；
B～基极接触；
E～射极；
PW～P型阱；
NW～N型阱；
DNW～深N型阱；
L、LE～长度；
WE～宽度；
WSE～宽度；
2～界面；
200～基板；
20、20_1、20_2、20_3～导电条状物；
22～埋藏氧化物；
24～介电层；
PS～电源；
GR～保护环；
WR～阱环状物；
T1、T2、T3、T4～端点。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
本发明实施例提供一新颖的横向-垂直双极结晶体管(LVBJTs)，其具有改善的电流增益。说明书描述中会讨论不同实施例。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。
图2A显示本发明一实施例的NPN双极结晶体管(以下简称NPN BJT)晶胞的俯视图，上述NPN双极结晶体管(NPN BJT)晶胞包括集极C、基极接触B和位于NPN BJT晶胞中间的射极E(也可视为顶点)。图2B显示本发明另一实施例的NPN BJT晶胞，其包括更改过的射极E图案。射极E位于集极C的顶点。为了改善BJT的性能，射极E面积最好要小，且可通过降低射极E的长度LE和宽度WE达到小射极E面积的要求。集极C可相邻于每一个射极E和射极E的每一个侧边。在一实施例中，在没有其中一个集极C介于基极接触B与射极E两者之间的情形下，没有基极接触B相邻于射极E的每一个侧边。所有的集极C互相连接且做为一单一集极，且所有的基极接触B互相连接且做为一单一基极接触。因此，如图2A所示的NPN BJT晶胞做为一单一BJT。
假设射极E的总长度参数表示为长度LPE(图未显示)，射极E的总长度LPE和面积AE(图未显示)的比值可表示为参数-面积比值(parameter-to-area ratio)。在图2A中，长度LPE与射极E的12段边界的长度相等。可以发现参数-面积比值有益于最终BJT的性能。此外，当小面积有益于降低不想要的寄生BJT的影响时，高LPE值有益于改善射极注入效率。由于高参数-面积比值，因为射极E的所有侧边相邻于集极C，射极E和集极C之间的路径相对变宽，因此改善最终BJT的性能。如图2A所示，为了增加参数-面积比值，可采用十字形的射极E，其具有高参数-面积比值，然而也可使用具有高参数-面积比值的其他形状做为射极E。举例来说，射极E可包括多个互相连接的狭窄条状物。每一个狭窄条状物的宽度(例如图2A中的宽度WSE)可接近或等于集成电路工艺允许的最小宽度，或者，换言之，接近于关键尺寸。在其他实施例中，射极E的形状可为多角形，例如三角形、长方形(如图2B所示)或六角形。
射极E对集极C、射极E对基极接触B和基极接触B对集极C的所有结是通过形成导电条状物20(其可由多晶硅形成，且因此之后可视为多晶硅条状物)彼此水平隔开(当从俯视图看去)。在其他实施例中，可由例如金属的其他导电材料形成导电条状物20。请参考图2A和图2B，形成导电条状物20(包括导电条状物20_1、20_2和20_3)以将每一个射极E、集极C和基极接触B彼此水平隔开。另外，射极E和基极接触B之间的水平距离可大于导电条状物20的宽度(例如LG，未显示)。换言之，每一个基极接触B可通过至少一导电条状物20(可以两个或多个)和至少一集极C与射极E横向隔开。
图3为如图2B所示的BJT的剖面图，其为图2B中沿切线3-3的剖面图。从上述剖面图可知，射极E、集极C和基极接触B形成于一P型阱PW中且与P型阱PW接触，射极E、集极C和基极接触B还位于一埋藏氧化物(BOX)22中。埋藏氧化物(BOX)22可进一步位于由例如硅的半导体材料形成的一基板200上。上述基板200可为p型，然而上述基板200也可为n型。在说明书中，虽然基极区包括基极接触B和其下的P型阱区，但是基极接触B可等同视为基极B。
另外，导电条状物20可位于介电层24上，将射极E、集极C和基极接触B彼此横向隔开。因此，射极E、导电条状物20_1(其做为一栅极)和环绕的集极C可形成如图3所示的一金属氧化物半导体晶体管(MOS)元件。可以掺杂导电条状物20，且可于导电条状物20上施加一偏压，以降低最终BJT的漏电。在一实施例中，电源(偏压源)PS连接至导电条状物20_1以施加偏压。上述偏压可为负偏压，例如约为-0.25V，然而电源PS也可施加不同的偏压。
在其他实施例中，可形成电阻保护氧化条状物(RPO strips)来代替形成导电条状物20和埋藏氧化物(BOX)22。虽然电阻保护氧化条状物不能用来施加偏压，但是可用来隔离后续于射极E、集极C和基极接触B上形成的硅化物，以避免彼此接触。
如图3所示，上述BJT可还包括保护环GR，上述保护环GR可由环绕P型阱的浅沟槽隔离物(STI)形成。另外，对于N型BJT而言，可形成一n型阱环状物WR(也参考图2)，上述n型阱环状物为环绕保护环GR的环状物。在一实施例中，当BJT在使用时，可不施加任何偏压于阱环状物WR上。
可利用互补式金属氧化物半导体晶体管(以下简称CMOS)工艺形成本发明实施例的BJT，包括与N+区、P+区、P型阱PW区和N型阱区(例如阱环状物WR)，且与例如为逻辑元件的CMOS元件同时形成。因此，可利用离子注入方式形成上述N+区、P+区、P型阱PW区和N型阱区。另外，可利用在基板200的一理想深度中注入氧，再于一无氧环境中进行退火工艺，以使注入的氧与邻近的硅形成氧化硅的方式，以形成埋藏氧化物(BOX)22。在其他实施例中，可使用绝缘层上覆硅(SOI)基板。BJT的工艺可与CMOS工艺完全相容。
图4显示PNP横向双极结晶体管(以下简称PNP LBJT)的剖面图，除了射极E、集极C和基极接触B的导电类型与图3所示的结构相反，以及阱区的导电类型与图3所示的结构相反之外，其他类似于图3所示的结构。上述PNP LBJT的俯视图也实质上与图2A至图2D相同。此外，形成埋藏氧化物(BOX)22以将PNP LBJT与其下的基板200隔离，上述基板200可为p型或n型。为了降低漏电，电源(偏压源)PS可对导电条状物20_1施加一正偏压。
图2C至图2D为本发明不同的实施例。注意的是LBJT可包括通过导电条状物20和集极C彼此隔离的多个射极。举例来说，在图2C中，形成两个互相连接的射极E，以做为一单一射极。可增加更多的射极E，且可排列为例如为一阵列的一周期性图案。除了图2D只有一个导电条状物20_3之外，图2D类似于图2A。此外，在这些实施例中，射极E的所有边缘被导电条状物20环绕，且射极E的所有边缘相邻于集极C。在没有集极C介于基极接触B和射极E之间的情形下，没有基极接触B会相邻于任何射极E的边缘。可以了解的是，虽然为了布局方便起见，上述射极E、集极C和基极接触B具有规则的形状，但是上述射极E、集极C和基极接触B可具有不规则的形状，且上述不规则包括不等长的侧边、弧形侧边等。
图5显示一测试结构，其中测试显示的BJT的实施例为LBJT(如图2A至图4所示)。LBJT需要测试四个端点，包括端点T1、T2、T3和T4，上述端点T1、T2、T3和T4分别连接至阱环状物WR、基极接触B、导电条状物20_2和射极E(图5未显示，请参考图2A至图4)。测量基极接触B和N型阱环状物WR(图3)以得到测试的LBJT的射频响应，基极接触B和N型阱环状物WR分别做为RF第1端口和RF第2端口(图未显示)。实验结果显示分别在H21增益和单向功率增益的频率Ft(截止频率)和Fmax(最大震荡频率)降至1，其值为高。另外，本发明实施例的LBJT晶胞具有高电流增益。其原因可能为埋藏氧化物(BOX)22隔离基板和其下阱区所致，上述埋藏氧化物(BOX)22会导致基板产生的寄生BJT消失。
值得注意的是，虽然在前述的实施例中使用LVBJT做为实施例，但是采用例如图3和图4所示的埋藏氧化物(BOX)22的CMOS SOI工艺也可使用于其他元件，例如射频(RF)元件、例如RFMOS的有源元件、例如电感、可变电容(varactor)、滤波器、天线或类似的元件的无源元件，以降低基板损失，且可降低射频(RF)应用的内部寄生电阻-电感-电容(RLC)。
可以了解的是，除了高射频频率和高电流增益之外，LBJT和基板(例如p型基板)之间的隔离也会导致闪烁噪声(flicker noise)的降低。另外，本发明实施例的工艺可完全与CMOS SOI工艺相容，因此可降低工艺成本。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的保护范围为准。

Claims (9)

1.一种集成电路结构，包括：
一阱区，其具有一第一导电类型；
一埋藏氧化物区；
一半导体基板，位于该埋藏氧化物区的正下方；
一保护环，由延伸进入该半导体基板中的一浅沟槽隔离物形成，该保护环完全环绕该阱区；
一射极，其具有相反于该第一导电类型的一第二导电类型，该射极和该埋藏氧化物区分别位于该阱区上方和正下方；
一集极，其具有该第二导电类型，该集极和该埋藏氧化物区分別位于该阱区上方和正下方，且大体上环绕该射极，其中该射极位于该集极的一顶点上；
一基极接触，其具有该第一导电类型，该基极接触位于该阱区上方；
至少一导电条状物，将该射极、该集极和该基极接触彼此水平隔开；
一介电层，位于至少一所述导电条状物的正下方，且与至少一所述导电条状物接触；以及
一额外阱区，其形成环绕该阱区和该埋藏氧化物区的一环形物，该额外阱区具有该第二导电类型。
2.如权利要求1所述的集成电路结构，还包括多个额外基极接触，其具有该第一导电类型，其中每一个所述额外基极接触通过至少一所述集极和至少一所述导电条状物与该射极水平隔开，且其中多个所述基极接触彼此电性连接且实际上彼此隔开。
3.如权利要求1所述的集成电路结构，还包括至少一额外射极，其具有该第二导电类型，该额外射极位于该阱区上方，其中每一个至少一所述额外射极通过至少两个所述导电条状物与该射极和该集极水平隔开，且其中至少一所述额外射极电性连接至该射极。
4.一种集成电路结构，包括：
一半导体基板；
一埋藏氧化物区，埋藏于该半导体基板中；以及
一双极结晶体管，包括：
一阱区，其具有一第一导电类型，该阱区位于该埋藏氧化物区上方，且该阱区与该埋藏氧化物区接触；
一保护环，由延伸进入该半导体基板中的一浅沟槽隔离物形成，该保护环完全环绕该阱区；
至少一射极，其具有相反于该第一导电类型的一第二导电类型；
至少一集极，其具有该第二导电类型，其中至少一所述射极位于至少一所述集极的一顶点上；
至少一基极接触，其具有该第一导电类型，其中至少一所述射极、至少一所述集极和至少一所述基极接触彼此水平隔开，且所述射极、所述集极和所述基极位于该阱区中，其中该射极和该埋藏氧化物区分別位于该阱区上方和正下方，且该集极和该埋藏氧化物区分別位于该阱区上方和正下方；
多个导电条状物，位于该阱区上方，且将至少一所述射极、至少一所述集极和至少一所述基极接触彼此水平隔开，其中该双极结晶体管的任何一个所述射极通过至少一所述集极与该双极结晶体管的任何一个所述基极接触水平隔开；以及
一额外阱区，其形成环绕该阱区和该埋藏氧化物区的一环形物，该额外阱区具有该第二导电类型。
5.如权利要求4所述的集成电路结构，其中在一俯视图中，每一个所述射极被一环形物完全水平地环绕，且该环形物由多个所述导电条状物形成。
6.如权利要求5所述的集成电路结构，其中该第一导电类型为p型，其中该集成电路结构还包括一偏压源，电性耦接到多个所述导电条状物，且其中安装该偏压源以提供一负偏压。
7.如权利要求5所述的集成电路结构，其中该第一导电类型为n型，其中该集成电路结构还包括一偏压源，电性耦接到多个所述导电条状物，且其中安装该偏压源以提供一正偏压。
8.一种集成电路结构，包括：
一半导体基板；
一埋藏氧化物区，埋藏于该半导体基板一中间区中；以及
一双极结晶体管，包括：
一阱区，其具有一第一导电类型，该阱区位于该埋藏氧化物区上方，且该阱区与该埋藏氧化物区接触；
一保护环，由延伸进入该半导体基板中的一浅沟槽隔离物形成，该保护环完全环绕该阱区；
一射极，其具有相反于该第一导电类型的一第二导电类型，且该射极与该阱区接触；
多个基极接触，其具有该第一导电类型，其中多个所述基极接触与该阱区接触；
多个多晶硅条状物，与每一个该射极和多个所述基极接触相邻；
至少一集极，其具有该第二导电类型，所述集极与该阱区接触，其中至少一所述集极将该射极与每一个所述基极接触水平隔开，其中该射极和该埋藏氧化物区分別位于该阱区上方和正下方，且该集极和该埋藏氧化物区分別位于该阱区上方和正下方，其中该射极位于至少一所述集极的一顶点上；以及
一额外阱区，其形成环绕该阱区和该埋藏氧化物区的一环形物，该额外阱区具有该第二导电类型。
9.如权利要求8所述的集成电路结构，还包括至少一额外射极，其与该阱区接触，其中所述额外射极电性连接至该射极，且其中所述额外射极实际上通过至少一所述多晶硅条状物和至少一所述集极与该射极隔开。
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