CN113140566A - 具有隔离结构的集成式芯片及其制作方法 - Google Patents
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Abstract
本发明提供一种具有隔离结构的集成式芯片及其制作方法，集成式芯片包括沿纵向布置的衬底和外延结构。外延结构包括层间电介质(I LD)层，隔离区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括N型区和P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于第一半导体器件区和第二半导体器件区。外延结构内开设有纵向延伸的三个穿玻通孔。第一穿玻通孔内设置有隔离介质，第一穿玻通孔在纵向上穿过I LD层并向下延伸至衬底的底层内。第一源极通过第一电气互连件与衬底的外延层电连接，第二漏极和第一源极短接。第二源极通过第二电气互连件与衬底的外延层电连接。集成式芯片可实现两个半导体器件区衬底的有效隔离。
Description
技术领域
本发明涉及半导体器件技术领域，具体地说，是涉及一种具有隔离结构的集成式芯片及其制作方法。
背景技术
宽禁带氮化镓高电子迁移率晶体管(GaN High Electron Mobility Transistor,GaN HEMT)器件因其集合了高开关速度，低导通损耗以及低开关损耗等特点，使其成为当下在高频应用和大功率密度应用领域中备受关注的一种功率器件。GaN HEMT在传统DC-DC领域(如buck，boost和fly back等)中应用时，开始有了越来越广泛的应用。半桥电路在PWM电机控制、DC-AC逆变、电子镇流器等场合有着广泛的应用。相比于耗尽型GaN HEMT器件，增强型GaN HEMT器件由于其驱动电路更加简单，有利于缩小系统的面积和复杂度，更适合应用在半桥电路中。但是目前市场上的GaNHEMT器件多为分立器件，须与其他元器件通过外界电路进行连接来实现具体的功能，使得电路体积大，寄生现象强，无法满足系统更高频率，更小体积等要求。
若能将半桥电路中的上管与下管集成在同一芯片上，则可以降低器件之间互连引入的寄生效应，增加开关管开关速度，降低开关管开关功耗。但是在使用增强型GaN HEMT器件设计的集成半桥电路中，如果对上管和下管不进行有效的隔离，上管和下管的衬底均为接地状态。上管导通时源极和漏极均为接近Vdd的正电压，而衬底为0电位，由于背栅效应，会导致器件阈值电压和导通电阻增大，从而增大上管功耗，进而增大整个系统的功耗。
另外，在集成电路中各个部分衬底电位缺少有效的隔离的情况下，集成电路的功率管部分和模拟部分之间会由于电压水平的差异，导致衬底电位互相干扰。当功率管部分的电位不稳定的情况下，有可能会影响到模拟部分，导致模拟部分功能发生错误甚至烧毁。
发明内容
本发明的第一目的是提供一种能够实现两个半导体器件区的衬底有效的隔离的具有隔离结构的集成式芯片。
本发明的第二目的是提供一种上述集成式芯片的制作方法。
为实现上述第一目的，本发明提供一种具有隔离结构的集成式芯片，集成式芯片包括沿纵向布置的衬底和外延结构。外延结构包括层间电介质(ILD)层，集成式芯片设置有隔离区，隔离区将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区。衬底包括底层以及自底层向上外延形成的外延层，底层和外延层两者中，一个为N型区，另一个为P型区，N型区与P型区之间形成两个PN结，两个PN结分别位于第一半导体器件区和第二半导体器件区。外延结构的上侧设置有第一漏极、第一栅极、第一源极、第二漏极、第二栅极和第二源极，第一漏极、第一栅极和第一源极均位于第一半导体器件区，第二漏极、第二栅极和第二源极均位于第二半导体器件区。外延结构内开设有纵向延伸的第一穿玻通孔、第二穿玻通孔和第三穿玻通孔，第二穿玻通孔位于第一半导体器件区，第三穿玻通孔位于第二半导体器件区。第一穿玻通孔内设置有隔离介质，第一穿玻通孔在纵向上穿过ILD层并向下延伸至衬底的底层内，隔离介质形成隔离区。第二穿玻通孔内设置有第一电气互连件，第一源极通过第一电气互连件与衬底的外延层电连接，第二漏极和第一源极短接。第三穿玻通孔内设置有第二电气互连件，第二源极通过第二电气互连件与衬底的外延层电连接。
由上述方案可见，本发明通过隔离区、第一穿玻通孔、第二穿玻通孔和第三穿玻通孔的设置，在衬底位于第一半导体器件区的部分以及衬底位于第二半导体器件区的部分形成了两个等效二极管。当电路工作时，第一漏极接高压Vdd，第二源极接地(0V)，第一源极和第二漏极短接后作为输出。
这样，实现了第一半导体器件区和第二半导体器件区的衬底隔离，即根据不同的器件工作状态实现第一半导体器件区和第二半导体器件区可以具有独立的衬底电位，在第一半导体器件区导通时，避免了第一半导体器件区和第二半导体器件区的衬底均为0电位所带来的背栅效应的影响，减小了背栅效应导致的第一半导体器件区导通电阻增大带来的系统功耗增大。
本发明的集成式芯片将第一半导体器件区和第二半导体器件区集成在同一个衬底上并通过隔离区对衬底电位进行有效隔离，从而降低了器件之间互连引入的寄生效应，增加开关管开关速度，降低开关管开关功耗。
一个优选的方案是，底层为P型硅衬底，外延层为N型硅外延层，P型硅衬底作为P型区，N型硅外延层作为N型区。
进一步的方案是，第一穿玻通孔向下延伸至P型硅衬底内，第一电气互连件和第二电气互连件均向下延伸至N型硅外延层内。
一个优选的方案是，底层为N型硅衬底，外延层为P型硅外延层，P型硅外延层作为P型区，N型硅外延层作为N型区。。
进一步的方案是，第一穿玻通孔向下延伸至N型硅衬底内，第一电气互连件和第二电气互连件均向下延伸至P型硅外延层内。
一个优选的方案是，隔离介质的材料为二氧化硅或氮化硅。
一个优选的方案是，外延结构包括自下而上依次叠置的沟道层、势垒层、EPI钝化保护层、层间电介质(ILD)层、第一金属层、金属间电介质(IMD)层、第二金属层和钝化保护层；EPI钝化保护层上设置有欧姆金属层，欧姆金属层的上端位于ILD层内，欧姆金属层的下端与势垒层连接；EPI钝化保护层内还设置有纵向叠置的P型栅介质层和栅金属层，P型栅介质层连接在势垒层的上方；ILD层内开设有第一接触孔和第二接触孔，第一接触孔内填充的金属将欧姆金属层与第一金属层电连接，欧姆金属层包括第一漏极欧姆金属接触部、第一源极欧姆金属接触部、第二漏极欧姆金属接触部和第二源极欧姆金属接触部，第一漏极与第一漏极欧姆金属接触部电连接，第一源极与第一源极欧姆金属接触部电连接，第二漏极与第二漏极欧姆金属接触部电连接，第二源极与第二源极欧姆金属接触部电连接。第二接触孔在纵向上贯穿ILD层和EPI钝化保护层，第二接触孔内填充的金属将栅金属层与第一金属层电连接；IMD层内开设有通孔,通孔内填充的金属将第二金属层与第一金属层电连接；钝化保护层在纵向上贯穿地设置有多个开口，第一漏极、第一栅极、第一源极、第二漏极、第二栅极和第二源极均位于第二金属层上且分别从对应的开口漏出。
进一步的方案是,隔离介质的上端延伸至ILD层的上表面。
进一步的方案是,隔离介质的上端延伸至IMD层的上表面。
由此可见，隔离区制作步骤可以在ILD工艺之后，也可以在IMD工艺之后。
进一步的方案是,第一电气互连件和第二电气互连件的上端均与第二金属层连接。
一个优选的方案是,隔离区环绕在第一半导体器件区的周围，第二半导体器件区位于隔离区的外侧。
由此可见，将第一半导体器件区制作在隔离区包围的区域。
一个优选的方案是,隔离区环绕在第二半导体器件区的周围，第一半导体器件区位于隔离区的外侧。
由此可见，将第二半导体器件区制作在隔离区包围的区域。
为实现上述第二目的，本发明提供一种上述集成式芯片的制作方法，制作方法包括隔离区制作步骤，隔离区制作步骤包括开设在纵向上贯穿ILD层并向下延伸至衬底内的第一穿玻通孔，在第一穿玻通孔内填充隔离介质。
附图说明
图1是本发明集成式芯片第一实施例的剖面结构示意图。
图2是本发明集成式芯片第一实施例的俯视结构示意图。
图3是本发明集成式芯片第一实施例中在P型硅衬底上形成N型硅外延层的示意图。
图4是本发明集成式芯片第一实施例中在P型硅外延层上形成沟道层、势垒层和介质层后的示意图。
图5是本发明集成式芯片第一实施例中在介质层上形成金属层的示意图。
图6是本发明集成式芯片第一实施例中形成P型栅介质层和栅金属层的示意图。
图7是本发明集成式芯片第一实施例中形成EPI钝化层的示意图。
图8是本发明集成式芯片第一实施例中在EPI钝化层上形成欧姆接触孔后的示意图。
图9是本发明集成式芯片第一实施例中形成欧姆金属层后的示意图。
图10是本发明集成式芯片第一实施例中形成ILD层后的示意图。
图11是本发明集成式芯片第一实施例中形成第一穿玻通孔后的示意图。
图12是本发明集成式芯片第一实施例中在第一穿玻通孔内沉积隔离介质后的示意图。
图13是本发明集成式芯片第一实施例中将ILD层表面多余的隔离介质去除后的示意图。
图14是本发明集成式芯片第一实施例中形成接触孔后的示意图。
图15是本发明集成式芯片第一实施例中的接触孔和第一穿玻通孔内填充钨塞后的示意图。
图16是本发明集成式芯片第一实施例中形成第一金属层后的示意图。
图17是本发明集成式芯片第一实施例中形成IMD层后的示意图。
图18是本发明集成式芯片第一实施例中在IMD层开设通孔后的示意图。
图19是本发明集成式芯片第一实施例中在通孔内填充钨塞后的示意图。
图20是本发明集成式芯片第一实施例中形成第二穿玻通孔和第三穿玻通孔后的示意图。
图21是本发明集成式芯片第一实施例中形成第二金属层后的示意图。
图22是本发明集成式芯片第一实施例中形成钝化保护层后的示意图。
图23是本发明集成式芯片第四实施例的俯视结构示意图。
图24是本发明集成式芯片第五实施例的俯视结构示意图。
以下结合附图及实施例对本发明作进一步说明。
具体实施方式
具有隔离结构的集成式芯片及其制作方法第一实施例：
参见图1和图2，本实施例的具有隔离结构的集成式芯片包括沿纵向布置的衬底20和外延结构30。
衬底20为两层结构，且衬底20包括P型硅衬底21以及自P型硅衬底21向上外延形成的N型硅外延层22。集成式芯片内设置有隔离区24，隔离区24将集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区，第一半导体器件区为图1中的E-mode GaN HEMTQ1器件区域，以下简称上管Q1,第二半导体器件区为图1中的E-mode GaN HEMT Q2器件区域，以下简称下管Q2。在本实施例中，隔离区24呈矩形环绕在上管Q1的周围，下管Q2位于隔离区24的外侧。
外延结构30的上侧设置有沿着横向依次布置的第一漏极11、第一栅极12、第一源极13、第二漏极14、第二栅极15和第二源极16，第一漏极11、第一栅极12和第一源极13均位于上管Q1部分，第二漏极14、第二栅极15和第二源极16均位于下管Q2部分。
外延结构30包括自下而上依次叠置的沟道层3、势垒层4、EPI钝化层5、层间电介质(ILD)层6、第一金属层7、金属间电介质(IMD)层8、第二金属层9和钝化保护层10，沟道层3连接在N型硅外延层22上。EPI钝化层5上设置有欧姆金属层51，欧姆金属层51的上端位于ILD层6内，欧姆金属层51的下端与势垒层4连接。EPI钝化层5内还设置有纵向叠置的P型栅介质层52和栅金属层53，P型栅介质层52连接在势垒层4的上方。沟道层3的材料为GaN、势垒层4的材料为AlGaN、P型栅介质层52的材料为GaN、EPI钝化层5的材料为Si3N4。
ILD层6内开设有第一接触孔61(contact)和第二接触孔62，第一接触孔61内填充的金属将欧姆金属层51与第一金属层7电连接，欧姆金属层51包括第一漏极欧姆金属接触部511、第一源极欧姆金属接触部512、第二漏极欧姆金属接触部513和第二源极欧姆金属接触部514，第一漏极11与第一漏极欧姆金属接触部511电连接，第一源极13与第一源极欧姆金属接触部512电连接，第二漏极14与第二漏极欧姆金属接触部513电连接，第二源极16与第二源极欧姆金属接触部514电连接。第二接触孔62在纵向上贯穿ILD层6和EPI钝化层5，第二接触孔62内填充的金属将栅金属层53与第一金属层7电连接。IMD层8内开设有通孔81(via),通孔81内填充的金属将第二金属层9与第一金属层7电连接。钝化保护层10在纵向上贯穿地设置有多个开口101，第一漏极11、第一栅极12、第一源极13、第二漏极14、第二栅极15和第二源极16均位于第二金属层9上且分别从对应的开口101漏出。
外延结构30内开设有纵向延伸的第一穿玻通孔31(through glassvia，TGV)、第二穿玻通孔32和第三穿玻通孔33，第二穿玻通孔32位于上管Q1部分，第三穿玻通孔33位于下管Q2部分。第一穿玻通孔31自ILD层6的上表面沿纵向向下延伸至P型硅衬底21内，第一穿玻通孔31内设置有隔离介质，隔离介质形成隔离区24。隔离介质的材料为二氧化硅或氮化硅等。
第二穿玻通孔32内设置有第一电气互连件321，第一源极13通过第一电气互连件321与N型硅外延层22位于上管Q1的部分电连接，第二漏极14通过第二金属层9与第一源极13短接。第一电气互连件321的上端与第二金属层9的第一源极13连接，第一电气互连件321的下端延伸至N型硅外延层22位于上管Q1的部分内。
第三穿玻通孔33内设置有第二电气互连件331，第二源极16通过第二电气互连件331与N型硅外延层22位于下管Q2的部分电连接。第二电气互连件331的上端与第二金属层9的第二源极16连接，第二电气互连件331的下端延伸至N型硅外延层22位于下管Q2的部分内。
集成式芯片的制作方法包括如下步骤。
首先，提供一P型硅衬底21。
接着，如图3所示，在P型硅衬底21上外延形成N型硅外延层22。
接着，如图4所示，在衬底20的N型硅外延层22上依次外延生长形成沟道层3、势垒层4和介质层520。
接着，如图5所示，在介质层520上进行金属沉积形成金属层530。
接着，采用半导体光刻技术和刻蚀技术图形化介质层520和金属层530，形成如图6所示的P型栅介质层52和栅金属层53。
接着，如图7所示，进行沉积形成EPI钝化层5，EPI钝化层5的材料为氮化硅。
接着，如图8所示，在EPI钝化层5上采用光刻技术和刻蚀技术形成欧姆接触孔510。
接着，如图9所示，在EPI钝化层5上进行欧姆金属沉积后，采用光刻技术和刻蚀技术形成欧姆金属层51。
接着，如图10所示，采用沉积与平坦化工艺形成ILD层6。
接着，如图11所示，采用光刻技术和刻蚀技术形成在纵向上延伸至P型硅衬底21内的第一穿玻通孔31。
接着，如图12所示，在第一穿玻通孔31内沉积隔离介质。
接着，如图13所示，将ILD层6表面多余的隔离介质去除，位于第一穿玻通孔31内的隔离介质形成隔离区24。
接着，如图14所示，采用光刻技术和刻蚀技术在欧姆金属层51的上方形成在纵向上贯穿ILD层6的第一接触孔61，在栅金属层53的上方形成在纵向上贯穿ILD层6和EPI钝化层5的第二接触孔62。
接着，如图15所示，在第一接触孔61和第二接触孔62内填充钨塞，并将ILD层6表面多余的钨去除。
接着，如图16所示，在ILD层6上金属沉积形成第一金属层7，并采用光刻技术和刻蚀技术图形化该第一金属层7。
接着，采用沉积与平坦化工艺形成如图17所示的IMD层8。
接着，如图18所示，采用光刻技术和刻蚀技术形成在纵向上贯穿IMD层8的通孔81(via)。
接着，如图19所示，在通孔81内填充钨塞，并将IMD层8表面多余的钨去除。
接着，采用光刻技术和刻蚀技术形成如图20所示的在纵向上延伸至N型硅外延层22内的第二穿玻通孔32和第三穿玻通孔33。
接着，如图21所示，在IMD层8上金属沉积，并采用光刻技术和刻蚀技术图形化该第二金属层9。
最后，如图22所示，在第二金属层9上进行沉积形成钝化保护层10，采用光刻技术和刻蚀技术图形化钝化保护层10，使得第一漏极11、第一栅极12、第一源极13、第二漏极14、第二栅极15和第二源极16露出。
本发明通过将传统的P型硅衬底改为P-N两层衬底结构，并在集成式芯片内形成在纵向上延伸至P型硅衬底21的隔离区，隔离区24包围上管Q1所在的区域。另外，通过第二穿玻通孔32将隔离区24内侧包围区域的衬底中上层的N型硅外延层22与上管Q1的第一源极13通过金属连接，通过第三穿玻通孔33将隔离区24外侧区域的衬底中上层的N型硅外延层22与下管Q2的第二源极16通过金属相连，从而上管Q1和下管Q2的衬底中上层N型硅外延层22被包围上管Q1区域的隔离区24划分为两个部分，从而上管Q1中的第二穿玻通孔32和下管Q2中的第三穿玻通孔33分别连接了上管Q1和下管Q2的衬底。由于隔离区24的存在，在上管Q1的衬底区域和下管Q2的衬底区域内的P型硅衬底21和N型硅外延层22之间均形成了PN结，并实现了上管Q1和下管Q2之间器件部分及衬底部分的完全隔离。
当上管Q1导通，下管Q2关断时，输出端输出高电位，此时上管Q1的第一源极13为接近Vdd的高电位(Vdd减去上管Q1的导通电压)，下管Q2的第二源极16为0电位，此时上管Q1衬底处的PN结等效二极管A1处于反偏状态，下管Q2衬底处的PN结等效二极管A2处于零偏状态，A1形成耗尽区来承担Vdd电压，从而使得上管Q1的衬底中上层的N型硅外延层22为高电位，下管Q2的衬底中上层N型硅外延层22为零电位，对于上管Q1和下管Q2均有VBS＝0，从而消除了上管Q1导通时，由于衬底和源极电位差造成的背栅效应以及由该效应引起的电路功耗增大等问题。
当上管Q1关断，下管Q2导通时，输出端输出低电位，此时上管Q1的第一源极13为接近0电位的低电位(下管Q2导通电压)，下管Q2的第二源极16为0电位，A1为弱反偏状态、A2为零偏状态，上管Q1和下管Q2的衬底中上层N型硅外延层22均接近0电位，对于上管Q1和下管Q2均有VBS＝0，无背栅效应。
在这种情况下，实现了上管Q1和下管Q2的衬底隔离，即根据不同的器件工作状态实现上管Q1和下管Q2可以具有独立的衬底电位，在上管Q1导通时避免了上管Q1和下管Q2衬底均为0电位所带来的背栅效应的影响，减小了背栅效应导致的上管Q1导通电阻增大带来的系统功耗增大。
具有隔离结构的集成式芯片及其制作方法第二实施例：
作为本发明集成式芯片及其制作方法第二实施例的说明，以下仅对与上述集成式芯片及其制作方法第一实施例的不同之处予以说明。
本实施例中，衬底为NP两层结构，且衬底包括N型硅衬底以及自N型硅衬底向上外延形成的P型硅外延层。第一穿玻通孔自ILD层的上表面沿纵向向下延伸至N型硅衬底内，第一电气互连件和第二电气互连件均向下延伸至P型硅外延层内。
具有隔离结构的集成式芯片及其制作方法第三实施例：
作为本发明集成式芯片及其制作方法第三实施例的说明，以下仅对与上述集成式芯片及其制作方法第一实施例的不同之处予以说明。
本实施例中，隔离区制作步骤也可以位于IMD工艺步骤之后，也即在形成IMD层后，开设第一穿玻通孔，第一穿玻通孔在纵向上穿过IMD层和ILD层并向下延伸至衬底中位于下层的P型硅衬底内，接着在第一穿玻通孔内沉积隔离介质，接着将IMD层表面的多余的隔离介质去除，位于第一穿玻通孔内的隔离介质形成隔离区。
本实施例中，隔离介质的上端延伸至IMD层的上表面。
具有隔离结构的集成式芯片及其制作方法第四实施例:
作为本发明集成式芯片及其制作方法第四实施例的说明，以下仅对与上述集成式芯片及其制作方法第一实施例的不同之处予以说明。
参见图23，本实施例中，隔离区424环绕在下管Q2的周围，上管Q1位于隔离区424的外侧。
具有隔离结构的集成式芯片及其制作方法第五实施例:
作为本发明集成式芯片及其制作方法第五实施例的说明，以下仅对与上述集成式芯片及其制作方法第一实施例的不同之处予以说明。
参见图24，本实施例中，隔离区524在俯视图中呈直线延伸，且隔离区524位于上管Q1和下管Q2之间并在与横向和纵向均垂直的方向上贯穿集成式芯片。
此外，第一电气互连件和第二电气互连件的上端也可以均与第一金属层连接。第一电气互连件和第二电气互连件的上端也可以均与第二金属层连接。器件制作的工艺流程以及上层的金属层数和互连方式可以根据设计进行修改。衬底也可以为P-N-P三层结构，即在P型衬底上外延形成N型外延层后，再继续进行外延形成上层的P型硅外延层。衬底也可以为N-P-N三层结构，衬底为三层结构时，第一穿玻通孔向下延伸至衬底的最底层。上述改变也能实现本发明的目的。
最后需要强调的是，以上仅为本发明的优选实施例，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种变化和更改，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.具有隔离结构的集成式芯片，其特征在于，包括沿纵向布置的衬底和外延结构，所述外延结构包括层间电介质(ILD)层；
所述集成式芯片设置有隔离区，所述隔离区将所述集成式芯片分成沿横向布置的第一半导体器件区和第二半导体器件区；
所述衬底包括底层以及自所述底层向上外延形成的外延层，所述底层和所述外延层两者中，一个为N型区，另一个为P型区，所述N型区与所述P型区之间形成两个PN结，两个所述PN结分别位于所述第一半导体器件区和所述第二半导体器件区；
所述外延结构的上侧设置有第一漏极、第一栅极、第一源极、第二漏极、第二栅极和第二源极，所述第一漏极、所述第一栅极和所述第一源极均位于所述第一半导体器件区，所述第二漏极、所述第二栅极和所述第二源极均位于所述第二半导体器件区；
所述外延结构内开设有纵向延伸的第一穿玻通孔、第二穿玻通孔和第三穿玻通孔，所述第二穿玻通孔位于所述第一半导体器件区，所述第三穿玻通孔位于所述第二半导体器件区；
所述第一穿玻通孔内设置有隔离介质，所述第一穿玻通孔在纵向上穿过所述ILD层并向下延伸至所述衬底的底层内，所述隔离介质形成所述隔离区；
所述第二穿玻通孔内设置有第一电气互连件，所述第一源极通过所述第一电气互连件与所述衬底的外延层电连接，所述第二漏极和所述第一源极短接；
所述第三穿玻通孔内设置有第二电气互连件，所述第二源极通过所述第二电气互连件与所述衬底的外延层电连接。
2.根据权利要求1所述的集成式芯片，其特征在于：
所述底层为P型硅衬底，所述外延层为N型硅外延层，所述P型硅衬底作为所述P型区，所述N型硅外延层作为所述N型区。
3.根据权利要求2所述的集成式芯片，其特征在于：
所述第一穿玻通孔向下延伸至所述P型硅衬底内，所述第一电气互连件和所述第二电气互连件均向下延伸至所述N型硅外延层内。
4.根据权利要求1所述的集成式芯片，其特征在于：
所述底层为N型硅衬底，所述外延层为P型硅外延层，所述P型硅外延层作为所述P型区，所述N型硅外延层作为所述N型区。
5.根据权利要求4所述的集成式芯片，其特征在于：
所述第一穿玻通孔向下延伸至所述N型硅衬底内，所述第一电气互连件和所述第二电气互连件均向下延伸至所述P型硅外延层内。
6.根据权利要求1至5任一项所述的集成式芯片，其特征在于：
所述隔离介质的材料为二氧化硅或氮化硅。
7.根据权利要求1至5任一项所述的集成式芯片，其特征在于：
所述外延结构包括自下而上依次叠置的沟道层、势垒层、EPI钝化保护层、所述ILD层、第一金属层、金属间电介质(IMD)层、第二金属层和钝化保护层；
所述EPI钝化保护层上设置有欧姆金属层，所述欧姆金属层的上端位于所述ILD层内，所述欧姆金属层的下端与所述势垒层连接；
所述EPI钝化保护层内还设置有纵向叠置的P型栅介质层和栅金属层，所述P型栅介质层连接在所述势垒层的上方；
所述ILD层内开设有第一接触孔和第二接触孔，所述第一接触孔内填充的金属将所述欧姆金属层与所述第一金属层电连接；
所述欧姆金属层包括第一漏极欧姆金属接触部、第一源极欧姆金属接触部、第二漏极欧姆金属接触部和第二源极欧姆金属接触部，所述第一漏极与所述第一漏极欧姆金属接触部电连接，所述第一源极与所述第一源极欧姆金属接触部电连接，所述第二漏极与所述第二漏极欧姆金属接触部电连接，所述第二源极与所述第二源极欧姆金属接触部电连接；
所述第二接触孔在纵向上贯穿所述ILD层和所述EPI钝化保护层，所述第二接触孔内填充的金属将所述栅金属层与所述第一金属层电连接；
所述IMD层内开设有通孔,所述通孔内填充的金属将所述第二金属层与所述第一金属层电连接；
所述钝化保护层在纵向上贯穿地设置有多个开口，所述第一漏极、所述第一栅极、所述第一源极、所述第二漏极、所述第二栅极和所述第二源极均位于所述第二金属层上且分别从对应的所述开口漏出。
8.根据权利要求7所述的集成式芯片，其特征在于：
所述隔离介质的上端延伸至所述ILD层的上表面。
9.根据权利要求7所述的集成式芯片，其特征在于：
所述隔离介质的上端延伸至所述IMD层的上表面。
10.根据权利要求7所述的集成式芯片，其特征在于：
所述第一电气互连件和所述第二电气互连件的上端均与所述第二金属层连接。
11.根据权利要求1至5任一项所述的集成式芯片，其特征在于：
所述隔离区环绕在所述第一半导体器件区的周围，所述第二半导体器件区位于隔离区的外侧。
12.根据权利要求1至5任一项所述的集成式芯片，其特征在于：
所述隔离区环绕在所述第二半导体器件区的周围，所述第一半导体器件区位于隔离区的外侧。
13.一种集成式芯片的制作方法，所述集成式芯片如权利要求1至12任一项所述的集成式芯片，其特征在于，所述制作方法包括隔离区制作步骤，所述隔离区制作步骤包括开设在纵向上贯穿所述ILD层并向下延伸至所述衬底内的第一穿玻通孔，在所述第一穿玻通孔内填充隔离介质。
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