KR102005657B1 - 저 손실 결합 커패시터를 위한 장치 및 방법 - Google Patents
저 손실 결합 커패시터를 위한 장치 및 방법 Download PDFInfo
- Publication number
- KR102005657B1 KR102005657B1 KR1020177032365A KR20177032365A KR102005657B1 KR 102005657 B1 KR102005657 B1 KR 102005657B1 KR 1020177032365 A KR1020177032365 A KR 1020177032365A KR 20177032365 A KR20177032365 A KR 20177032365A KR 102005657 B1 KR102005657 B1 KR 102005657B1
- Authority
- KR
- South Korea
- Prior art keywords
- well
- block
- gate
- metal lines
- source terminal
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 60
- 230000008878 coupling Effects 0.000 title claims abstract description 27
- 238000010168 coupling process Methods 0.000 title claims abstract description 27
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 154
- 239000002184 metal Substances 0.000 claims abstract description 154
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- 239000000463 material Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012212 insulator Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 230000003071 parasitic effect Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
- H01L29/66189—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors with PN junction, e.g. hybrid capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
저 손실 결합 커패시터 구조체는 n형 버랙터(n-type varactor, NVAR) 구성(100) 및 p형 버랙터(p-type varactor, PVAR) 구성(200)을 포함한다. NVAR 구성(100)인 구조체는 p-도핑된 반도체 기판(Psub)(106), Psub(106) 내의 깊은 n-도핑된 반도체 웰(DNW)(105), 및 DNW(105) 내의 p-도핑된 반도체 웰(P well)(104)을 포함한다. 회로 구조체는 P 웰(104) 내의 p-도핑된 반도체 재료의 소스 터미널(102), 및 P 웰(104) 내의 p-도핑된 반도체 재료의 드레인 터미널(101)을 추가로 포함한다. 게다가, 회로 구조체는 P 웰(104)의 표면 상의 절연 게이트(103), 금속 라인들(107)의 복수의 층을 포함하는 금속 패턴, 및 금속 라인들(107)을 관통하는 복수의 비아(108)를 포함한다. 비아들(108)은 금속 라인들(107)을 게이트(103), 소스 터미널(102), 드레인 터미널(101)에 접속한다.
Description
본 출원은 2015년 4월 15일자로 출원되고, 발명의 명칭이 "Apparatus and Method for a Low Loss Coupling Capacitor"인 미국 정규 특허 출원 일련 번호 14/687,549에 대한 우선권을 주장하고, 이는 전체가 재현되는 것처럼 본 명세서에 참고로 포함된다.
본 발명은 MOS(metal-oxide-semiconductor) 커패시터 설계에 관한 것이고, 특정한 실시예들에서는 RF(radio frequency) 또는 다른 애플리케이션들에 사용될 수 있는 저 손실 결합 커패시터를 위한 장치 및 방법에 관한 것이다.
결합 커패시터는 하나의 회로 블록 DC(direct current) 바이어스를 다른 회로 블록 DC 바이어스로부터 격리하기 위해 사용될 수 있는 커패시터의 유형이다. 예를 들어, 아날로그 회로들에서, 결합 커패시터는 DC가 차단된 동안, 제1 회로로부터의 AC 신호만이 다음으로 통과할 수 있도록 두 개의 회로를 접속하는데 사용된다. 이러한 기술은 두 개의 결합된 회로의 DC 바이어스 세팅들을 격리하는 데 도움을 준다. 다른 예에서, DC-밸런싱된 신호들로도 지칭되는, 제로 DC 컴포넌트로 디지털 신호들을 송신하기 위한 디지털 회로들에서의 AC 결합을 위해 결합 커패시터가 사용될 수 있다. DC-밸런싱된 파형들은 통신 시스템들에서 유용한데, 왜냐하면 그들은 접속된 시스템들 또는 컴포넌트들 사이의 전압 불균형 문제 및 전하 축적을 피하기 위해 AC-결합된 전기 커넥션들을 통해 사용될 수 있기 때문이다. 손실들을 줄이고 결합 효율을 향상시키면서, 커패시터 구조체의 설계 크기 또한 최소화하기 위해 결합 커패시터 설계를 개선할 필요가 있다. 예를 들어, 이는 소형 디바이스들에서 크기 및 전력 소모를 줄이는데 유용할 수 있다.
실시예에 따르면, 결합 커패시터에 대한 회로 구조체는 p-도핑된 반도체 기판(Psub), 및 Psub 내의 깊은 n-도핑된 반도체 웰(DNW), DNW 내의 p-도핑된 반도체 웰(P 웰)을 포함한다. 회로 구조체는 P 웰의 표면으로부터 P 웰 안으로 연장되는 p-도핑된 반도체 재료의 제1 블록과, P 웰의 표면으로부터 P 웰 안으로 연장되는 p-도핑된 반도체 재료의 제2 블록을 추가로 포함한다. 제1 블록은 소스 터미널이고, 제2 블록은 드레인 터미널이다. 게다가, 회로 구조체는 P 웰 위에서 소스와 드레인 사이의 절연층, 게이트 역할을 하는 절연층의 표면 상의 도체 재료, 표면에 거의 평행한 금속 라인의 복수의 층을 포함하는 금속 패턴, 및 금속 라인들을 관통하며 금속 라인들에 수직인 복수의 비아를 포함한다. 최저 레벨 비아들은 금속 라인들을 게이트, 소스 터미널, 및 드레인 터미널에 접속하는 접점들(contacts)이다.
다른 실시예에 따르면, 결합 커패시터에 대한 회로 구조체는 Psub, 및 Psub 내의 n-도핑된 반도체 웰(N 웰)을 포함한다. 회로 구조체는 N 웰의 표면으로부터 N 웰 안으로 연장되는 n-도핑된 반도체 재료의 제1 블록, 및 N 웰의 표면으로부터 N 웰 안으로 연장되는 n-도핑된 반도체 재료의 제2 블록을 추가로 포함한다. 제1 블록은 소스 터미널이고, 제2 블록은 드레인 터미널이다. 게다가, 회로 구조체는 N 웰의 표면 상에서 소스와 드레인 사이의 절연층, 게이트 역할을 하는 절연층의 표면 상의 도체 재료, 표면에 거의 평행한 금속 라인들의 복수의 층을 포함하는 금속 패턴, 및 금속 라인들을 관통하며 금속 라인들에 수직인 복수의 비아를 추가로 포함한다. 접점들은 금속 라인들을 게이트, 소스 터미널, 및 드레인 터미널에 접속한다.
다른 실시예에 따르면, n형 버랙터(n-type varactor, NVAR) 구성으로 결합 커패시터 구조체를 만드는 방법은 Psub 내에 DNW를 형성하는 단계, DNW 내에 p-도핑된 반도체 웰(P 웰)을 형성하는 단계, 및 P 웰의 표면 상에 절연체를 배치시킨 다음 절연체의 표면 상에 금속 게이트를 배치시키는 단계를 포함한다. 방법은 P 웰의 표면 내의 P 웰 내부에서, 절연체 및 금속 게이트의 일측 상에는 p-도핑된 반도체 소스 터미널을 형성하고, 절연체 및 금속 게이트의 반대측 상에는 p-도핑된 반도체 드레인 터미널을 형성하는 단계를 추가로 포함한다. 금속 라인들의 복수의 층은 금속 게이트 및 소스/드레인 터미널들 위에 오버레이된다. 추가로, 복수의 비아는 층들에 수직으로 삽입되고 금속 게이트, p-도핑된 반도체 소스 터미널, 및 p-도핑된 반도체 드레인 터미널과 금속 라인들을 접속한다.
다른 실시예에 따르면, p형 버랙터(PVAR) 구성으로 결합 커패시터 구조체를 만드는 방법은 Psub 내에 N 웰을 형성하는 단계, N 웰의 표면 상에 절연체에 이어 금속 게이트를 배치시키는 단계, 및 P 웰의 표면 내의 N 웰 내부에서, 절연체/금속 게이트의 일측 상에는 n-도핑된 반도체 소스 터미널을 형성하고, 절연체/금속 게이트의 반대측 상에는 n-도핑된 반도체 드레인 터미널을 형성하는 단계를 포함한다. 방법은 금속 게이트 및 소스/드레인 터미널들 위에 금속 라인들의 복수의 층을 오버레이하는 단계를 추가로 포함한다. 추가로, 복수의 비아는 층들에 수직으로 삽입되고 금속 라인들을 금속 게이트, n-도핑된 반도체 소스 터미널, 및 n-도핑된 반도체 드레인 터미널에 접속한다.
후술하는 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 하기 위해 전술한 내용은 본 발명의 실시예의 피처들을 다소 광범위하게 약술하였다. 본 발명의 청구범위의 요지를 형성하는, 본 발명의 실시예들의 추가적인 피처 및 장점은 이후에 설명될 것이다. 본 기술분야의 통상의 기술자들은 개시된 개념 및 구체적인 실시예들이 본 발명의 동일 목적을 수행하기 위해 다른 구조체들 또는 프로세스들을 설계 또는 수정하기 위한 기초로서 쉽게 이용할 수 있음이 인정되어야 한다. 또한, 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 첨부된 청구범위에서 진술된 본 발명의 사상 및 범위로부터 벗어나지 않음을 알아차려야 한다.
본 발명, 및 그 장점들의 더 완전한 이해를 위해, 이제 첨부 도면과 함께 취해진 다음의 설명들이 참조된다.
도 1은 n형 버랙터(NVAR) 구성인 커패시터 구조체의 실시예의 측-단면도이다.
도 2는 p형 버랙터(PVAR) 구성인 커패시터 구조체의 실시예의 측-단면도이다.
도 3은 게이트 커넥션 및 소스/드레인 커넥션에 대한 금속 패턴의 실시예의 상면도를 도시한다.
도 4는 커패시터 어레이 레이아웃의 실시예의 상면도이다.
도 5는 게이트 및 소스/드레인 커넥션에 대한 금속 패턴의 실시예의 등각투영도이다.
도 6은 NVAR 구성으로 저 손실 결합 커패시터 구조체를 만드는 방법의 실시예를 도시한다.
도 7은 PVAR 구성으로 저 손실 결합 커패시터 구조체를 만드는 방법의 실시예를 도시한다.
상이한 도면들에서 대응하는 숫자들 및 부호들은 달리 지시되지 않는 한, 일반적으로 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련 양태들을 명확히 예시하도록 그려지며 반드시 축척대로 그려진 것은 아니다.
도 1은 n형 버랙터(NVAR) 구성인 커패시터 구조체의 실시예의 측-단면도이다.
도 2는 p형 버랙터(PVAR) 구성인 커패시터 구조체의 실시예의 측-단면도이다.
도 3은 게이트 커넥션 및 소스/드레인 커넥션에 대한 금속 패턴의 실시예의 상면도를 도시한다.
도 4는 커패시터 어레이 레이아웃의 실시예의 상면도이다.
도 5는 게이트 및 소스/드레인 커넥션에 대한 금속 패턴의 실시예의 등각투영도이다.
도 6은 NVAR 구성으로 저 손실 결합 커패시터 구조체를 만드는 방법의 실시예를 도시한다.
도 7은 PVAR 구성으로 저 손실 결합 커패시터 구조체를 만드는 방법의 실시예를 도시한다.
상이한 도면들에서 대응하는 숫자들 및 부호들은 달리 지시되지 않는 한, 일반적으로 대응하는 부분들을 지칭한다. 도면들은 실시예들의 관련 양태들을 명확히 예시하도록 그려지며 반드시 축척대로 그려진 것은 아니다.
현재 바람직한 실시예들을 만드는 것과 사용하는 것은 아래에 상세하게 논의된다. 그러나, 본 발명은 매우 다양한 구체적인 상황에서 구체화될 수 있는 많은 적용가능한 발명적 개념을 제공한다는 것이 인정되어야 한다. 논의된 구체적인 실시예들은 본 발명을 만들고 사용하는 구체적인 방식의 예시일 뿐이고, 본 발명의 범위를 제한하지 않는다.
MOS(metal-oxide-semiconductor) 기술 또는 다른 적합한 집적 회로 제조 프로세스들을 사용하여 구축될 수 있는, 저 손실 결합 커패시터 구조체들에 대한 실시예들이 본 명세서에 제공된다. 본 실시예들은 n형 버랙터(NVAR) 구성 및 p형 버랙터(PVAR) 구성을 포함한다. 구성의 선택은 회로 조건들 및 관심있는 애플리케이션에 의존한다. 버랙터는 그의 터미널들에 걸쳐 인가된 전압의 함수로서 가변하는 가변 커패시턴스를 갖는 다이오드의 유형이다. 버랙터들은 예를 들어, 라디오 송신기들 또는 신호 변조기들에서 사용될 수 있는, 전압-제어된 오실레이터들, 파라메트릭 증폭기들, 및 주파수 체배기들과 같은, 전압-제어된 커패시터들로서 사용될 수 있다. NVAR 및 PVAR 구성들에서, 게이트 및 소스/드레인 커넥션들에 대해 각각 인터리브된 금속 패턴들의 적층된 층들을 사용하여 다수의 게이트 및 소스/드레인 커넥션이 각각 실현된다. 구조체 설계들은 저항 및 기생 커패시턴스를 감소시킬 수 있으며, 이는 커패시터들에서의 손실들을 낮춘다. 기생 커패시턴스는 구조체 웰 커패시턴스를 역 바이어싱하여 감소될 수 있다. 추가로, 금속 패턴은 원하는 커패시턴스를 강화하고 기생 커패시턴스를 감소하도록 설계된다. 구조체들은 또한 예를 들어 소형 치수들을 가진 칩 상에 어레이로 다수의 결합 커패시터를 통합하는 것을 허용하므로, 면적당 높은 커패시턴스를 달성한다. 이러한 구조체들은 예를 들어 저 손실 RF 차동 신호 경로들을 제공하기 위해 RF(radio frequency) 또는 무선 신호 애플리케이션들을 위해 사용될 수 있다. 차동 신호들은 격리된 웰들에 커패시터들을 배치함으로써 수용될 수 있다.
도 1은 NVAR 구성(100)인 커패시터 구조체(회로)의 실시예를 도시한다. NVAR 구성(100)은, 커패시터에 대해, 드레인(101)(P+ 드레인) 역할을 하는 적합한 p형 반도체(P) 블록 및 소스(102)(P+ 소스) 역할을 하는 다른 P 블록을 포함한다. 예를 들어, 드레인(101) 및 소스(102)는 p-도핑된 실리콘 또는 다른 적합한 반도체 재료이다. 드레인(101) 및 소스(102) 둘 모두 p형 웰(104)(P 웰)에, 예를 들어 p-도핑된 Si에 배치된다. P 웰(104)은 반도체 기판(106), 예를 들어 Si 기판 내에 형성된다. 구체적으로, 기판(106)(Psub)은 p-도핑된다. 예를 들어, 기판(106)은 p-도핑된 Si이다. P 웰(104)은 DNW(105)에서 표면의 상부로부터 적합하게 결정된 깊이까지 연장된다. 절연층(119)은 P 웰(104)의 표면 상에 형성되고, 도체 블록은 그 아래의 P 웰(104)의 거의 중간에 위치한 절연층(119)의 상부 표면 상에 형성된다. 도체 블록은 커패시터 구조체에 대한 게이트(103) 역할을 하고, 폴리-Si 또는 다른 적합한 금속/도체 재료로 만들어질 수 있다. 다른 실시예들에서, Si 또는 폴리-Si 이외의 반도체 재료들은 위의 컴포넌트들을 형성하는데 사용될 수 있다. 그러한 재료들의 예들은 탄화 규소(SiC), 비화 갈륨(GaAs), 및 질화 갈륨(GaN)을 포함한다. 추가로, P 웰(104)은 기판 내의 DNW(105)(deep n-type well)에 배치된다. DNW(105)는 Psub(106) 내에 형성된다. DNW(105)는 기판(106)에서 표면의 상부로부터 적합하게 결정된 깊이까지 연장된다. DNW(105)는 비교적 고농도로 도핑되고, 도시된 바와 같이 P 웰(104)보다 깊고 크며 P 웰(104)을 둘러싸고 있다. DNW(105)는 P 웰(104)보다 더 고농도로 도핑된다.
도시된 바와 같이, 소스(102) 및 드레인(101)은 기판(106) 내에 있는 P 웰(104) 에서, 게이트와 P 웰 사이에 절연층을 갖는 기판(106)의 표면 위에 배치되는 게이트(103)의 반대쪽 끝에 위치한다. 게이트는 커패시터의 하나의 터미널을 형성한다. 소스(102) 및 드레인(101)은, 제2 터미널을 형성하고, 소스(102) 및 드레인(101)은 아래에 설명된 바와 같이 P 웰을 통해 전기적으로 접속되고 금속 커넥션들을 통해 외부에 접속된다. 게이트 및 소스(102)/드레인(101)과 절연체의 이러한 배열은 결합 커패시터를 형성하는데, 여기서, 커패시턴스는 게이트(103)와 소스(102)/드레인(101) 커넥션 사이에서 생성된다.
도 1에서 구조체의 측-단면도는 P 웰(104)에서 하나의 쌍의 소스(102)/드레인(101) 및 대응하는 게이트(103)를 도시한다. 그러나, NVAR 구성(100)은 소스/드레인 및 대응하는 게이트 블록들을 Psub(106)과 유사한 대응하는 웰들에 걸쳐 분포 및 오버레이하여, 그렇게 구성된 다수의 커패시터 요소를 포함할 수 있다. 커패시터 요소들은 예를 들어 평행하게 상호접속될 수 있어, 표면 상의 층들에 금속 라인들(또는 와이어들)을 적층 및 인터리브하고 그 결과로 생긴 금속 패턴(107)을 금속/도체 비아들(108)을 사용하여 표면 레벨에 있는 대응하는 게이트 및 소스/드레인 터미널들에 상호접속함으로써 결합 커패시턴스를 증가시킨다. 금속 패턴(107)은 표면 위에 오버레이되고, 비아들(108)은 대응하는 금속 라인들을 대응하는 게이트 및 소스/드레인 터미널들에 접속하는 수직 비아들이다. 금속 패턴(107)은 게이트들을 접속하는 라인들 또는 와이어들, 및 소스/드레인 터미널들을 접속하는 추가의 라인들을 포함한다. 실시예에서, 도 1에 예시된 바와 같이, 소스/드레인 측들을 접속하는 금속 라인들은 게이트 측들을 접속하는 금속 라인들의 옆 및 아래에 위치할 수 있다. 커패시터 요소들을 상호접속하는데 사용될 수 있는 금속 패턴 설계의 예들은 아래에 설명된다.
NVAR 구성(100)에서, 커패시터 구조체는 상이한 DC 바이어스(상이한 DC 전압)가 인가되는 두 개의 회로 블록으로 분리된다. 하나의 회로 블록의 DC 바이어스는 소스(102)/드레인(101)에 접속되고, 다른 회로 블록을 위한 DC 바이어스는 게이트(103)에 접속된다. 이와 같이, 두 개의 DC 전압은 커패시터 구조체를 바이어스하여 소스(102)/드레인(101) 및 게이트(103)가 바이어스되지 않은 경우에 비해 더 높은 커패시턴스를 야기한다. NVAR에서, 게이트는 소스(102)/드레인(101)보다 낮은 전위에 있다. 저항기(111)에 접속된 전압 공급부(109)는 소스(102)/드레인(101) 또는 게이트(103)에 인가된 것과 상이한 전압으로 설정된다. 공급부(109)의 상이한 전압의 목적은 P 웰(104)/DNW(105) 접합 및 DNW(105)/Psub(106) 접합 둘 모두를 역 바이어스하기 위해서이다. 이와 같이 이러한 접합들을 역 바이어스하는 것으로 원하지 않는 기생 커패시턴스를 감소시킨다.
도 2는 PVAR 구성(200)인 커패시터 구조체(회로)의 실시예를 도시한다. PVAR 구성(200)은, 커패시터에 대해, 드레인(201)(N+ 드레인) 역할을 하는 적합한 n형 반도체(N) 블록 및 소스(202)(N+ 소스) 역할을 하는 다른 N 블록을 포함한다. 드레인(201) 및 소스(202)는 n-도핑된 실리콘 또는 다른 적합한 반도체 재료이다. 드레인(201) 및 소스(202) 둘 모두 n형 웰(210)(N 웰)에, 예를 들어 n-도핑된 Si에 배치될 수 있다. N 웰(210)은 NVAR 구성(100)에서의 DNW(105)보다 덜 고농도로 도핑된다. PVAR 구성(200)에서, N 웰(210)은 반도체 기판(206), 예를 들어, Si 기판 내에 형성된다. 구체적으로, 기판(206)(Psub)은 p-도핑된다. 예를 들어, 기판(206)은 p-도핑된 Si이다. N 웰(210)은 Psub(206)에서 표면의 상부로부터 적합하게 결정된 깊이까지 연장된다. N웰(210)의 표면 상에 절연층(219)이 형성되고 이어서 그 아래의 N 웰(210)의 거의 중간에 도체 블록이 위치한다. 도체 블록은 커패시터 구조체에 대한 게이트(203) 역할을 하고, 폴리-Si 또는 다른 적합한 금속/도체 재료로 만들어질 수 있다. 다른 실시예들에서, Si 또는 폴리-Si 이외의 도핑된 반도체 재료들, 예를 들어, SiC, GaAs, 및 GaN이 위의 컴포넌트들을 형성하는데 사용될 수 있다.
도시된 바와 같이, 소스(202) 및 드레인(201)은 N 웰(210) 내에서 P sub(206)의 표면 위에 배치되는, 절연체(219)/게이트(203)의 반대쪽 끝에 위치한다. 게이트(203)는 PVAR 커패시터의 하나의 터미널을 형성하고 소스(202)/드레인(201)은 PVAR 커패시터의 제2 터미널을 형성한다. 소스(202) 및 드레인(201)은 아래에 설명된 바와 같이 N 웰(210)에 의해 전기적으로 접속되고 금속 라인들에 의해 외부에 접속된다.
NVAR 구성(100)과 유사하게, 도 2에서 PVAR 구성(200)의 측-단면도는 N 웰(210)에서 하나의 쌍의 소스(202)/드레인(201) 및 대응하는 게이트(203)를 도시한다. 그러나, NVAR 구성(200)은 N 웰(210)과 유사한 웰들에 걸쳐 소스/드레인 및 대응하는 게이트 블록들을 분포 및 오버레이함으로써, 그렇게 구성된 다수의 커패시터 요소를 포함할 수 있다. 커패시터 요소들은 예를 들어 병렬로 상호접속될 수 있어, 표면 상의 층들에 금속 라인들(또는 와이어들)을 적층 및 인터리브하고 그 결과로 생긴 금속 패턴(207)을 금속/도체 비아들(208)을 사용하여 표면 레벨에 있는 대응하는 게이트 및 소스/드레인 터미널들에 상호접속함으로써 결합 커패시턴스를 증가시킨다. 금속 패턴(207)은 표면 위에 오버레이되고, 비아들(208)은 대응하는 금속 라인들과 대응하는 게이트 및 소스/드레인 터미널들을 접속하는 수직 비아들일 수 있다. 금속 패턴(207)은 금속 패턴(107)과 유사하고 게이트들을 접속하는 라인들 및 소스/드레인 터미널들을 접속하는 추가의 라인들을 포함한다. NVAR과 유사하게, PVAR은 상이한 DC 바이어스들로 바이어스된 두 개의 블록으로 분리된다. 하나의 블록의 DC 바이어스는 게이트(203)에 접속되고 다른 DC 바이어스는 소스(202)/드레인(201)에 접속된다. NVAR과 대조적으로, 게이트 바이어스는 소스/드레인 바이어스보다 높다.
도 3은 게이트 커넥션 및 소스/드레인 커넥션에 대한 금속 패턴(300)의 실시예의 상면도이다. 예를 들어, 금속 패턴은 NVAR 구성(100)에서의 금속 패턴(107)에 대응할 수 있고 유사하게 PVAR 구성(200)에서의 금속 패턴(207)에 대응할 수 있다. 금속 패턴(300)은 다수의 소스/드레인 터미널들을 다른 소스/드레인 터미널 블록들에 접속한다. 동일하거나 유사한 금속 배열은 커패시터 구조체(NVAR 또는 PVAR 구조체) 상에서 다수의 게이트 터미널을 다른 게이트 터미널 블록들에 접속하여, (예를 들어, 더 낮은 기생 커패시턴스 및 다른 기생 파라미터들로 인해) 원하는 증가된 커패시턴스 및 더 낮은 손실을 갖는 결합된 커패시터를 형성한다. 게이트 터미널은 커패시터의 하나의 입력을 형성하고, 소스/드레인 터미널들은 커패시터의 제2 입력을 형성한다. 소스/드레인 터미널들 및 게이트 블록들은 예를 들어, 구조체 기판에서 대응하는 웰들(NVAR에서의 P 웰들 또는 PVAR에서의 N 웰들)에 2-차원 어레이 패턴으로 분포될 수 있다. 금속 패턴(300)은 구조체 기판에 대해 수평 방향으로 적층 및 인터리브된 도체/금속 라인들 또는 와이어들, 및 라인들을 그들의 대응하는 소스/드레인 및 게이트 블록들에 접속하는 수직 비아들을 포함한다. 임의의 층에서 인터리브된 라인들은 게이트 블록들 및 소스/드레인 터미널들에 대해 교대 커넥션들(alternating connections)(비아들을 사용함)을 갖는 인접한 라인들이다. 패턴(300)은 부분적으로 도시되며 라인들의 다수의 층(기판에 대해 수직으로 적층됨)의 상면도를 도시한다. 실제 구조체에서, 금속 라인들은 기판 상의 주어진 영역을 채우도록 연장된다. 이러한 예에서, 패턴(300)은 게이트 커넥션들에 대한 3개의 층 및 소스/드레인 커넥션들에 대한 추가의 3개의 층을 포함한다. 금속 라인들은 게이트 위에 배치 및 정렬될 수 있는데, 그 이유는 게이트와 소스/드레인 사이의 커패시턴스가 바람직하기 때문이다. 그러나, 금속 라인들이 DNW 또는 기판 위에 배치되지 않는데, 그 이유는 이러한 영역들에 대한 결합은 바람직하지 않은 기생 커패시턴스를 야기하기 때문이다. 그와 같은 기생 커패시턴스를 감소시키는 것은 커패시터 구조체에서의 손실들을 감소시킨다. 각각의 층 내의 금속 라인들은 유사할 수 있고, 상이한 층 내의 금속 라인들은 상이한 폭, 두께, 및 또는 길이와 같은, 상이한 치수를 가질 수 있다.
도 4는 NVAR 및 유사하게 PVAR 구성들에서 사용될 수 있는, 게이트 및 소스/드레인(S/D) 커넥션들에 대한 금속 패턴의 실시예의 등각투영도이다. 금속 패턴은 게이트 요소들 및 소스/드레인 요소들에 대한 금속 라인 커넥션들의 복수의 층, 예를 들어, 이 예에서는 4개의 층(M1 내지 M4)을 포함한다. 각각의 층 내의 라인들은 평행이고 인접한 적층된 층들의 라인들은 수직이다. 각각의 층은 게이트 커넥션 라인들과 소스/드레인 커넥션 라인들 사이에 교대 라인들을 포함한다. 층들 내의 게이트 커넥션 라인들은 층들에 대해 수직 비아들을 사용하여 서로 접속된다. 유사하게, 층들 내의 소스/드레인 커넥션 라인들은 비아들의 별개의 세트를 사용하여 서로 접속된다.
도 5는 커패시터 어레이 레이아웃의 실시예의 상면도이다. 커패시터 어레이는 NVAR 구성(100) 및 유사하게 PVAR 구성(200) 상에서와 같이 배열될 수 있다. 도시된 바와 같이, 어레이는 복수의 유사한 셀을 포함한다. 제1 상부 금속 층(Metal Layer 1)은 기판 표면에서 금속 층들 아래의 소스, 드레인 및 게이트 재료에 대한 접점들을 가진(비아들에 의해) 수직 평행 금속 라인들을 포함한다. 제1 금속 층 위의 제2 금속 층(Metal Layer 2)은 제1 금속 층에 대한 비아들을 가진 수평 평행 금속 라인들을 포함한다. 제1 층 위의 각각의 금속 층에서, 비아들은 인접한 금속 층들에 접속한다. 제1 금속 층에서 접점들은 게이트 및 소스/드레인에 접속하고 비아들은 금속 층 1 위의 층들에 접속한다. 일부 금속 라인들 또는 층들 중 일부는 게이트 및 소스/드레인에 직접 접속되지 않을 수 있지만, 다른 비아들에 의해 게이트 및 소스/드레인에 직접 접속되는 다른 금속 라인들에 비아들에 의해 접속된다. 레이아웃은 금속 라인들의 추가적인 층들을 포함할 수 있다. 더 높은 레벨 금속 층들(기판의 상부 쪽)은 더 낮은 금속 층들보다 더 큰 폭 및 더 큰 간격을 가질 수 있다. 이와 같이 층들에서 금속 커넥션들을 적층하는 것은 전반적인 구조체의 실효 커패시턴스를 증가시키고 더 낮은 기생 커패시턴스로 인해 손실을 감소시킨다.
도 6은 NVAR 구성으로 저 손실 결합 커패시터 구조체(회로)를 만드는 방법(600)의 실시예를 도시한다. 방법(600)의 단계들은 임의의 적합한 반도체 프로세스들 및 회로 제조 기술들(예를 들어, 리소그래피 및 집적된 칩 제조 프로세스들)을 사용하여 구현될 수 있다. 단계 610에서, n-도핑된 Si와 같은 DNW(deep n-type well)가 p-도핑된 반도체 기판(P sub), 예를 들어, p형 Si에, 예를 들어, 도핑을 통해 형성된다. 단계 620에서, p-도핑된 Si와 같은 p형 웰들(P 웰들)의 어레이가 DNW에 형성된다. 단계 625에서, 절연층 블록들의 어레이가 P 웰들의 어레이 상에 형성된다. 단계 630에서, 게이트 및 소스/드레인 블록들의 어레이가 p-도핑된 기판의 표면에서 P 웰들의 어레이 상에 형성된다. 소스 및 드레인 재료는 p-도핑되는데, 예를 들어, p형 실리콘이고, 게이트 재료는 도체/금속이다. 소스 및 드레인 블록들은 절연층 블록들의 반대측들 상에서 P 웰들 내에 배치된다. 게이트는 소스와 드레인 블록들 사이 및 절연층 블록들의 상부 상에 위치한다. 단계 640에서, 금속 라인들의 다수의 층을 포함하는 금속 패턴은 게이트 및 소스/드레인 재료의 어레이 위의 기판 상에 형성된다. 단계 645에서, 적층된 금속 라인들은 수직 비아들(접점들로 지칭됨)에 의해 금속 층들 아래의 게이트 및 소스/드레인 어레이에 접속된다. 단계 650에서, 결합 커패시터 구조체는 DC 바이어스를 게이트 커넥션들(예를 들어, 금속 라인들) 및 S/D 커넥션들에 접속하여 바이어스된다. DNW/P 웰 접합 및 DNW/Psub 접합은 Psub을 접지시키고, 공급부와 구조체의 DNW 부분 사이에서 직렬로 저항기를 통해 DC 전압 공급부를 구조체의 DNW 부분에 접속(예를 들어, 저항기가 삽입됨)함으로써 역 바이어스된다.
도 7은 PVAR 구성을 갖는 저 손실 결합 커패시터 구조체(회로)를 만드는 방법(700)의 실시예를 도시한다. 방법(600)의 단계들은 임의의 적합한 반도체 프로세스들 및 회로 제조 기술들(예를 들어, 리소그래피 및 집적된 칩 제조 프로세스들)을 사용하여 구현될 수 있다. 단계 710에서, p-도핑된 기판(Psub), 예를 들어, p형 Si에, 예를 들어, 도핑을 통해 n-도핑된 Si와 같은 n형 웰들(N 웰들)의 어레이가 형성된다. 단계 715에서, 절연층 블록들의 어레이가 N 웰들의 어레이 상에 형성된다. 단계 720에서, 게이트 및 소스/드레인 블록들의 어레이가 p-도핑된 기판의 표면에서, N 웰들의 어레이 상에 형성된다. 소스 및 드레인 재료는 n-도핑되는데, 예를 들어, n형 실리콘이고, 게이트 재료는 도체/금속이다. 소스 및 드레인 블록들은 N 웰들 내에서 절연층 블록들의 반대측들 상에 배치된다. 게이트는 소스와 드레인 블록들 사이 및 절연층 블록들의 상부 상에 위치한다. 단계 730에서, 금속 라인들의 다수의 층을 포함하는 금속 패턴은 게이트 및 소스/드레인 재료의 어레이 위의 기판 상에 형성된다. 단계 735에서, 적층된 금속 라인들은 수직 비아들(접점들)에 의해 금속 층들 아래의 게이트 및 소스/드레인 어레이에 접속된다. 단계 740에서, 결합 커패시터 구조체는 DC 바이어스를 게이트에 접속하고, 제2 DC 바이어스를 S/D 커넥션들(예를 들어, 금속 라인들)에 접속하고, Psub를 접지시킴으로써 바이어스된다.
결합 커패시터 수단 및 결합 커패시터 수단을 버랙터로 만들기 위한 방법은 기판(Psub)에 깊은 웰 수단(예를 들어, n-도핑된 웰(DNW))을 포함하고 깊은 웰 수단 내에 반대로 도핑된 수단(예를 들어, DNW 내의 p-도핑된 반도체 웰(P 웰))을 갖는다. 결합 커패시터 수단은 반대로 도핑(예를 들어, P 웰) 수단의 표면 상의 절연체 수단뿐만 아니라 절연체 수단 상에 배치된 금속 게이트 수단을 추가로 포함한다. 결합 커패시터 수단은 절연체 수단 및 금속 게이트 수단의 일측 상의 도핑된 반도체 소스 터미널 수단(예를 들어, 하나의 실시예에서 p-도핑된 소스 터미널들), 및 절연체 수단 및 금속 게이트 수단의 반대측 상의 반도체 드레인 터미널 수단(예를 들어, p-도핑됨)을 반대로 도핑된 수단 내에 추가로 포함한다. 결합 커패시터 수단은 금속 게이트 수단 상에 오버레이된 오버레이된 금속 층 수단, 및 층들에 삽입되고, 접점들을 가진 금속 라인들을 금속 게이트 수단, 반도체 소스 터미널 수단, 및 반도체 드레인 터미널 수단에 접속하기 위한 삽입된 비아 수단을 추가로 포함한다.
본 개시내용에는 몇몇의 실시예들이 제공되었지만, 개시된 시스템들 및 방법들은 본 개시내용의 사상 또는 범위에서 벗어나지 않고 많은 다른 구체적인 형태로 구체화될 수 있다는 점이 이해되어야 한다. 본 예들은 제한적인 것이 아닌 예시적인 것으로 간주되어야 하고, 본 명세서에 주어진 세부사항들로 제한되는 것으로 의도되지 않는다. 예를 들어, 다양한 요소 또는 컴포넌트는 다른 시스템에서 조합 또는 통합될 수 있거나 또는 특정 피처들이 생략되거나, 또는 구현되지 않을 수 있다.
추가로, 다양한 실시예에서 별도로 또는 개별로 설명 및 예시된 기술들, 시스템들, 서브시스템들 및 방법들은 본 개시내용의 범위로부터 벗어나지 않고 다른 시스템들, 모듈들, 기술들 또는 방법들과 조합 또는 통합될 수 있다. 서로 결합되거나 또는 직접 결합되거나 또는 통신하는 것으로 도시 또는 논의된 다른 항목들은, 전기적으로든, 기계적으로든 또는 다른 방식으로든 일부 인터페이스, 디바이스 또는 중개 컴포넌트를 통해 간접적으로 결합 또는 통신할 수 있다. 변경들, 치환들, 및 개조들의 다른 예들이 본 기술분야의 통상의 기술자에 의해 확인 가능하며, 본 명세서에 개시된 사상 및 범위로부터 벗어나지 않고 실시될 수 있다.
Claims (26)
- 결합 커패시터를 위한 회로 구조체로서,
p-도핑된 반도체 기판(Psub);
상기 Psub 내의 깊은 n-도핑된 반도체 웰(deep n-doped semiconductor well; DNW) - 상기 DNW는 제1 직류(DC) 바이어스에 결합되도록 구성됨 -;
상기 DNW 내의 제1 p-도핑된 반도체 웰(P 웰);
상기 제1 P 웰의 표면으로부터 상기 제1 P 웰 안으로 연장되는 p-도핑된 반도체 재료의 제1 블록 - 상기 제1 블록은 제1 소스 터미널임 - ;
상기 제1 P 웰의 상기 표면으로부터 상기 제1 P 웰 안으로 연장되는 상기 p-도핑된 반도체 재료의 제2 블록 - 상기 제2 블록은 제1 드레인 터미널이고, 상기 제1 소스 터미널 및 상기 제1 드레인 터미널은 제2 DC 바이어스에 결합되도록 구성됨 - ;
상기 제1 P 웰 상에서 상기 제1 소스 터미널과 상기 제1 드레인 터미널 사이의 절연체 블록;
상기 제1 소스 터미널과 상기 제1 드레인 터미널 사이의 상기 절연체 블록 상의 도체 재료의 블록 - 상기 도체 재료의 블록은 제1 게이트이고, 상기 제1 게이트는 제3 DC 바이어스에 결합되도록 구성되고, 상기 제1 DC 바이어스는 상기 제2 DC 바이어스보다 크고, 상기 제2 DC 바이어스는 상기 제3 DC 바이어스보다 큼 - ; 및
상기 표면에 평행한 금속 라인들의 복수의 층, 및 상기 금속 라인들을 관통하고 상기 금속 라인들에 수직인 복수의 비아를 포함하는 금속 패턴
을 포함하며, 상기 비아들은 상기 금속 라인들을 상기 제1 게이트, 상기 제1 소스 터미널 및 상기 제1 드레인 터미널에 접속하는 회로 구조체. - 제1항에 있어서,
상기 DNW 내의 제2 P 웰;
제2 소스 터미널의 역할을 하는 상기 p-도핑된 반도체 재료의 제3 블록 - 상기 제2 소스 터미널은 상기 제2 P 웰의 표면으로부터 상기 제2 P 웰 안으로 연장됨 - ;
제2 드레인 터미널의 역할을 하는 상기 p-도핑된 반도체 재료의 제4 블록 - 상기 제2 드레인 터미널은 상기 제2 P 웰의 상기 표면으로부터 상기 제2 P 웰 안으로 연장됨 - ;
상기 제2 P 웰 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이의 제2 절연체 블록; 및
제2 게이트의 역할을 하는 상기 제2 절연체 블록 상의 도체 재료의 제2 블록 - 상기 제2 게이트는 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이에 위치함 - 을 추가로 포함하며, 상기 비아들은 상기 금속 라인들을 상기 제2 게이트, 상기 제2 소스 터미널 및 상기 제2 드레인 터미널에 추가로 접속하는 회로 구조체. - 제1항에 있어서, 상기 금속 라인들은 상기 금속 패턴의 연속적인 층들에서 서로 수직으로 배향되는 회로 구조체.
- 제1항에 있어서, 상기 금속 패턴의 각각의 층에서의 상기 금속 라인들은 평행한 회로 구조체.
- 제1항에 있어서, 각각의 층에서의 상기 금속 라인들은 교대하는 제1 라인들 및 제2 라인들을 포함하며, 상기 제1 라인들은 상기 비아들에 의해 상기 제1 게이트에 접속되고, 상기 제2 라인들은 상기 비아들에 의해 상기 제1 소스 터미널 및 상기 제1 드레인 터미널에 접속되는 회로 구조체.
- 제1항에 있어서, 상기 DNW는 상기 제1 P 웰보다 더 고농도로 도핑되는 회로 구조체.
- 제1항에 있어서, 상기 제1 게이트의 반대 끝 측벽들은 상기 제1 소스 터미널 및 상기 제1 드레인 터미널의 측벽들에 인접한 회로 구조체.
- 제1항에 있어서, 상기 금속 패턴의 상이한 층들에서의 상기 금속 라인들은 상이한 간격, 상이한 폭, 상이한 깊이, 및 상이한 길이 중 적어도 하나를 포함하는 상이한 치수들을 갖는 회로 구조체.
- 제1항에 있어서, 상기 표면으로부터 상기 금속 패턴의 더 높은 층들에서의 상기 금속 라인들은 더 낮은 금속 층들에서의 상기 금속 라인들보다 더 큰 폭 및 더 큰 간격을 갖는 회로 구조체.
- 제1항에 있어서, 상기 제1 게이트, 상기 제1 소스 터미널 및 제1 드레인 터미널은 직류(DC) 바이어스들에 접속되고, 상기 Psub는 접지되며, 상기 DNW는 저항기를 통해 전력 공급부(power supply)에 접속되는 회로 구조체.
- 제1항에 있어서,
상기 Psub 내의 제1 n-도핑된 반도체 웰(N 웰);
상기 제1 N 웰의 표면으로부터 상기 제1 N 웰 안으로 연장되는 n-도핑된 반도체 재료의 제1 블록 - 상기 n-도핑된 반도체 재료의 제1 블록은 제2 소스 터미널임 - ;
상기 제1 N 웰의 상기 표면으로부터 상기 제1 N 웰 안으로 연장되는 상기 n-도핑된 반도체 재료의 제2 블록 - 상기 n-도핑된 반도체 재료의 제2 블록은 제2 드레인 터미널임 - ;
상기 제1 N 웰 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이의 제2 절연체 블록; 및
상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이의 상기 제2 절연체 블록 상의 도체 재료의 제2 블록 - 상기 도체 재료의 제2 블록은 제2 게이트임 -
을 추가로 포함하며, 상기 비아들은 상기 금속 라인들을 상기 제2 게이트, 상기 제2 소스 터미널 및 상기 제2 드레인 터미널에 접속하는 회로 구조체. - 제11항에 있어서,
상기 Psub 내의 적어도 하나의 제2 N 웰;
제3 소스 터미널의 역할을 하는 상기 n-도핑된 반도체 재료의 제3 블록 - 상기 제3 소스 터미널은 상기 제2 N 웰의 표면으로부터 상기 제2 N 웰 안으로 연장됨 - ;
제3 드레인 터미널의 역할을 하는 상기 n-도핑된 반도체 재료의 제4 블록 - 상기 제3 드레인 터미널은 상기 제2 N 웰의 표면으로부터 상기 제2 N 웰 안으로 연장됨 - ;
상기 제2 N 웰 상에서 상기 제3 소스 터미널과 상기 제3 드레인 터미널 사이의 제3 절연체 블록; 및
제3 게이트의 역할을 하는 도체 재료의 제3 블록 - 상기 제3 게이트는 상기 제2 N 웰의 상기 표면 상에서 상기 제3 소스 터미널과 상기 제3 드레인 터미널 사이에 위치함 - 을 추가로 포함하며, 상기 비아들은 상기 금속 라인들을 상기 제3 게이트, 상기 제3 소스 터미널 및 상기 제3 드레인 터미널에 추가로 접속하는 회로 구조체. - 제11항에 있어서, 상기 금속 라인들은 상기 금속 패턴의 연속적인 층들에서 서로 수직으로 배향되는 회로 구조체.
- 제11항에 있어서, 상기 금속 패턴의 각각의 층에서의 상기 금속 라인들은 평행한 회로 구조체.
- 제11항에 있어서, 각각의 층에서의 상기 금속 라인들은 교대하는 제1 라인들 및 제2 라인들을 포함하며, 상기 제1 라인들은 상기 비아들에 의해 상기 제2 게이트에 접속되고, 상기 제2 라인들은 상기 비아들에 의해 상기 제2 소스 터미널 및 상기 제2 드레인 터미널에 접속되는 회로 구조체.
- 제11항에 있어서, 상기 금속 패턴의 상이한 층들에서의 상기 금속 라인들은 상이한 간격, 상이한 폭, 상이한 깊이, 및 상이한 길이 중 적어도 하나를 포함하는 상이한 치수들을 갖는 회로 구조체.
- 제11항에 있어서, 상기 표면으로부터 상기 금속 패턴의 더 높은 층들에서의 상기 금속 라인들은 더 낮은 금속층들에서의 상기 금속 라인들보다 더 큰 폭 및 더 큰 간격을 갖는 회로 구조체.
- 제11항에 있어서, 상기 제2 게이트, 상기 제2 소스 터미널 및 상기 제2 드레인 터미널은 직류(DC) 바이어스들에 접속되고, 상기 Psub는 접지되는 회로 구조체.
- 결합 커패시터 구조체를 만드는 방법으로서,
p-도핑된 반도체 기판(Psub) 내에 깊은 n-도핑된 웰(DNW)을 형성하는 단계 - 상기 DNW는 제1 직류(DC) 바이어스에서 동작함 -;
상기 DNW 내에 제1 p-도핑된 반도체 웰(P 웰)을 형성하는 단계;
상기 제1 P 웰의 표면으로부터 상기 제1 P 웰 안으로 연장되는 p-도핑된 반도체 재료의 제1 블록을 형성하는 단계 - 상기 제1 블록은 제1 소스 터미널임 -;
상기 제1 P 웰의 상기 표면으로부터 상기 제1 P 웰 안으로 연장되는 p-도핑된 반도체 재료의 제2 블록을 형성하는 단계 - 상기 제2 블록은 제1 드레인 터미널이고, 상기 제1 소스 터미널 및 상기 제1 드레인 터미널은 제2 DC 바이어스에서 동작함 -;
상기 제1 P 웰의 상기 표면 상에서 상기 제1 소스 터미널과 상기 제1 드레인 터미널 사이에 제1 절연체 블록을 배치하는 단계;
상기 제1 절연체 블록 상에서 상기 제1 소스 터미널과 상기 제1 드레인 터미널 사이에 도체 재료의 블록을 배치하는 단계 - 상기 도체 재료의 블록은 제1 게이트이고, 상기 제1 게이트는 제3 DC 바이어스에서 동작하고, 상기 제1 DC 바이어스는 상기 제2 DC 바이어스보다 크고, 상기 제2 DC 바이어스는 상기 제3 DC 바이어스보다 큼 -;
금속 라인들의 복수의 층을 오버레이하는 단계 - 상기 금속 라인들의 층들은 상기 표면에 평행함 -; 및
상기 금속 라인들을 관통하고 상기 금속 라인들에 수직인 복수의 비아를 삽입하는 단계 - 상기 비아들은 상기 금속 라인들을 상기 제1 게이트, 상기 제1 소스 터미널 및 상기 제1 드레인 터미널에 접속함 -
를 포함하는 방법. - 제19항에 있어서,
상기 DNW 내에 제2 P 웰을 형성하는 단계;
제2 소스 터미널의 역할을 하는 p-도핑된 반도체 재료의 제3 블록을 형성하는 단계 - 상기 제2 소스 터미널은 상기 제2 P 웰의 표면으로부터 상기 제2 P 웰 안으로 연장됨 -;
제2 드레인 터미널의 역할을 하는 p-도핑된 반도체 재료의 제4 블록을 형성하는 단계 - 상기 제2 드레인 터미널은 상기 제2 P 웰의 상기 표면으로부터 상기 제2 P 웰 안으로 연장됨 -;
상기 제2 P 웰의 상기 표면 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이에 제2 절연체 블록을 배치하는 단계;
상기 제2 절연체 블록 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이에 도체 재료의 제2 블록을 배치하는 단계 - 상기 도체 재료의 제2 블록은 제2 게이트의 역할을 함 -; 및
상기 금속 라인들을 관통하고 상기 금속 라인들에 수직인 복수의 제2 비아를 삽입하는 단계 - 상기 제2 비아들은 상기 금속 라인들을 상기 제2 게이트, 상기 제2 소스 터미널 및 상기 제2 드레인 터미널에 접속함 -
를 추가로 포함하는 방법. - 제19항에 있어서,
상기 금속 라인들에 수직이고, 상기 복수의 층 내의 하나의 층 내의 상기 금속 라인들을 상기 복수의 층 내의 다른 층 내의 상기 금속 라인들에 접속하는 추가적인 비아들을 삽입하는 단계를 추가로 포함하는 방법. - 제19항에 있어서,
상기 제1 게이트, 상기 제1 소스 터미널 및 상기 제1 드레인 터미널을 직류(DC) 바이어스들에 접속하는 단계;
상기 Psub를 접지에 접속하는 단계; 및
전력 공급부와 상기 DNW 사이의 저항기를 통해 상기 DNW를 상기 전력 공급부에 접속하는 단계를 추가로 포함하는 방법. - 제19항에 있어서,
상기 Psub 내에 제1 N 웰을 형성하는 단계;
상기 제1 N 웰의 표면으로부터 상기 제1 N 웰 안으로 연장되는 n-도핑된 반도체 재료의 제1 블록을 형성하는 단계 - 상기 n-도핑된 반도체 재료의 제1 블록은 제2 소스 터미널임 -;
상기 제1 N 웰의 상기 표면으로부터 상기 제1 N 웰 안으로 연장되는 n-도핑된 반도체 재료의 제2 블록을 형성하는 단계 - 상기 n-도핑된 반도체 재료의 제2 블록은 제2 드레인 터미널임 -;
상기 제1 N 웰의 상기 표면 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이에 제2 절연체 블록을 배치하는 단계;
상기 제2 절연체 블록 상에서 상기 제2 소스 터미널과 상기 제2 드레인 터미널 사이에 도체 재료의 제2 블록을 배치하는 단계 - 상기 도체 재료의 제2 블록은 제2 게이트임 -; 및
상기 금속 라인들을 관통하고 상기 금속 라인들에 수직인 복수의 제2 비아를 삽입하는 단계 - 상기 제2 비아들은 상기 금속 라인들을 상기 제2 게이트, 상기 제2 소스 터미널 및 상기 제2 드레인 터미널에 접속함 -
를 추가로 포함하는 방법. - 제23항에 있어서,
상기 Psub 내에 제2 N 웰을 형성하는 단계;
제3 소스 터미널의 역할을 하는 상기 n-도핑된 반도체 재료의 제3 블록을 형성하는 단계 - 상기 제3 소스 터미널은 상기 제2 N 웰의 표면으로부터 상기 제2 N 웰 안으로 연장됨 -;
제3 드레인 터미널의 역할을 하는 상기 n-도핑된 반도체 재료의 제4 블록을 형성하는 단계 - 상기 제3 드레인 터미널은 상기 제2 N 웰의 상기 표면으로부터 상기 제2 N 웰 안으로 연장됨 -;
상기 제2 N 웰의 상기 표면 상에서 상기 제3 소스 터미널과 상기 제3 드레인 터미널 사이에 제3 절연체 블록을 배치하는 단계;
상기 제2 N 웰의 상기 표면 상에서 상기 제3 소스 터미널과 상기 제3 드레인 터미널 사이에 도체 재료의 제3 블록을 배치하는 단계 - 상기 도체 재료의 제3 블록은 제3 게이트의 역할을 함 -; 및
상기 금속 라인들을 관통하고 상기 금속 라인들에 수직인 복수의 제3 비아를 삽입하는 단계 - 상기 제3 비아들은 상기 금속 라인들을 상기 제3 게이트, 상기 제3 소스 터미널 및 상기 제3 드레인 터미널에 접속함 -
를 추가로 포함하는 방법. - 제23항에 있어서,
상기 금속 라인들에 수직이고, 상기 복수의 층 내의 하나의 층 내의 상기 금속 라인들을 상기 복수의 층 내의 다른 층 내의 상기 금속 라인들에 접속하는 추가적인 비아들을 삽입하는 단계를 추가로 포함하는 방법. - 제23항에 있어서,
상기 제2 게이트를 직류(DC) 바이어스에 접속하는 단계;
상기 제2 소스 터미널 및 상기 제2 드레인 터미널을 제2 DC 바이어스에 접속하는 단계; 및
상기 Psub를 접지에 접속하는 단계를 추가로 포함하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/687,549 US9837555B2 (en) | 2015-04-15 | 2015-04-15 | Apparatus and method for a low loss coupling capacitor |
| US14/687,549 | 2015-04-15 | ||
| PCT/CN2016/079268 WO2016165627A1 (en) | 2015-04-15 | 2016-04-14 | Apparatus and method for low loss coupling capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170137147A KR20170137147A (ko) | 2017-12-12 |
| KR102005657B1 true KR102005657B1 (ko) | 2019-07-30 |
Family
ID=57125728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177032365A KR102005657B1 (ko) | 2015-04-15 | 2016-04-14 | 저 손실 결합 커패시터를 위한 장치 및 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US9837555B2 (ko) |
| EP (1) | EP3271945A4 (ko) |
| KR (1) | KR102005657B1 (ko) |
| CN (2) | CN111933695A (ko) |
| WO (1) | WO2016165627A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037342A (zh) * | 2018-08-29 | 2018-12-18 | 广东工业大学 | 一种晶体管、堆叠晶体管及射频开关芯片 |
| US10741702B2 (en) * | 2018-10-08 | 2020-08-11 | Qualcomm Incorporated | Thin-film variable metal-oxide-semiconductor (MOS) capacitor for passive-on-glass (POG) tunable capacitor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100226166A1 (en) * | 2009-03-03 | 2010-09-09 | Sang-Hee Jung | MOS capacitor and charge pump with MOS capacitor |
| US20110204969A1 (en) * | 2010-02-19 | 2011-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gated-varactors |
| US20120187494A1 (en) * | 2011-01-25 | 2012-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS Varactor Structure and Methods |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE515783C2 (sv) | 1997-09-11 | 2001-10-08 | Ericsson Telefon Ab L M | Elektriska anordningar jämte förfarande för deras tillverkning |
| US6828638B2 (en) * | 1999-12-22 | 2004-12-07 | Intel Corporation | Decoupling capacitors for thin gate oxides |
| US6407412B1 (en) | 2000-03-10 | 2002-06-18 | Pmc-Sierra Inc. | MOS varactor structure with engineered voltage control range |
| US6522011B1 (en) * | 2000-08-15 | 2003-02-18 | Micron Technology, Inc. | Low capacitance wiring layout and method for making same |
| US7053465B2 (en) * | 2000-11-28 | 2006-05-30 | Texas Instruments Incorporated | Semiconductor varactor with reduced parasitic resistance |
| US6828654B2 (en) * | 2001-12-27 | 2004-12-07 | Broadcom Corporation | Thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same |
| JP3877597B2 (ja) | 2002-01-21 | 2007-02-07 | シャープ株式会社 | マルチ端子型ｍｏｓバラクタ |
| JP2004235577A (ja) * | 2003-01-31 | 2004-08-19 | Nec Electronics Corp | 電圧制御可変容量素子 |
| US7256438B2 (en) | 2004-06-08 | 2007-08-14 | Saifun Semiconductors Ltd | MOS capacitor with reduced parasitic capacitance |
| TWI296159B (en) | 2004-07-06 | 2008-04-21 | Realtek Semiconductor Corp | Mos varactor and method for making the same |
| US7768044B2 (en) * | 2004-07-30 | 2010-08-03 | Agere Systems Inc. | Metal capacitor stacked with a MOS capacitor to provide increased capacitance density |
| US7276746B1 (en) * | 2005-06-27 | 2007-10-02 | Altera Corporation | Metal-oxide-semiconductor varactors |
| KR100792705B1 (ko) | 2006-07-21 | 2008-01-11 | 인티그런트 테크놀로지즈(주) | 병렬 바랙터를 이용한 커패시터 |
| CN101197371A (zh) | 2006-12-06 | 2008-06-11 | 上海华虹Nec电子有限公司 | 一种耦接电容结构及其制造方法 |
| US8053866B2 (en) * | 2009-08-06 | 2011-11-08 | Freescale Semiconductor, Inc. | Varactor structures |
| US8880014B2 (en) * | 2010-06-07 | 2014-11-04 | Skyworks Solutions, Inc. | CMOS RF switch device and method for biasing the same |
| US8498094B2 (en) * | 2011-05-05 | 2013-07-30 | Eta Semiconductor Inc. | Semiconductor variable capacitor |
| US9401436B2 (en) * | 2011-05-05 | 2016-07-26 | Qualcomm Incorporated | Multiple control transcap variable capacitor |
| US8680926B2 (en) * | 2012-05-01 | 2014-03-25 | Invensense, Inc. | Amplification circuit comprising input signal limiting network |
| US8664705B2 (en) * | 2012-05-29 | 2014-03-04 | United Microelectronics Corp. | Metal-oxide-semiconductor capacitor |
| US9520506B2 (en) * | 2013-07-23 | 2016-12-13 | Globalfoundries Singapore Pte. Ltd. | 3D high voltage charge pump |
| US9640532B2 (en) * | 2014-02-14 | 2017-05-02 | Qualcomm Incorporated | Stacked metal oxide semiconductor (MOS) and metal oxide metal (MOM) capacitor architecture |
| EP2916355B1 (en) * | 2014-03-07 | 2023-05-10 | Nxp B.V. | Varactor structure |
| US20150364426A1 (en) * | 2014-06-13 | 2015-12-17 | Globalfoundries Inc. | Decoupling capacitor for semiconductors |
-
2015
- 2015-04-15 US US14/687,549 patent/US9837555B2/en active Active
-
2016
- 2016-04-14 CN CN202010639643.6A patent/CN111933695A/zh active Pending
- 2016-04-14 WO PCT/CN2016/079268 patent/WO2016165627A1/en active Application Filing
- 2016-04-14 EP EP16779602.8A patent/EP3271945A4/en active Pending
- 2016-04-14 KR KR1020177032365A patent/KR102005657B1/ko active IP Right Grant
- 2016-04-14 CN CN201680022288.XA patent/CN107534063B/zh active Active
-
2017
- 2017-12-04 US US15/830,927 patent/US10586878B2/en active Active
-
2020
- 2020-03-09 US US16/813,702 patent/US11569393B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100226166A1 (en) * | 2009-03-03 | 2010-09-09 | Sang-Hee Jung | MOS capacitor and charge pump with MOS capacitor |
| US20110204969A1 (en) * | 2010-02-19 | 2011-08-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gated-varactors |
| US20120187494A1 (en) * | 2011-01-25 | 2012-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS Varactor Structure and Methods |
Also Published As
| Publication number | Publication date |
|---|---|
| US11569393B2 (en) | 2023-01-31 |
| US20180090627A1 (en) | 2018-03-29 |
| KR20170137147A (ko) | 2017-12-12 |
| US20160308073A1 (en) | 2016-10-20 |
| US20200321479A1 (en) | 2020-10-08 |
| WO2016165627A1 (en) | 2016-10-20 |
| CN107534063A (zh) | 2018-01-02 |
| CN111933695A (zh) | 2020-11-13 |
| EP3271945A4 (en) | 2018-08-01 |
| US10586878B2 (en) | 2020-03-10 |
| CN107534063B (zh) | 2020-07-28 |
| EP3271945A1 (en) | 2018-01-24 |
| US9837555B2 (en) | 2017-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11869933B2 (en) | Device isolator with reduced parasitic capacitance | |
| US8390095B2 (en) | Reducing high-frequency signal loss in substrates | |
| US9093287B2 (en) | Diode, ESD protection circuit and method of manufacturing the same | |
| KR101384314B1 (ko) | 비아를 이용하여 수평으로 맞물린 커패시터 구조 | |
| KR102083601B1 (ko) | 체커 보드 레이아웃들을 갖는 scr들 | |
| KR101438381B1 (ko) | 고용량 다이오드를 형성하는 방법 및 그 구조 | |
| US20100140715A1 (en) | Semiconductor device | |
| US8664741B2 (en) | High voltage resistor with pin diode isolation | |
| US9000561B2 (en) | Patterned ground shield structures and semiconductor devices | |
| US11569393B2 (en) | Apparatus and method for a low loss coupling capacitor | |
| KR20230080326A (ko) | 고조파 왜곡을 최소화하는 격리 구조체 레이아웃을 갖는 esd 보호 디바이스 | |
| US10103279B2 (en) | High voltage PIN diode | |
| CN113192947A (zh) | 含有竖直集成电容器-雪崩二极管结构的集成电路 | |
| CN214254426U (zh) | 一种高速电路中的超结结构 | |
| US8357990B2 (en) | Semiconductor device | |
| US9825141B2 (en) | Three dimensional monolithic LDMOS transistor | |
| US20230238378A1 (en) | Semiconductor protection devices with high area efficiency | |
| EP4053889A1 (en) | Isolated wells for improved noise performance | |
| CN110164848B (zh) | 静电放电保护元件 | |
| CN112909080A (zh) | 一种高速电路中的超结结构 | |
| JP2009065031A (ja) | 半導体装置 | |
| CN117616572A (zh) | 半导体装置及其制造方法 | |
| CN117712085A (zh) | 集成电路 | |
| CN104934414A (zh) | 半导体元件及其制造方法 | |
| CN101866919A (zh) | 集成电路结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |