CN117712085A - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN117712085A
CN117712085A CN202311175206.3A CN202311175206A CN117712085A CN 117712085 A CN117712085 A CN 117712085A CN 202311175206 A CN202311175206 A CN 202311175206A CN 117712085 A CN117712085 A CN 117712085A
Authority
CN
China
Prior art keywords
electrode
metallization pattern
electrodes
guard ring
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311175206.3A
Other languages
English (en)
Inventor
金知雄
金昊俊
山口泰孝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117712085A publication Critical patent/CN117712085A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了根据一些实施例的包括电感元件的集成电路。电感元件包括在垂直于衬底(例如，衬底的上表面)的第一方向上延伸的第一贯通电极、连接到第一贯通电极并在垂直于第一方向的第二方向上延伸的上金属化图案、以及连接到第一贯通电极并在第二方向上延伸的下金属化图案，其中上金属化图案和下金属化图案彼此间隔开并且第一贯通电极在其间。

Description

集成电路
技术领域
本发明构思涉及一种集成电路。
背景技术
逻辑芯片统称执行逻辑操作的半导体器件。逻辑芯片的示例包括显示驱动器集成(DDI)电路、应用处理器(AP)、图形处理单元(GPU)等。已经进行了各种研究来减少逻辑芯片的标准单元所占据的面积。
最近，随着应用于3纳米代及更高代产品的超细工艺中轨道(track)的数量减少，金属走线(routing)成为问题。
特别是，正在对使用埋入式电源轨(BPR)的设计进行研究，以减少/防止金属线宽度的减小和超细工艺中产生的电压降，并提供改进的电源网格。
发明内容
本发明构思提供了一种具有提高的集成度的半导体器件。
根据本发明构思的一方面，提供了一种集成电路，包括：衬底，包括有源区，构成逻辑电路的多个晶体管设置在有源区上；电感元件，邻近有源区设置并沿着有源区的边缘延伸；以及第一和第二保护环，配置为屏蔽有源区免受电感元件产生的磁通量的影响。电感元件包括在垂直于衬底(例如，衬底的上表面)的第一方向上延伸的第一贯通电极、连接到第一贯通电极并在垂直于第一方向的第二方向上延伸的上金属化图案、以及连接到第一贯通电极并在第二方向上延伸的下金属化图案，其中上金属化图案和下金属化图案彼此间隔开并且第一贯通电极在其间。
根据本发明构思的另一方面，提供了一种集成电路，包括：第一保护环、与第一保护环间隔开的第二保护环、以及在第一保护环和第二保护环之间的电感元件。电感元件包括：在衬底中(例如，延伸穿过衬底)的第一贯通电极；第一上金属化图案，连接到第一贯通电极并设置在衬底的上表面上；第一下金属化图案，连接到第一贯通电极并设置在衬底的与衬底的上表面相对的下表面上；以及第二贯通电极，连接到第一下金属化图案，穿透衬底，并且与第一贯通电极间隔开，其中第一上金属化图案、第一贯通电极、第一下金属化图案和第二贯通电极构成缠绕结构，该缠绕结构具有在平行于衬底的上表面的第一方向上延伸的绕组轴(winding axis)。
根据本发明构思的另一方面，提供了一种集成电路，包括：电感元件，沿着包括多个晶体管的有源区的边缘延伸；在有源区和电感元件之间的第一保护环；以及第二保护环，与第一保护环间隔开并且电感元件在其间。电感元件的绕组轴在平行于衬底的上表面的第一方向上延伸，并且电感元件包括在垂直于衬底的上表面的第二方向上延伸并且在衬底中(例如，延伸穿过衬底)的多个贯通电极。
根据本发明构思的另一方面，提供了一种集成电路，包括：衬底，在其上限定了有源区；电感元件，在平行于有源区的边缘的第一方向上延伸；以及在电感元件和有源区之间的第一保护环。电感元件包括在第一方向上交替重复布置或设置的第一部分和第二部分，其中第一部分具有垂直于第一方向延伸的第一绕组(winding)结构，第二部分包括垂直于第一方向延伸且不同于第一绕组结构的第二绕组结构。
根据本发明构思的另一方面，提供了一种集成电路，包括：衬底，包括有源区，构成逻辑电路的多个晶体管设置在有源区上；电感元件，邻近有源区设置，具有平行于衬底的上表面的绕组轴，并且包括在衬底中(例如，延伸穿过衬底)的贯通电极；第一保护环，设置在电感元件和有源区之间，并配置为屏蔽有源区免受电感元件产生的磁通量的影响；以及多个输入/输出线，连接到电感元件，平行于衬底的上表面，并且延伸到有源区。多个晶体管形成在衬底的上表面上，并且第一保护环包括在衬底中(例如，延伸穿过衬底)的保护环贯通电极。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1A是示出根据一些示例实施例的集成电路的平面图；
图1B是图1A的AA部分的平面图；
图2A是沿着图1A中的切割线1A-1A'截取的截面图；
图2B是沿着图1B中的切割线1B-1B'截取的截面图；
图2C是沿着图1B中的切割线1C-1C'截取的截面图；
图2D是沿着图1B中的切割线1D-1D'截取的截面图；
图3是示出根据一些其他实施例的集成电路的平面图；
图4A至图4D是示出根据一些其他实施例的电感元件的部分的图；
图5A是用于解释根据一些其他实施例的电感元件的图；
图5B是沿着图5A中的切割线5A-5A'截取的截面图；
图5C是沿着图5A中的切割线5B-5B'截取的截面图；
图6A是用于解释根据一些其他实施例的电感元件的图；
图6B是沿着图6A中的切割线6A-6A'截取的截面图；
图7A是用于解释根据一些其他实施例的电感元件的图；
图7B是沿着图7A中的切割线7A-7A'截取的截面图；
图8A是用于解释根据一些其他实施例的电感元件的图；
图8B是沿着图8A中的切割线8A-8A'截取的截面图；
图9A是用于解释根据一些其他实施例的电感元件的图；
图9B是沿着图9A中的切割线9A-9A'截取的截面图；
图10A是用于解释根据一些其他实施例的电感元件的图；
图10B是沿着图10A中的切割线10A-10A'截取的截面图；
图10C是沿着图10A中的切割线10B-10B'截取的截面图；
图10D是沿着图10A中的切割线10C-10C'截取的截面图；
图11A是用于解释根据一些其他实施例的电感元件的图；
图11B是沿着图11A中的切割线11A-11A'截取的截面图；
图12是用于解释根据一些其他实施例的电感元件的图；
图13是用于解释根据一些其他实施例的电感元件的图；
图14A是用于解释根据一些其他实施例的第一保护环和多个输入/输出线的图；
图14B是沿着图14A中的切割线14A-14A'截取的截面图；
图14C是沿着图14B中的切割线14B-14B'截取的截面图；
图15A是用于解释根据一些其他实施例的第一保护环和多个输入/输出线的图；
图15B是沿着图15A中的切割线15A-15A'截取的截面图；和
图15C是沿着图15A中的切割线15B-15B'截取的截面图。
具体实施方式
在下文中，将参考附图详细描述本发明的示例实施例。在附图中，相同的附图标记用于相同的部件，并且已经给出的描述被省略。
图1A是示出根据一些实施例的集成电路100的平面图。
图1B是图1A的AA部分的平面图。
参考图1A和图1B，集成电路100可以包括有源区AR、电感元件ID、多个输入/输出线I/O1、I/O2、I/O3和I/O4、第一保护环GR1和第二保护环GR2。
在下文中，由X轴和Y轴组成的平面可称为水平平面，相对于其它元件设置在+Z方向上的元件可称为在其它元件上方，相对于其它元件设置在-Z方向上的元件可称为在其它元件下方。此外，元件的面积可以指该元件在平行于水平平面的平面上占据的尺寸，元件的高度可以指该元件在Z轴方向上的长度。X、Y和Z方向可以基本上彼此垂直。在下面的附图中，上通路VU和下通路VL可以被示出以阐明连接关系，即使当它们被布置在其他元件下面时。
这里，金属化图案是导电图案和导电垫，其可以水平延伸，并且可以在后段工序(BEOL)工艺中形成。通路是可以垂直延伸以连接相邻图案的导电元件。“接触”是用于与形成在前段工序(FEOL)上的结构(例如，晶体管的源极/漏极、栅极等)电连接的导电元件。“接触”可以用于与形成在衬底10(见图2A)中的结构(诸如贯通电极)的电连接。
用于构成逻辑电路的互补金属氧化物半导体(CMOS)晶体管，诸如图形处理单元(GPU)和应用处理器(AP)可设置在有源区AR中。根据一些实施例，静态随机存取存储器(SRAM)可以形成在有源区AR中。多个标准单元可以布置在有源区AR上。标准单元是预先设计的逻辑器件，用于加速集成电路的设计。标准单元包括一个或更多个晶体管。
电感元件ID可以在Y方向上延伸。电感元件ID可以设置在有源区AR的在X方向上的一端。电感元件ID可以在水平方向(例如，Y方向)上延伸。根据一些实施例，电感元件ID可以具有在水平方向(例如，Y方向)上的绕组轴。
这里，X方向可以是电源线的延伸方向，诸如接地轨或电源轨，Y方向可以是晶体管的栅极的延伸方向。因此，电源线(例如，接地轨或电源轨)可以在X方向上纵向延伸，晶体管的栅极可以在Y方向上纵向延伸。
根据一些实施例，电感元件ID可以是阻抗匹配电路。在这种情况下，电感元件ID可以通过消除由有源区AR中的结构(例如，金属化层和晶体管)引起的寄生阻抗来提高集成电路100的能量效率和信噪比。
根据其他实施例，电感元件ID可构成天线。在这种情况下，电感元件ID可以被配置为基于从有源区施加的信号产生电磁波。
在常规电感元件的情况下，其绕组轴平行于Z方向，并且电感元件在X和Y方向的每个上均具有预定长度。X和Y方向上的预定长度限定了常规电感元件的横截面积。因此，常规电感元件具有大的水平面积，并导致集成电路集成度的降低。
根据一些实施例的集成电路100的电感元件ID具有在水平方向上的绕组轴，并且设置在有源区AR的边缘处，并且沿着有源区AR的边缘延伸，因此，尽管形成了电感元件ID，但集成电路100的面积变化非常小。因此，可以提高集成电路100的集成度。
图2A是沿着图1A中的切割线1A-1A'截取的截面图。
参考图1A和图2A，集成电路100可以包括衬底10和设置在衬底10上的场绝缘层20。
根据一些实施例，衬底10可以是体硅。作为非限制性示例，衬底10可以包括SiGe、InSb、PbTe化合物、InAs、磷化物、GaAs、GaSb等。
衬底10可包括第一阱区和第二阱区。根据一些实施例，第一阱区和第二阱区可以具有不同的导电类型。根据一些实施例，第一阱区可以掺有P型掺杂剂，第二阱区可以掺有N型掺杂剂。N型MOSFET可以设置在第一阱区中，P型MOSFET可以设置在第二阱区中。然而，不限于此，第一阱和第二阱区中的每个可以掺有P型掺杂剂。
在本说明书的附图中，为了便于说明，仅示出了一些层，尽管下通路VL和上通路VU位于布线层的图案下方，但仍可被显示，以指示布线层的图案和下图案之间的连接。
场绝缘层20可设置在衬底10上。作为非限制性示例，场绝缘层20可以包括SiO2、SiN、SiON、SiOCN及其组合中的任何一种。在一些实施例中，场绝缘层20可以限定有源图案F。在一些实施例中，场绝缘层20可以围绕有源图案F的侧表面。
有源图案F可以在X方向上延伸。在一些情况下，在X方向上延伸的器件隔离层可以在有源图案F之间。器件隔离层可以将有源图案F彼此分开。
沟道区11以及源极和漏极区(未示出)可以设置在有源图案F上。沟道区11可以垂直地(例如，在Z方向上)与栅电极G重叠。源极/漏极区可以邻近沟道区11设置。源极/漏极区可以彼此间隔开，沟道区11位于其间。源极/漏极区可以不与栅电极G垂直重叠。在图2A中，上接触CA可以看起来与栅电极G和沟道区11接触，但是这是因为设置在X方向上的不同位置处的结构被同时表示，并且上接触CA不直接接触栅电极G和沟道区11。上接触CA可以接触源极/漏极区(未示出)的上表面和侧表面中的至少一个，该源极/漏极区在穿过图2A的附图的X方向上与沟道相邻形成。
沟道区11可包括例如半导体材料。根据一些实施例，沟道区11可以是通过外延生长工艺等提供的硅层或硅锗层。根据一些实施例，沟道区11可以被掺杂为具有不同于相邻的源极/漏极区的导电类型。例如，邻近N型源极/漏极区的沟道区11可以掺有P型掺杂剂，邻近P型源极/漏极区的沟道区11可以掺有N型掺杂剂。
尽管简要示出，沟道区11可具有多桥沟道(MBC)结构。例如，沟道区11可以包括在Z轴方向上彼此间隔开并在X轴方向上延伸的多个纳米片，并且多个纳米片可以被栅电极G围绕。这种结构被称为全围绕栅极。
然而，这仅用于说明目的，本发明构思的技术思想不限于此。本领域技术人员可以容易地理解，根据实施例的集成电路可以由具有不同于多桥沟道FET(MBCFET)的结构的晶体管组成。集成电路可以包括FinFET结构，该FinFET结构包括鳍状沟道区。替代地，集成电路可以包括ForkFET，ForkFET具有一结构，其中通过用电介质壁将用于P型晶体管的纳米片和用于N型晶体管的纳米片彼此分开，N型晶体管和P型晶体管更靠近在一起。在一些实施例中，单元可以包括具有如下结构的垂直FET(VFET)，在该结构中，源极/漏极区在Z轴方向上彼此间隔开并且沟道区在其间且栅电极围绕沟道区。在一些实施例中，集成电路可以包括场效应晶体管(FET)，诸如互补FET(CFET)、负电容FET(NCFET)、碳纳米管(CNT)FET等，并且还可以包括双极结型晶体管和其他三维晶体管。
栅电极G可以在Y方向上延伸。栅极切割绝缘层GCI可以在栅电极G之间。栅极切割绝缘层GCI可以在Y方向上将栅电极G分开。栅极切割绝缘层GCI可以填充栅极切割区域，用于分开地操作在Y方向上布置成行的栅电极G。
栅电极G可以在Y方向上延伸跨过沟道区11。栅电极G还可以包括设置在场绝缘层20上的部分。
栅电极G可包括栅极导电层、设置在栅极导电层两侧的栅极间隔物、在栅极导电层的下表面上的栅极电介质层、和覆盖栅极导电层的上表面的硅化物层。
根据一些实施例，栅极电介质层可包括高k材料。栅极电介质层的介电常数可以大于硅氮化物的介电常数。例如，栅极电介质层的介电常数可以是10或更大。根据一些实施例，栅极电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种，但不限于此。
根据一些实施例，栅极导电层可包括金属材料。例如，栅极导电层可以包括Ti、Ta、W、Al、Co或其组合。在另一示例中，栅极导电层可以包括半导体材料，诸如Si或SiGe。在另一示例中，栅极导电层可以包括其中堆叠了两种或更多种导电材料的多层结构。例如，栅极导电层可以包括功函数调节层和填充导电层的共形沉积结构，功函数调节层包括TiN、TaN、TiC、TaC、TiAlC及其组合中的任何一种，填充导电层包括W或Al，填充导电层填充功函数调节层的共形沉积结构的内部。
根据一些实施例，栅极间隔物可包括绝缘材料。栅极间隔物可以包括例如硅氮化物，诸如Si3N4。栅极间隔物可以覆盖栅极导电层的侧表面。因此，可以减少/防止栅极导电层的不希望的/非预期的短路和来自栅极导电层的材料扩散。
栅极硅化物层可包括金属硅化物材料。栅极硅化物层可以降低栅电极G和栅极接触(未示出)之间的接触电阻。
根据一些实施例，贯通电极TE可在Z方向上延伸。根据一些实施例，贯通电极TE可以在Z方向上穿透衬底10。Z方向可以分别垂直于衬底10的上表面10U(参见图2B)、衬底10的有源表面10A和衬底10的无源表面10I。衬底10的有源表面10A是其上形成诸如MBCFET的半导体元件的表面，并且衬底10的无源表面10I与有源表面10A相对。衬底10的上表面10U(见图2B)可以与衬底10的无源表面10I间隔开，衬底10的有源表面10A位于其间。有源表面10A可以在上表面10U(见图2B)和无源表面10I之间。在一些情况下，无源表面10I可以被称为衬底10的下表面。
贯通电极TE可位于第一上金属化图案MN和第一下金属化图案DK之间。贯通电极TE可以连接到第一上金属化图案MN和第一下金属化图案DK。贯通电极TE可以被配置为将第一上金属化图案MN电连接到第一下金属化图案DK。因此，在设计有源区AR的电源网格时，可以使用分别形成在衬底10的有源表面10A和无源表面10I上的布线结构，因此可以减小布线结构的电阻，从而可以减小/防止其电压降。
钝化层PL可设置在贯通电极TE的侧表面上。钝化层PL可以具有均匀的厚度。钝化层PL可以围绕贯通电极TE的侧表面。钝化层PL可以包括绝缘材料。钝化层PL可以减少/防止邻近贯通电极TE的导电元件与贯通电极TE之间的意外短路。
贯通电极TE的端部(例如，邻近有源表面10A的端部)可以接触上接触CA。贯通电极TE的另一端部(例如，邻近无源表面10I的端部)可以接触下接触MP。
上接触CA可以是例如源-漏接触，但不限于此。下接触MP可以将第一下金属化图案DK连接到贯通电极TE。贯通电极TE可以从上接触CA延伸到下接触MP。
根据一些实施例，上接触CA、上通路VU和第一上金属化图案MN可设置在衬底10的有源表面10A上。第二接触MP、下通路VL和第一下金属化图案DK可以设置在衬底10的无源表面10I上。上金属化图案和下金属化图案可以各自形成在多个层上，并且其上形成有上金属化图案和下金属化图案的层可以与绝缘层(未示出)交替。每层的上金属化图案可以通过通路(未示出)连接到位于相邻层上的上金属化图案。每层的下金属化图案也可以通过通路(未示出)连接到位于相邻层中的下金属化图案。第一上金属化图案MN是设置在衬底10的有源表面10A上的第N层(N是大于或等于1的整数)上的金属化图案，第一下金属化图案DK可以是设置在衬底10的无源表面10I上的第K层(K是大于或等于1的整数)上的金属化图案。根据一些实施例，N和K可以各自是10或更小的整数。与其他上金属化图案和其他下金属化图案相比，第一上金属化图案MN和第一下金属化图案DK可以相对邻近有源区AR，使得N和K分别为10或更小。因此，可以减轻向电感元件ID的信号传输中的信号损失，这将在下面描述。
上接触CA、上通路VU和第一上金属化图案MN中的每个可以与第二接触MP、下通路VL和第一下金属化图案DK中的每个间隔开，衬底10在它们之间。绝缘材料可以在上接触CA和下接触MP与衬底10之间。因此，可以减少/防止上接触CA和下接触MP与衬底10之间的无意短路。当磁导率控制层邻近上接触CA和第一下接触MP之一设置时，绝缘材料可以在磁导率控制层和上接触CA之间以及在磁导率控制层和下接触MP之间。
上绝缘层30可设置在衬底10的有源表面10A上。上绝缘层30可以覆盖上接触CA、上通路VU和第一上金属化图案MN。上绝缘层30可以覆盖沟道区11、源极/漏极区和栅电极G。
下绝缘层40可设置在衬底10的无源表面10I上。下绝缘层40可以覆盖衬底10的第二接触MP、下通路VL和第一下金属化图案DK。
上绝缘层30和下绝缘层40可包括低介电材料。上绝缘层30和下绝缘层40可以包括例如硅氧化物。上绝缘层30和下绝缘层40可以包括例如等离子体增强氧化物(PEOX)、原硅酸四乙酯(TEOS)、原硅酸硼四乙酯(BTEOS)、原硅酸磷四乙酯(PTEOS)、原硅酸硼磷四乙酯(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等。
图2B是沿着图1B中的切割线1B-1B'截取的截面图。更详细地，图2B示出了对应于电感元件ID的一个绕组的部分IU。因此，图2B中所示的部分IU可以是包括在电感元件ID中的单元电感器。
图2A和随后的图中的点划线表示其间可省略一个或更多个金属化图案和通路。
参考图1B和图2B，电感元件ID的部分IU可包括第一上金属化图案MN、第一上通路VU11、第一上接触CA1、第一贯通电极TE1、第一下接触MP1、第一下通路VL11、第一下金属化图案DK、第一下通路VL12、第二下接触MP2、第二贯通电极TE2、第二上接触CA2和第一上通路VU12。
根据一些实施例，通过电感元件ID的第一上金属化图案MN引入的电流可以顺序流过第一上通路VU11、第一贯通电极TE1、第一下接触MP1、第一下通路VL11、第一下金属化图案DK、第一下通路VL12、第二下接触MP2、第二贯通电极TE2、第二上接触CA2和第一上通路VU12。
电感元件ID可具有沿切割线1B-1B'形成的部分IU被重复的结构。电感元件ID的每个部分IU的两端可以连接到用第一上金属化图案MN实现的多个输入/输出线I/O1、I/O2、I/O3和I/O4。电感元件ID的每个部分IU可以是多个输入/输出线I/O1、I/O2、I/O3和I/O4之间的部分。通过选择多个输入/输出线I/O中的两条，可以确定所选择的多个输入/输出线I/O1、I/O2、I/O3和I/O4之间的电感元件ID的电感的大小和位置。
多个输入/输出线I/O1、I/O2、I/O3和I/O4可被配置为将电感元件ID电连接至形成在有源区AR上的逻辑电路。多个输入/输出线I/O1、I/O2、I/O3和I/O4可以在Y方向上布置。
即，电感元件ID包括串联连接的多个部分IU，通过选择用于产生磁通量的部分IU的数量，电感元件可以确定电感元件ID的工作电感。这里，工作电感是区别于有效电感的概念，并且意味着在电感元件ID的总电感中用于实际操作的电感。工作电感可以简单地解释为从多个输入/输出线I/O1、I/O2、I/O3和I/O4中选择的输入/输出线来看的电感元件ID的电感。此外，多个部分IU中的每个可以被解释为单元电感器。
例如，当选择输入/输出线I/O1和I/O3时(即，当通过输入/输出线I/O1和I/O3输入和输出电信号时)，电感元件ID的工作电感可以是两个部分IU的串联电感。
根据一些实施例，第一和第二贯通电极TE1和TE2中的每个的平面形状(或水平截面形状)可以是矩形，其长边平行于Y方向，短边平行于X方向。在这种情况下，由于光刻工艺和图案化工艺的限制，第一和第二贯通电极TE1和TE2中的每个的平面形状可以包括圆角。如本文所用，“平面形状”可以指平面图中的形状。
第一贯通电极TE1和第二贯通电极TE2可以在Z方向上延伸。类似于参考图1和图2A的描述，第一贯通电极TE1和第二贯通电极TE2可以从衬底10的有源表面10A延伸到衬底10的无源表面10I。第一贯通电极TE1和第二贯通电极TE2可以被衬底10水平地围绕。第一贯通电极TE1和第二贯通电极TE2可以被钝化层PL围绕。第一贯通电极TE1和第二贯通电极TE2可以与衬底10间隔开，钝化层PL位于它们之间。
衬底10的一部分可以在第一贯通电极TE1和第二贯通电极TE2之间。衬底10在第一贯通电极TE1和第二贯通电极TE2之间的部分可以确定电感元件ID的磁导率。
第一贯通电极TE1可以在Y方向上排列。第一贯通电极TE1可以在Y方向上彼此间隔开。第一贯通电极TE1可以在Y方向上布置成行。每个第一贯通电极TE1和第一保护环GR1之间的距离可以大于每个第一贯通电极TE1和第二保护环GR2之间的距离。第一贯通电极TE1可以与第一保护环GR1间隔开，第二贯通电极TE2在它们之间。
第二贯通电极TE2可以在Y方向上排列。第二贯通电极TE2可以在Y方向上彼此间隔开。第二贯通电极TE2可以在Y方向上布置成行。每个第二贯通电极TE2和第二保护环GR2之间的距离可以大于每个第二贯通电极TE2和第一保护环GR1之间的距离。第二贯通电极TE2可以与第二保护环GR2间隔开，第一贯通电极TE1位于第二贯通电极TE2和第二保护环GR2之间。
第一贯通电极TE1可以在X方向上与第二贯通电极TE2间隔开。第一贯通电极TE1可以与第二贯通电极TE2交替布置。每个第一贯通电极TE1可以在X方向上与相邻的第二贯通电极TE2部分地重叠。每个第二贯通电极TE2可以在X方向上与相邻的第一贯通电极TE1部分地重叠。至少一些第一贯通电极TE1可以在X方向上与相邻的两个第二贯通电极TE2部分地重叠。至少一些第二贯通电极TE2可以在X方向上与相邻的两个第一贯通电极TE1部分地重叠。
根据一些实施例，第一贯通电极TE1和第二贯通电极TE2中的每个可以对应于平行于Y方向的两个轨道。为了包括其中包括在Y方向上延伸的第一贯通电极TE1和在Y方向上延伸的第二贯通电极TE2的部分IU被三维缠绕(即实际上构成线圈的一部分)的结构，电感元件ID的每个部分IU的第一上金属化图案MN和第一下金属化图案DK可以在Z方向上彼此间隔开且第一和第二贯通电极TE1和TE2在它们之间，并且可以在绕组轴的方向(即，Y方向)上彼此重叠。
第一上接触CA1可以接触第一贯通电极TE1的上表面。第一下接触MP1可以接触第一贯通电极TE1的下表面。第二上接触CA2可以接触第二贯通电极TE2的上表面。第二下接触MP2可以接触第二贯通电极TE2的下表面。
在图2B中，第一上接触CA1和第一下接触MP1的面积大于第一贯通电极TE1的上表面和下表面的面积，并且第一贯通电极TE1的上表面和下表面分别被第一上接触CA1和第一下接触MP1完全覆盖，但是本发明构思不限于此。例如，第一上接触CA1的面积小于第一贯通电极TE1的上表面的面积，并且第一贯通电极TE1的上表面可以包括与上绝缘层30接触的部分。另外，第一下接触MP1的面积小于第一贯通电极TE1的下表面的面积，并且第一贯通电极TE1的下表面可以包括与下绝缘层40接触的部分。
类似地，与图示不同，第二上接触CA2的面积可以小于第二贯通电极TE2的上表面的面积，并且第二贯通电极TE2的上表面可以包括与上绝缘层30接触的部分。另外，第二下接触MP2的面积可以小于第二贯通电极TE2的下表面的面积，并且第二贯通电极TE2的下表面可以包括与下绝缘层40接触的部分。
第一上通路VU11可以在第一上金属化图案MN和第一上接触CA1之间。第一上金属化图案MN可以通过第一上通路VU11连接到第一上接触CA1。
第一下通路VL11可以在第一下金属化图案DK和第一下接触MP1之间。第一下金属化图案DK可以通过第一下通路VL11连接到第一下接触MP1。
第一下通路VL12可以在第一下金属化图案DK和第二下接触MP2之间。第一下金属化图案DK可以通过第一下通路VL12连接到第二下接触MP2。
第二上通路VU12可以在第一上金属化图案MN和第二上接触CA2之间。第一上金属化图案MN可以通过第二上通路VU12连接到第二上接触CA2。电感元件ID的第一上金属化图案MN和第一下金属化图案DK可以在垂直于第一和第二贯通电极TE1和TE2的方向上延伸。在一些实施例中，电感元件ID的第一上金属化图案MN和第一下金属化图案DK可以在与第一和第二贯通电极TE1和TE2延伸的方向垂直的方向上延伸。电感元件ID的每个部分IU的第一上金属化图案MN和第一下金属化图案DK的每个可以在X方向上延伸。第一上金属化图案MN和第一下金属化图案DK中的每个可以在Y方向上间隔开。因此，每个部分IU的绕组轴可以与衬底10的有源表面10A水平。也就是说，电感元件ID的绕组轴可以平行于Y方向。
图2C是沿着图1B中的切割线1C-1C'截取的截面图。
图2D是沿着图1B中的切割线1D-1D'截取的截面图。
参考图1B、图2B、图2C和图2D，第一和第二保护环GR1和GR2可以在Y方向上延伸。第一和第二保护环GR1和GR2中的每个在Y方向上的长度可以大于或等于电感元件ID在Y方向上的长度。第一和第二保护环GR1和GR2可以水平地围绕电感元件ID。电感元件ID可以在整个延伸方向上在X方向上与第一和第二保护环GR1和GR2中的每个重叠。
第一保护环GR1的第一高度HGR1和第二保护环GR2的第二高度HGR2中的每个可以等于或大于电感元件ID的高度HL。例如，当电感元件ID的最上面元件是第一上金属化图案MN并且电感元件的最下面元件是第一下金属化图案DK时，第一和第二保护环GR1和GR2可以包括第一上金属化图案MN、第一下金属化图案DK以及它们之间的导电元件(即，上通路VU、上接触CA、贯通电极TE、下接触MP和下通路VL)。包括在第一和第二保护环GR1和GR2中的贯通电极TE可以被称为保护环贯通电极。
根据一些实施例，第一和第二保护环GR1和GR2可进一步包括第二上金属化图案MN+1，其比作为电感元件ID的最上面元件的第一上金属化图案MN更远离衬底10。第一和第二保护环GR1和GR2可以包括第二下金属化图案DK+1，其比作为电感元件ID的最下面元件的第一下金属化图案DK更远离衬底10。
第一保护环GR1和第二保护环GR2可以包括网状结构。这里，网状结构是指其中在不同方向(例如，彼此垂直的方向)延伸的多条线彼此连接的结构，像网一样。
包括在第一保护环GR1和第二保护环GR2中的第一上金属化图案MN和第一下金属化图案DK中的每个可以具有岛形。这里，岛形与线形相对比地使用。例如，在特征中，那些在延伸方向上的长度大于宽度的特征可以被称为具有线形，并且在特征中，那些在两个相互垂直的水平方向(例如，X和Y方向)上具有相似长度的特征可以被称为具有岛形。如本文所用，“延伸方向”可指“纵向方向”。
在下文中，当每个特征的延伸方向等于或小于垂直于延伸方向的长度的最小节距的大约4倍时，该特征被定义为具有岛形。此外，当每个特征的延伸方向超过垂直于延伸方向的长度的最小节距的大约4倍时，相应的特征被定义为具有线形。当特征A具有在延伸方向上的长度，该长度等于或小于那些特征A在垂直于延伸方向的方向上的节距(例如，最小节距)的大约4倍时，该特征A可以被称为具有岛形。当每个特征B具有在延伸方向上的长度，该长度大于那些特征B在垂直于延伸方向的方向上的节距(例如，最小节距)的大约4倍时，该特征B可以被称为具有线形。
例如，第一上金属化图案MN是在X方向上延伸的图案，因此，垂直于延伸方向的方向可以是Y方向。在这种情况下，在第一上金属化图案MN中，在X方向上的长度小于最小节距MNP(其是第一上金属化图案MN的最小重复长度)的4倍的那些图案可以被称为具有岛形。此外，在第一上金属化图案MN中，在X方向上的长度超过最小节距MNP(其是第一上金属化图案MN的最小重复长度)的4倍的那些图案可以被称为具有线形。
详细地，多个输入/输出线I/O1、I/O2、I/O3和I/O4可具有线形，并且电感元件ID的上金属化图案MN可具有线形。没有连接到电感元件ID的第一保护环GR1的上金属化图案MN可以具有岛形。
作为另一示例，第一下金属化图案DK是在X方向上延伸的图案，因此，垂直于延伸方向的方向可以是Y方向。在这种情况下，在第一下金属化图案DK中，在X方向上的长度小于或等于最小节距DKP(其是第一下金属化图案DK的最小重复长度)的4倍的那些图案可以被称为具有岛形。此外，在第一下金属化图案DK中，在X方向上的长度超过最小节距DKP(其是第一下金属化图案DK的最小重复长度)的4倍的那些图案可以被称为具有线形。详细地，电感元件ID的下金属化图案DK可以具有线形，并且第一保护环GR1的下金属化图案DK可以具有岛形。
第一和第二保护环GR1和GR2中的每个的顺序堆叠的上接触CA、第一上通路VU1、具有岛形的第一上金属化图案MN和第二上通路VU2可以构成在Z方向上延伸的多个上Z线ZLU。第一和第二保护环GR1和GR2中的每个的第二上金属化图案MN+1可以具有在Y方向上延伸的线形，并且可以被称为第一上Y线。第二上金属化图案MN+1、多个上Z线ZLU和贯通电极TE可以构成前述网状结构。
类似地，第一和第二保护环GR1和GR2中的每个的顺序堆叠的下接触MP、第一下通路VL1、岛形的第一下金属化图案DK和第二下通路VL2可以形成在Z方向上延伸的多个下Z线ZLL。第一和第二保护环GR1和GR2中的每个的第二下金属化图案DK+1可以具有在Y方向上延伸的线形，并且可以被称为第一下Y线。第二下金属化图案DK+1、多个下Z线ZLL和贯通电极TE可以构成前述网状结构。
根据一些实施例，多个输入/输出线I/O1、I/O2、I/O3和I/O4中的每个可以穿过第一保护环GR1并朝向有源区AR(参考图1A)在X方向上延伸。多个输入/输出线I/O1、I/O2、I/O3和I/O4中的每个可以被第二上金属化图案MN+1、多个上Z线ZLU和贯通电极TE围绕。
多个输入/输出线I/O1、I/O2、I/O3和I/O4中的每个可以与第二上金属化图案MN+1、多个上Z线ZLU和贯通电极TE间隔开。多个输入/输出线I/O1、I/O2、I/O3和I/O4中的每个可以接触由第二上金属化图案MN+1、多个上Z线ZLU和贯通电极TE围绕的上绝缘层30的一部分。多个输入/输出线I/O1、I/O2、I/O3和I/O4中的每个可以通过上绝缘层30与第二上金属化图案MN+1、多个上Z线ZLU和贯通电极TE绝缘。
第一和第二保护环GR1和GR2可以被配置为减少或阻止由电感元件ID产生的磁通量被转移到有源区AR。第一和第二保护环GR1和GR2可以被配置为屏蔽有源区AR免受电感元件ID产生的磁通量影响。根据一些实施例，第一和第二保护环GR1和GR2的延伸方向可以平行于电感元件ID的绕组轴的方向(例如，Y方向)。
电感元件ID可以在第一保护环GR1和第二保护环GR2之间。第一保护环GR1和第二保护环GR2可以彼此间隔开，电感元件ID位于其间。第一保护环GR1可以比第二保护环GR2更靠近有源区AR(参考图1A)。第二保护环GR2可以与有源区AR间隔开(参考图1A)，第一保护环GR1位于其间。
第一保护环GR1可以具有不同于第二保护环GR2的形状。如在本示例中，当第一上金属化图案MN包括多个输入/输出线I/O1、I/O2、I/O3和I/O4时，第一保护环GR1的第一上金属化图案MN可以以不同于第二保护环GR2的第一上金属化图案MN的密度设置。第一保护环GR1的第一上金属化图案MN可以以比第二保护环GR2的第一上金属化图案MN更低的密度设置。
包括在第一保护环GR1中的第一上金属化图案MN的数量可以不同于包括在第二保护环GR2中的第一上金属化图案MN的数量。包括在第一保护环GR1中的第一上金属化图案MN的数量可以少于包括在第二保护环GR2中的第一上金属化图案MN的数量。
包括在第一保护环GR1中的上Z线ZLU的数量可以不同于包括在第二保护环GR2中的上Z线ZLU的数量。包括在第一保护环GR1中的上Z线ZLU的数量可以少于包括在第二保护环GR2中的上Z线ZLU的数量。
图3是示出根据一些其他实施例的集成电路101的平面图。
参考图3，集成电路101可包括有源区AR、电感元件ID、输入/输出线I/O、第一保护环GR1和第二保护环GR2。
有源区AR与参考图1A描述的基本相同。
电感元件ID、第一保护环GR1和第二保护环GR2与参考图1A描述的基本相同，除了它们垂直于栅电极G(见图2A)的延伸方向(即，在X方向上)延伸。
根据一些实施例，电感元件ID、第一保护环GR1和第二保护环GR2在有源区AR中的布置可以根据需要阻抗匹配的有源区AR的位置和设计的天线位置而不同地改变。
图4A至图4D是示出根据一些其他实施例的电感元件ID(见图1B)的部分IU'、IU”、IU”'和IU”'的图；图4A至4D示出了与图2B中的部分相对应的部分。
参考图4A至图4D，部分IU'、IU”、IU”'、和IU””中的每个可包括第一上金属化图案MN、第一上通路VU11和第一上接触CA1、第一贯通电极TE1、第一下接触MP1、下通路VL11、第一下金属化图案DK、下通路VL12、第二下接触MP2、第二贯通电极TE2、第二上接触CA2和第一上通路VU12。
因为在每个部分IU'、IU”、IU”'、IU””中包括的第一上金属化图案MN和第一上通路VU11、第一上接触CA1、第一贯通电极TE1、第一下接触MP1、下通路VL11、第一下金属化图案DK、下通路VL12、第二下接触MP2、第二贯通电极TE2、第二上接触CA2和第一上通路VU12与参考图2A和图2B描述的基本相同，因此省略其描述。
参考图4A，衬底10'的一部分可以在第一贯通电极TE1和第二贯通电极TE2之间。衬底10'的该部分可以覆盖第一贯通电极TE1的下部和第二贯通电极TE2的下部。
根据一些实施例，磁导率控制层12可以进一步位于第一贯通电极TE1和第二贯通电极TE2之间。磁导率控制层12可以设置在衬底10'上。磁导率控制层12可以围绕第一贯通电极TE1的上部和第二贯通电极TE2的上部。
根据一些实施例，磁导率控制层12可具有与衬底10'的磁导率不同的磁导率。在一些实施例中，磁导率控制层12可以具有比衬底10'的磁导率大的磁导率。在一些其它实施例中，磁导率控制层12可以具有比衬底10'的磁导率小的磁导率。磁导率控制层12可以包括导电材料。例如，磁导率控制层12可以包括铁、镍、钴、锰、铝和钼中的至少一种。在一些实施例中，磁导率控制层12可以包括绝缘材料。例如，磁导率控制层12可以包括硅氧化物、硅氮化物、硅氮氧化物、硅氧碳氮化物或其组合。详细地，磁导率控制层12可以包括SiO2、SiN、SiON、SiOCN及其组合中的任何一种。
根据一些实施例，磁导率控制层12可通过从衬底10'的有源表面10A(见图2A)的蚀刻工艺形成。例如，在用于形成图1A的场绝缘层20的蚀刻工艺中，可以去除衬底10'的在其中形成磁导率控制层12的部分。替代地，在用于形成深沟槽隔离(DTI)的蚀刻工艺中，可以去除衬底10'的在其中形成磁导率控制层12的部分。
参考图4B，衬底10”的一部分可以在第一贯通电极TE1和第二贯通电极TE2之间。衬底10”的该部分可以覆盖第一贯通电极TE1的上部和第二贯通电极TE2的上部。
根据一些实施例，磁导率控制层13可进一步位于第一贯通电极TE1和第二贯通电极TE2之间。磁导率控制层13可以设置在衬底10”下方。磁导率控制层13可以围绕第一贯通电极TE1的下部和第二贯通电极TE2的下部。
根据一些实施例，磁导率控制层13可具有与衬底10”的磁导率不同的磁导率。在一些实施例中，磁导率控制层13可以具有比衬底10”的磁导率大的磁导率。在一些其它实施例中，磁导率控制层13可以具有比衬底10”的磁导率小的磁导率。
根据一些实施例，磁导率控制层13可通过从衬底10”的无源表面10I(见图2A)的蚀刻工艺形成。
参考图4C，磁导率控制层14可以位于第一贯通电极TE1和第二贯通电极TE2之间。磁导率控制层14可以围绕第一贯通电极TE1和第二贯通电极TE2，或者部分覆盖第一贯通电极TE1和第二贯通电极TE2。只有磁导率控制层14可以在第一贯通电极TE1和第二贯通电极TE2之间。衬底10的一部分(见图2A)可以不在第一贯通电极TE1和第二贯通电极TE2之间。
根据一些实施例，磁导率控制层14可具有与衬底10(见图2A)的磁导率不同的磁导率。在一些实施例中，磁导率控制层14可以具有比衬底10(见图2A)的磁导率大的磁导率。在一些其他实施例中，磁导率控制层14可以具有比衬底10(见图2A)的磁导率小的磁导率。
根据一些实施例，磁导率控制层14可通过从衬底10(见图2A)的有源表面10A(见图2A)的蚀刻工艺和从衬底10(见图2A)的无源表面10I(见图2A)的蚀刻工艺形成。
参考图4D，下磁导率控制层15和上磁导率控制层16可以位于第一贯通电极TE1和第二贯通电极TE2之间。下磁导率控制层15可以围绕第一贯通电极TE1的下部和第二贯通电极TE2的下部。上磁导率控制层16可以围绕第一贯通电极TE1的上部和第二贯通电极TE2的上部。
根据一些实施方式，上磁导率控制层16和下磁导率控制层15可以具有与衬底10(见图2A)的磁导率不同的磁导率。在一些实施例中，上磁导率控制层16和下磁导率控制层15可以具有比衬底10(见图2A)的磁导率大的磁导率。在一些其它实施方案中，上磁导率控制层16和下磁导率控制层15可以具有比衬底10(见图2A)的磁导率小的磁导率。根据一些实施例，上磁导率控制层16和下磁导率控制层15中的每个的磁导率可以彼此不同。根据一些其它实施例，上磁导率控制层16和下磁导率控制层15的磁导率可以彼此基本相同。
根据一些实施例，上磁导率控制层16可通过从衬底10(见图2A)的有源表面10A(见图2A)的蚀刻工艺形成。根据一些实施例，下磁导率控制层15可以通过从衬底10(见图2A)的无源表面10I(见图2A)的蚀刻工艺形成。
图5A是用于解释根据一些其他实施例的电感元件IDa和保护环GR1a的图。更详细地，图5A示出了对应于图1B的部分。
图5B是沿着图5A中的切割线5A-5A'截取的截面图。
图5C是沿着图5A中的切割线5B-5B'截取的截面图。
为了便于描述，省略了已经参考图1A至图2D给出的描述，并且描述了与已经参考图1A至图2D给出的描述的差异。
参考图5A至图5C，连接到电感元件IDa的输入/输出线I/O1'、I/O2'、I/O3'和I/O4'可包括在第一下金属化图案DK中。除了连接到由第一下金属化图案DK形成的输入/输出线I/O1'、I/O2'、I/O3'和I/O4'之外，电感元件IDa可以基本上类似于图1B的电感元件ID。
第一保护环GR1a可以包括网状结构。包括在第一保护环GR1a中的第一上金属化图案MN和第一下金属化图案DK中的每个可以具有岛形。
除了穿过第一保护环GR1a的输入/输出线I/O1'、I/O2'、I/O3'和I/O4'由第一下金属化图案DK形成之外，第一保护环GR1a基本上类似于图2C的第一保护环GR1。
第二保护环GR2与图2D中所示的基本相同。
根据一些实施例，多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'中的每个可以穿过第一保护环GR1以朝向有源区AR(参考图1A)在X方向上延伸。多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'中的每个可以被第二下金属化图案DK+1、多个下Z线ZLL和贯通电极TE围绕。
多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'中的每个可以与第二下金属化图案DK+1、多个下Z线ZLL和贯通电极TE间隔开。多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'中的每个可以接触由第二下金属化图案DK+1、多个下Z线ZLL和贯通电极TE围绕的下绝缘层40的一部分。多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'中的每个可以通过下绝缘层40与第二下金属化图案DK+1、多个下Z线ZLL和贯通电极TE绝缘。
第一保护环GR1a可以减少/防止由电感元件ID产生的磁通量传输到有源区AR。根据一些实施例，第一保护环GR1a的延伸方向可以平行于电感元件ID的绕组轴的方向(例如，Y方向)。
第一保护环GR1a可以具有不同于第二保护环GR2的形状。如在本示例中，当第一下金属化图案DK包括多个输入/输出线I/O1'、I/O2'、I/O3'和I/O4'时，第一保护环GR1a的第一下金属化图案DK可以以不同于第二保护环GR2(参考图2D)的第一下金属化图案DK的密度设置。第一保护环GR1a的第一下金属化图案DK可以以比第二保护环GR2(参考图2D)的第一下金属化图案DK低的密度设置。
包括在第一保护环GR1a中的第一下金属化图案DK的数量可以不同于包括在第二保护环GR2(见图2D)中的第一下金属化图案DK的数量。在一些实施例中，包括在第一保护环GR1a中的第一下金属化图案DK的数量可以少于包括在第二保护环GR2(见图2D)中的第一下金属化图案DK的数量。
包括在第一保护环GR1a中的下Z线ZLL的数量可以不同于包括在第二保护环GR2(参考图2D)中的下Z线ZLL的数量。在一些实施例中，包括在第一保护环GR1a中的下Z线ZLL的数量可以少于包括在第二保护环GR2(参考图2D)中的下Z线ZLL的数量。
图6A是用于解释根据一些其他实施例的电感元件IDb的图。更详细地，图6A示出了对应于图1B的部分。
图6B是沿着图6A中的线6A-6A'截取的截面图。更详细地，图6B示出了对应于电感元件IDb的一个绕组的部分IUb。图6B中所示的部分IUb可以是包括在电感元件IDb中的单元电感器。
参考图6A和图6B，电感元件IDb的部分IUb可包括第一上金属化图案MN_1、第二上通路VU21、第二上金属化图案MN+1_1、第二上通路VU22、第一上金属化图案MN_2、第一上通路VU11、第一上接触CA1、第一贯通电极TE1b、第一下接触MP1、下通路VL11、第一下金属化图案DK、下通路VL12、第二下接触MP2、第二贯通电极TE2b、第二上接触CA2、第一上通路VU12、第一上金属化图案MN_3、上通路VU23、第二上金属化图案MN+1_2和第二上通路VU24。
根据一些实施例，通过电感元件ID的第一上金属化图案MN_1引入的电流可以顺序流过第二上通路VU21、第二上金属化图案MN+1_1、第二上通路VU22、第一上金属化图案MN_2、第一上通路VU11、第一上接触CA1、第一贯通电极TE1b、第一下接触MP1、下通路VL11、第一下金属化图案DK、下通路VL12、第二下接触MP2、第二贯通电极TE2b、第二上接触CA2、第一上通路VU12、第一上金属化图案MN_3、上通路VU23、第二上金属化图案MN+1_2和第二上通路VU24。
电感元件IDb可具有沿着切割线6A-6A'形成的部分IUb被重复的结构。电感元件IDb的每个部分IUb的两端可以连接到在第一上金属化图案MN上实现的多个输入/输出线I/O1、I/O2、I/O3和I/O4。
根据一些实施例，第一贯通电极TE1b和第二贯通电极TE2b可以具有岛形。根据一些实施例，第一贯通电极TE1b和第二贯通电极TE2b的平面形状(或水平截面形状)可以是圆形。
在一些实施例中，第一贯通电极TE1b和第二贯通电极TE2b的平面形状(或水平截面形状)可以是四边形，其中Y方向长度和X方向长度基本相同。在这种情况下，由于光刻工艺和图案化工艺的限制，第一贯通电极TE1b和第二贯通电极TE2b中的每个的平面形状可以包括圆角。
在超细工艺中，由于图案化的限制，相邻金属化层的金属化图案以线和间隔的形式在一个方向上延伸。例如，第一上金属化图案MN_1、MN_2和MN_3可以在X方向上延伸，而第二上金属化图案MN+1_1和MN+1_2可以在Y方向上延伸。
因此，在该实施例中，第一贯通电极TE1b和第二贯通电极TE2b具有岛形，因此电感元件IDb的每个部分IUb可包括在Y方向上延伸以形成三维绕组的第二上金属化图案MN+1_1和MN+1_2。在该示例中，第一上金属化图案MN_2和MN_3可以是用于第二上金属化图案MN+1_1和MN+1_2的焊盘。
根据一些实施例，在Y方向上彼此重叠的第一上金属化图案MN_1和第一下金属化图案DK在Z方向上间隔开，第一贯通电极TE1b和第二贯通电极TE2b位于其间，因此电感元件IDb的每个部分IUb可以包括三维缠绕结构。
衬底10的一部分可以在第一贯通电极TE1b和第二贯通电极TE2b之间。
第一贯通电极TE1b可以在Y方向上排列。第一贯通电极TE1b可以在Y方向上彼此间隔开。第一贯通电极TE1b可以在Y方向上布置成行。每个第一贯通电极TE1b和第一保护环GR1之间的距离可以大于每个第一贯通电极TE1b和第二保护环GR2之间的距离。第一贯通电极TE1b可以与第一保护环GR1间隔开，第二贯通电极TE2b在它们之间。
第二贯通电极TE2b可以在Y方向上排列。第二贯通电极TE2b可以在Y方向上彼此间隔开。第二贯通电极TE2b可以在Y方向上布置成行。每个第二贯通电极TE2b和第二保护环GR2之间的距离可以大于每个第二贯通电极TE2b和第一保护环GR1之间的距离。第二贯通电极TE2b可以与第二保护环GR2间隔开，第一贯通电极TE1b在它们之间。
第一贯通电极TE1b可以在X方向上与第二贯通电极TE2b间隔开。第一贯通电极TE1b可以在X方向上分别与第二贯通电极TE2b对准。每个第一贯通电极TE1b可以在X方向上与相邻的第二贯通电极TE2b中相应的一个重叠。
图7A是用于解释根据一些其他实施例的电感元件IDc的图。更详细地，图7A示出了对应于图1B的部分。
图7B是沿着图7A中的切割线7A-7A'截取的截面图。更详细地，图7B示出了对应于电感元件IDc的一个绕组的部分IUc。图7B中所示的部分IUc可以是包含在电感元件IDc中的单元电感器。
参考图7A和图7B，电感元件IDc的部分IUc可包括第一上金属化图案MN_1、第二上通路VU21、第二上金属化图案MN+1、第二上通路VU22、第一上金属化图案MN_2、第一上通路VU11、第一上接触CA1和第一贯通电极TE1c、第一下接触MP1、第一下通路VL11、第一下金属化图案DK_1、第二下通路VL21、第二下金属化图案DK+1、第二下通路VL22、第一下金属化图案DK_2、第一下通路VL12、第二下接触MP2、第二贯通电极TE2c、第二上接触CA2和第一上通路VU12。
根据一些实施例，通过电感元件IDc的第一上金属化图案MN_1引入的电流可以顺序流过第二上通路VU21、第二上金属化图案MN+1_1、第二上通路VU22、第一上金属化图案MN_2、第一上通路VU11、第一上接触CA1、第一贯通电极TE1c、第一下接触MP1、下通路VL11、第一下金属化图案DK_1、第二下通路VL21、第二下金属化图案DK+1、第二下通路VL22、第一下金属化图案DK_2、第一下通路VL12、第二下接触MP2、第二贯通电极TE2c、第二上接触CA2和第一上通路VU12。
电感元件IDc可具有沿着切割线7A-7A'形成的部分IUc被重复的结构。电感元件IDC的每个部分IUc的两端可以连接到在第一上金属化图案MN上实现的多个输入/输出线I/O1、I/O2、I/O3和I/O4。
在一些实施例中，第一和第二贯通电极TE1c和TE2c的平面形状(或水平截面形状)类似于参考图6A和图6B描述的第一和第二贯通电极TE1b和TE2b的平面形状(或水平截面形状)。
在该实施例中，第一贯通电极TE1c和第二贯通电极TE2c具有岛形，因此电感元件IDc的每个部分IUc可包括在Y方向上延伸以形成三维绕组的第二上金属化图案MN+1和第二下金属化图案DK+1。在该示例中，第一上金属化图案MN_2可以是用于第二上金属化图案MN+1的焊盘，第一下金属化图案DK_2可以是用于第二下金属化图案DK+1的焊盘。
根据一些实施例，在Y方向上彼此重叠的第一上金属化图案MN_1和第一下金属化图案DK_1在Z方向上间隔开，第一贯通电极TE1c和第二贯通电极TE2c位于其间，因此电感元件IDc的每个部分IUc可以包括三维缠绕结构。
衬底10的一部分可以在第一贯通电极TE1c和第二贯通电极TE2c之间。
第一贯通电极TE1c可以在Y方向上排列。第一贯通电极TE1c可以在Y方向上彼此间隔开。第一贯通电极TE1c可以在Y方向上布置成行。每个第一贯通电极TE1c和第一保护环GR1之间的距离可以大于每个第一贯通电极TE1c和第二保护环GR2之间的距离。第一贯通电极TE1c可以与第一保护环GR1间隔开，第二贯通电极TE2c在它们之间。
第二贯通电极TE2c可以在Y方向上排列。第二贯通电极TE2c可以在Y方向上彼此间隔开。第二贯通电极TE2c可以在Y方向上布置成行。每个第二贯通电极TE2c和第二保护环GR2之间的距离可以大于每个第二贯通电极TE2c和第一保护环GR1之间的距离。第二贯通电极TE2c可以与第二保护环GR2间隔开，第一贯通电极TE1c在它们之间。
第一贯通电极TE1c可以在X方向上与第二贯通电极TE2c间隔开。第一贯通电极TE1c可以与第二贯通电极TE2c交替设置。每个第一贯通电极TE1c可以在X方向上不与每个相邻的第二贯通电极TE2c重叠。每个第一贯通电极TE1c可以在Y方向上与每个相邻的第二贯通电极TE2c间隔开。
图8A是用于解释根据一些其他实施例的电感元件IDd的图。更详细地，图8A示出了对应于图1B的部分。
图8B是沿着图8A中的线8A-8A'截取的截面图。更详细地，图8B示出了对应于电感元件IDd的一个绕组的部分IUd。图8B中所示的部分IUd可以是包含在电感元件IDd中的单元电感器。
参考图8A和图8B，电感元件IDd的部分IUd可包括第一上金属化图案MN、第一上通路VU11、第一上接触CA1、第一贯通电极TE1d、第一下接触MP1、第一下通路VL11、第一下金属化图案DK_1、第二下通路VL21、第二下金属化图案DK+1_1、第二下通路VL22、第一下金属化图案DK_2、第二下通路VL23、第二下金属化图案DK+1_2、第二下通路VL24、第一下金属化图案DK_3、第一下通路VL12、第二下接触MP2、第二贯通电极TE2d、第二上接触CA2和第一上通路VU12。
根据一些实施例，通过电感元件IDd的第一上金属化图案MN引入的电流可以顺序流过第一上通路VU11、第一上接触CA1、第一贯通电极TE1d、第一下接触MP1、第一下通路VL11、第一下金属化图案DK_1、第二下通路VL21和第二下金属化图案DK+1_1、第二下通路VL22、第一下金属化图案DK_2、第二下通路VL23、第二下金属化图案DK+1_2、第二下通路VL24、第一下金属化图案DK_3、第一下通路VL12、第二下接触MP2、第二贯通电极TE2d、第二上接触CA2和第一上通路VU12。
电感元件IDd可具有沿着切割线8A-8A'形成的部分IUd被重复的结构。电感元件IDd的每个部分IUd的两端可以连接到在第一上金属化图案MN上实现的多个输入/输出线I/O1、I/O2、I/O3和I/O4。
根据一些实施例，第一贯通电极TE1d和第二贯通电极TE2d的平面形状(或水平截面形状)类似于参考图6A和图6B描述的第一贯通电极TE1b和第二贯通电极TE2b的平面形状(或水平截面形状)。
在该实施例中，第一贯通电极TE1d和第二贯通电极TE2d具有岛形，因此电感元件IDd的每个部分IUd可包括在Y方向上延伸以形成三维绕组的第二下金属化图案DK+1_1和DK+1_2。在该示例中，第一下金属化图案DK_2和DK_3可以是用于第二下金属化图案DK+1_1和DK+1_2的焊盘。
根据一些实施例，在Y方向上重叠的第一上金属化图案MN_1和第一下金属化图案DK_1在Z方向上彼此间隔开，第一贯通电极TE1d和第二贯通电极TE2d插置在它们之间，因此电感元件IDd的每个部分IUd可以包括三维缠绕结构。
衬底10的一部分可以在第一贯通电极TE1d和第二贯通电极TE2d之间。
第一贯通电极TE1d可以在Y方向上排列。第一贯通电极TE1d可以在Y方向上彼此间隔开。第一贯通电极TE1d可以在Y方向上布置成行。每个第一贯通电极TE1d和第一保护环GR1之间的距离可以大于每个第一贯通电极TE1d和第二保护环GR2之间的距离。第一贯通电极TE1d可以与第一保护环GR1间隔开，第二贯通电极TE2d在它们之间。
第二贯通电极TE2d可以在Y方向上排列。第二贯通电极TE2d可以在Y方向上彼此间隔开。第二贯通电极TE2d可以在Y方向上布置成行。每个第二贯通电极TE2d和第二保护环GR2之间的距离可以大于每个第二贯通电极TE2d和第一保护环GR1之间的距离。第二贯通电极TE2d可以与第二保护环GR2间隔开，第一贯通电极TE1d在它们之间。
第一贯通电极TE1d可以在X方向上与第二贯通电极TE2d间隔开。至少一些第一贯通电极TE1d可以在X方向上与第二贯通电极TE2d对准。至少一些第一贯通电极TE1d可以在X方向上与相邻的第二贯通电极TE2d中相应的一个重叠。
图9A是用于解释根据其他实施例的电感元件IDe的图。更详细地，图9A示出了对应于图1B的部分。
图9B是沿着图9A中的线9A-9A'截取的截面图。更详细地，图9B示出了对应于电感元件IDe的一个绕组的部分IUe。图9B中所示的部分IUe可以是包含在电感元件IDe中的单元电感器。
参考图9A和图9B，电感元件IDe的部分IUe可包括第一上金属化图案MN_1、第一上通路VU11、第一上接触CA1、第一贯通电极TE1e、第一下接触MP1、第一下通路VL11、第一下金属化图案DK_1、第二下通路VL21、第二下金属化图案DK+1、第二下通路VL22、第一下金属化图案DK_2、第一下通路VL12、第二下接触MP2、第二贯通电极TE2e、第二上接触CA2、第一上通路VU12、第一上金属化图案MN_2、第二上通路VU21、第二上金属化图案MN+1和第二上通路VU22。
根据一些实施例，通过电感元件ID的第一上金属化图案MN_1引入的电流顺序流过第一上通路VU11、第一上接触CA1、第一贯通电极TE1e、第一下接触MP1、第一下通路VL11、第一下金属化图案DK_1、第二下通路VL21、第二下金属化图案DK+1、第二下通路VL22、第一下金属化图案DK_2、第一下通路VL12、第二下接触MP2、第二贯通电极TE2e、第二上接触CA2、第一上通路VU12、第一上金属化图案MN_2、第二上通路VU21、第二上金属化图案MN+1和第二上通路VU22。
电感元件IDe可具有沿着切割线9A-9A'形成的部分IUe被重复的结构。电感元件IDe的每个部分IUe的两端可以连接到在第一上金属化图案MN上实现的多个输入/输出线I/O1、I/O2、I/O3和I/O4。
根据一些实施例，第一贯通电极TE1e和第二贯通电极TE2e的平面形状(或水平截面形状)类似于参考图6A和图6B描述的第一贯通电极TE1b和第二贯通电极TE2b的平面形状(或水平截面形状)。
在该实施例中，第一和第二贯通电极TE1e和TE2e具有岛形，因此电感元件IDe的每个部分IUe可包括在Y方向上延伸以形成三维绕组的第二上金属化图案MN+1和第二下金属化图案DK+1。在该示例中，第一上金属化图案MN_2可以是用于第二上金属化图案MN+1的焊盘，第一下金属化图案DK_2可以是用于第二下金属化图案DK+1的焊盘。
根据一些实施例，在Y方向上重叠的第一上金属化图案MN_1和第一下金属化图案DK_1在Z方向上彼此间隔开，第一贯通电极TE1e和第二贯通电极TE2e插置在它们之间，因此电感元件IDe的每个部分IUe可以包括三维缠绕结构。
衬底10的一部分可以在第一贯通电极TE1e和第二贯通电极TE2e之间。
第一贯通电极TE1e可以在Y方向上排列。第一贯通电极TE1e可以在Y方向上彼此间隔开。第一贯通电极TE1e可以在Y方向上布置成行。每个第一贯通电极TE1e和第一保护环GR1之间的距离可以大于每个第一贯通电极TE1e和第二保护环GR2之间的距离。第一贯通电极TE1e可以与第一保护环GR1间隔开，第二贯通电极TE2e在它们之间。
第二贯通电极TE2e可以在Y方向上排列。第二贯通电极TE2e可以在Y方向上彼此间隔开。第二贯通电极TE2e可以在Y方向上布置成行。每个第二贯通电极TE2e和第二保护环GR2之间的距离可以大于每个第二贯通电极TE2e和第一保护环GR1之间的距离。第二贯通电极TE2e可以与第二保护环GR2间隔开，第一贯通电极TE1e在它们之间。
第一贯通电极TE1e可以在X方向上与第二贯通电极TE2e间隔开。第一贯通电极TE1e可以与第二贯通电极TE2e交替设置。每个第一贯通电极TE1e可以在X方向上不与每个相邻的第二贯通电极TE2e重叠。每个第一贯通电极TE1e可以在Y方向上与每个相邻的第二贯通电极TE2e间隔开。
图10A是用于解释根据一些其他实施例的电感元件IDf、第一保护环GR1f和第二保护环GR2f的图。更详细地，图10A示出了对应于图1B的部分。
图10B是沿着图10A中的线10A-10A'截取的截面图。
图10C是沿着图10A中的线10b-10B'截取的截面图。
图10D是沿着图10A中的线10C-10C'截取的截面图。
参考图10A和图10B，电感元件IDf可包括第一至第四贯通电极TE1f、TE2f、TE3f和TE4f。
第一至第四贯通电极TE1f、TE2f、TE3f和TE4f可以在X方向上彼此间隔开。第一至第四贯通电极TE1f、TE2f、TE3f和TE4f可以在X方向上排列。第一至第四贯通电极TE1f、TE2f、TE3f和TE4f可以在X方向上彼此重叠。
第一贯通电极TE1f可以邻近第二保护环GR2f。第四贯通电极TE4f可以邻近第一保护环GR1f。第一贯通电极TE1f可以在第四贯通电极TE4f和第二保护环GR2f之间。第四贯通电极TE4f可以在第一贯通电极TE1f和第一保护环GR1f之间。第二贯通电极TE2f可以在第一贯通电极TE1f和第四贯通电极TE4f之间。第三贯通电极TE3f可以在第二贯通电极TE2f和第四贯通电极TE4f之间。
第一至第四贯通电极TE1f、TE2f、TE3f和TE4f中的每个的平面形状可以是在Y方向上延伸的棒，但不限于此。第一至第四贯通电极TE1f、TE2f、TE3f和TE4f中的每个的平面形状可以是圆形。
第一贯通电极TE1f可以在Y方向上彼此间隔开。第一贯通电极TE1f可以在Y方向上排列。第一贯通电极TE1f可以在Y方向上彼此重叠。
第二贯通电极TE2f可以在Y方向上彼此间隔开。第二贯通电极TE2f可以在Y方向上排列。第二贯通电极TE2f可以在Y方向上彼此重叠。
第三贯通电极TE3f可以在Y方向上彼此间隔开。第三贯通电极TE3f可以在Y方向上排列。第三贯通电极TE3f可以在Y方向上彼此重叠。
第四贯通电极TE4f可以在Y方向上彼此间隔开。第四贯通电极TE4f可以在Y方向上排列。第四贯通电极TE4f可以在Y方向上彼此重叠。
与图1B所示的电感元件ID不同，电感元件IDf可基于四个轨道的第一至第四贯通电极TE1f、TE2f、TE3f和TE4f进行设计。电感元件IDf的绕组轴可以平行于Y方向。
根据一些实施例，如图10B中所示，电感元件IDf可包括在垂直于绕组轴方向(即Y方向)的平面(即ZX平面)上螺旋缠绕多次的部分IUf。图10B中所示的部分IUf可以是包含在电感元件IDf中的单元电感器。
第二和第三贯通电极TE2f和TE3f、连接到第二和第三贯通电极TE2f和TE3f的第二上金属化图案MN+1、以及连接到第二和第三贯通电极TE2f和TE3f的第一下金属化图案DK可以构成第一绕组。第一和第四贯通电极TE1f和TE4f、连接到第一和第四贯通电极TE1f和TE4f的第四上金属化图案MN+3、以及连接到第一和第四贯通电极TE1f和TE4f的第三下金属化图案DK+2可以构成限定比第一绕组大的横截面积的第二绕组。部分IUf可以包括第一绕组和第二绕组。
根据一些实施例，部分IUf的第二上金属化图案MN+1在X方向上的长度可以比部分IUf的第四上金属化图案MN+3在X方向上的长度短。第二上金属化图案MN+1可以在第四上金属化图案MN+3和衬底10的上表面10U之间。
根据一些实施例，部分IUf的第一下金属化图案DK在X方向上的长度可以比部分IUf的第三下金属化图案DK+2在X方向上的长度短。第一下金属化图案DK可以在第三下金属化图案DK+2和衬底10的无源表面10I之间。
电感元件IDf可包括多个部分IUf。电感元件IDf可以包括其中沿着切割线10A-10A'所示的部分IUf在Y方向上被重复的结构。部分IUf可以通过部分IUf之间的第一至第三上金属化图案MN、MN+1和MN+2彼此连接。
电感元件IDf的每个部分IUf的两端可连接到实现为第二上金属化图案MN+1的输入/输出线I/O1”、I/O2”、I/O3”和I/O4”。电感元件IDf的每个部分IUf可以是插设在输入/输出线I/O1”、I/O2”、I/O3”和I/O4”之间的部分。通过选择输入/输出线I/O1”、I/O2”、I/O3”、I/O4”中的两条，可以确定所选择的多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”之间的电感元件IDf的电感的大小和位置。
在图10B中，虚线箭头表示部分IUf的缠绕方向(或可能沿部分IUf流动的电流的方向)。在图10B中，示出了逆时针缠绕部分(IUf)，但是本领域的技术人员将能够基于这里已经描述的内容容易地得到包括顺时针缠绕部分的电感元件。
此外，本领域技术人员可基于对包括沿X方向排列的四个贯通电极(即，第一至第四贯通电极TE1f、TE2f、TE3f和TE4f)的两次缠绕螺旋结构的部分(IUf)的描述，容易地获得电感元件，其包括包含2×N(其中N为整数)个贯通电极的N匝螺旋结构的一部分。在这种情况下，构成部分IUf的上金属化图案的层数和下金属化图案的层数也可以增加。
此外，基于包括4层上金属化图案和3层下金属化图案的部分IUf，本领域技术人员可容易地获得电感元件，其包括包含3层下金属化图案(即，第一至第三下金属化图案DK、DK+1和DK+2)和4层上金属化图案(即，第一至第四上金属化图案MN、MN+1、MN+2和MN+3)的部分。
参考图10A至图10D，第一和第二保护环GR1f和GR2f可以在Y方向上延伸。第一和第二保护环GR1f和GR2f中的每个在Y方向上的长度可以大于或等于电感元件IDf在Y方向上的长度。第一和第二保护环GR1f和GR2f可以水平地围绕电感元件IDf。电感元件IDf可以在整个延伸方向上在X方向上与第一和第二保护环GR1f和GR2f中的每个重叠。
第一保护环GR1f的第一高度HGR1f和第二保护环GR2f的第二高度HGR2f中的每个可以等于或大于电感元件IDf的高度HLf。例如，当电感元件IDf的最上面元件是第四上金属化图案MN+3并且电感元件的最下面元件是第三下金属化图案DK+2时，第一和第二保护环GR1f和GR2f可以包括第四上金属化图案MN+3、第三下金属化图案DK+2以及它们之间的导电元件(第四上通路VU4、第三上金属化图案MN+2、第三上通路VU3、第二上金属化图案MN+1、第二上通路VU2、第一上金属化图案MN、第一上通路VU、上接触CA、贯通电极TE、下接触MP、第一下通路VL1、第一下金属化图案DK、第二下通路VL2、第二下金属化图案DK+1和第三下通路VL3)。
根据一些实施例，第一和第二保护环GR1f和GR2f可进一步包括第五上金属化图案MN+4，其比作为电感元件IDf的最上面元件的第四上金属化图案MN+3离衬底10(例如，上表面10U)更远。第一和第二保护环GR1f和GR2f可以包括第四下金属化图案DK+3，该第四下金属化图案DK+3比作为电感元件IDf的最下面元件的第三下金属化图案DK+2离衬底10(例如，无源表面10I)更远。
第一和第二保护环GR1f和GR2f可以包括网状结构。包括在第一和第二保护环GR1f和GR2f中的第二和第四上金属化图案MN+1和MN+3以及第一和第三下金属化图案DK和DK+2中的每个可以具有岛形。
第一和第二保护环GR1f和GR2f中的每个的顺序堆叠的上接触CA、第一上通路VU1、第一上金属化图案MN的部分、第二上通路VU2、岛形第二上金属化图案MN+1、第三上通路VU3、第三上金属化图案MN+2的部分、第四上通路VU4、岛形第四上金属化图案MN+3、第五上通路VU5、和第五上金属化图案MN+4的部分可以构成在Z方向上延伸的多个上Z线ZLUf。
第一和第二保护环GR1f和GR2f中的每个的第一、第三和第五上金属化图案MN、MN+2和MN+4的每个可以具有在Y方向上延伸的线形。第一、第三和第五上金属化图案MN、MN+2和MN+4可以分别被顺序地称为第一至第三上Y线。第一、第三和第五上金属化图案MN、MN+2和MN+4、多个上Z线ZLUf和贯通电极TE可以一起构成网状结构。
第一和第二保护环GR1f和GR2f中的每个的顺序堆叠的下接触MP、第一下通路VL1、岛形第一下金属化图案DK、第二下通路VL2、第二下金属化图案DK+1的部分、第三下通路VL3、岛形第三下金属化图案DK+2、第四下通路VL4、和第四下金属化图案DK+3的部分可以构成在Z方向上延伸的多个下Z线ZLLf。
第一和第二保护环GR1f和GR2f中的每个的第二和第四下金属化图案DK+1和DK+3可以具有在Y方向上延伸的线形。第一和第二保护环GR1f和GR2f中的每个的第二和第四下金属化图案DK+1和DK+3可以依次分别称为第一下Y线和第二下Y线。第二和第四下金属化图案DK+1和DK+3、多个下Z线ZLL和贯通电极TE可以构成前述网状结构。
根据一些实施例，多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”中的每个可以穿过第一保护环GR1，以朝向有源区AR(参考图1A)在X方向上延伸。多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”中的每个可以被第一上金属化图案MN、多个上Z线ZLU和第四上金属化图案MN+2围绕。
多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”中的每个可以与第一上金属化图案MN、多个上Z线ZLU和第四上金属化图案MN+2间隔开。多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”中的每个可以接触由第一上金属化图案MN、多个上Z线ZLU和第四上金属化图案MN+2围绕的上绝缘层30的一部分。多个输入/输出线I/O1”、I/O2”、I/O3”和I/O4”中的每个可以通过上绝缘层30、多个上Z线ZLU和第四上金属化图案MN+2与第一上金属化图案MN绝缘。
图11A是用于解释根据一些其他实施例的电感元件IDg、第一保护环GR1g和第二保护环GR2g的图。更详细地，图11A示出了对应于图1B的部分。
图11B是沿着图11A中的线11A-11A'截取的截面图。
参考图11A和图11B，电感元件IDg可包括第一至第四贯通电极TE1g、TE2g、TE3g和TE4g。
第一至第四贯通电极TE1g、TE2g、TE3g和TE4g可以在X方向上彼此间隔开。第一至第四贯通电极TE1g、TE2g、TE3g和TE4g可以在X方向上排列。第一至第四贯通电极TE1g、TE2g、TE3g和TE4g可以在X方向上彼此重叠。
第一贯通电极TE1g可以邻近第二保护环GR2g。第四贯通电极TE4g可以邻近第一保护环GR1g。第一贯通电极TE1g可以在第四贯通电极TE4g和第二保护环GR2g之间。第四贯通电极TE4g可以在第一贯通电极TE1g和第一保护环GR1g之间。第二贯通电极TE2g可以在第一贯通电极TE1g和第四贯通电极TE4g之间。第三贯通电极TE3g可以在第二贯通电极TE2g和第四贯通电极TE4g之间。
第一至第四贯通电极TE1g、TE2g、TE3g和TE4g中的每个的平面形状可以是在Y方向上延伸的棒，但不限于此。第一至第四贯通电极TE1g、TE2g、TE3g和TE4g中的每个的平面形状可以是圆形。
第一贯通电极TE1g可以在Y方向上彼此间隔开。第一贯通电极TE1g可以在Y方向上排列。第一贯通电极TE1g可以在Y方向上彼此重叠。
第二贯通电极TE2g可以在Y方向上彼此间隔开。第二贯通电极TE2g可以在Y方向上排列。第二贯通电极TE2g可以在Y方向上彼此重叠。
第三贯通电极TE3g可以在Y方向上彼此间隔开。第三贯通电极TE3g可以在Y方向上排列。第三贯通电极TE3g可以在Y方向上彼此重叠。
第四贯通电极TE4g可以在Y方向上彼此间隔开。第四贯通电极TE4g可以在Y方向上排列。第四贯通电极TE4g可以在Y方向上彼此重叠。
与图10A和图10B中所示的电感元件IDf类似，电感元件IDg可基于四个轨道的第一至第四贯通电极TE1g、TE2g、TE3g和TE4g进行设计。电感元件IDg的绕组轴可以平行于Y方向。
第二和第三贯通电极TE2g和TE3g、连接到第二和第三贯通电极TE2g和TE3g的第二上金属化图案MN+1、以及连接到第三贯通电极TE2g和TE3g的第一下金属化图案DK可以构成第一绕组。第一和第四贯通电极TE1g和TE4g、连接到第一和第四贯通电极TE1g和TE4g的第四上金属化图案MN+3、以及连接到第三贯通电极TE2g和TE3g的第三下金属化图案DK+2可以构成限定比第一绕组大的横截面积的第二绕组。每个部分IUg可以包括第一绕组和第二绕组。图11B中所示的每个部分IUg可以是包括在电感元件IDg中的单元电感器。
在第一绕组和第二绕组之间，可以插设连接第一绕组和第二绕组的柱结构STD。柱结构STD可以将第三贯通电极TE3g连接到第四上金属化图案MN+3。柱结构STD可以垂直重叠第三贯通电极TE3g。柱结构STD可以包括岛形的第一至第三上金属化图案MN、MN+1和MN+2以及它们之间的上通路VU。
电感元件IDg可包括多个部分IUg。电感元件IDg可以包括其中沿着切割线11A-11A'所示的部分IUg在Y方向上被重复的结构。部分IUg可以通过部分IUg之间的第一至第三上金属化图案MN、MN+1和MN+2彼此连接。
根据一些实施例，如图11B中所示，电感元件IDg可包括在垂直于绕组轴方向(即Y方向)的平面(即ZX平面)上螺旋缠绕多次的部分IUg。不同于图10A和图10B中所示的包括部分IUf(其包括在半径增加(例如，绕组半径增加)的方向上缠绕的螺旋结构)的电感元件IDf，电感元件IDg可以包括部分IUg，部分IUg包括在半径减小(例如，绕组半径减小)的方向上缠绕的螺旋结构。
电感元件IDg的每个部分IUg的两端可连接到在第二上金属化图案MN+1上实现的输入/输出线I/O1”、I/O2”、I/O3”和I/O4”。
因为第一保护环GR1g和第二保护环GR2g与图10A的第一和第二保护环GR1f和GR2f基本相同，所以省略了已经给出的描述。
在图11B中，虚线箭头指示部分IUg的缠绕方向(或可沿部分IUg流动的电流方向)。在图11B中，示出了逆时针缠绕部分(IUg)，但是本领域的技术人员可以基于这里已经描述的内容容易地得到包括顺时针缠绕部分的电感元件。
图12是用于解释根据一些其他实施例的电感元件IDh的图。更详细地，图12示出了对应于图1B的部分。
参考图12，电感元件IDh可包括第一贯通电极TE1h1和TE1h2、第二贯通电极TE2h1和TE2h2、第三贯通电极TE3h1和TE3h2以及第四贯通电极TE4h1和TE4h2。
第一贯通电极TE1h1和TE1h2可以邻近第二保护环GR2。第四贯通电极TE4h1和TE4h2可以邻近第一保护环GR1。第一贯通电极TE1h1和TE1h2可以在第四贯通电极TE4h1和TE4h2与第二保护环GR2之间。第四贯通电极TE4h1和TE4h2可以在第一贯通电极TE1h1和TE1h2与第一保护环GR1之间。第二贯通电极TE2h1和TE2h2可以在第一贯通电极TE1h1和TE1h2与第四贯通电极TE4h1和TE4h2之间。第三贯通电极TE3h1和TE3h2可以在第二贯通电极TE2h1和TE2h2与第四贯通电极TE4h1和TE4h2之间。
第一贯通电极TE1h1和TE1h2可以在Y方向上延伸。第一贯通电极TE1h1和TE1h2可以在Y方向上彼此间隔开。第一贯通电极TE1h1和TE1h2可以在Y方向上排列。第一贯通电极TE1h1和TE1h2可以在Y方向上彼此重叠。第一贯通电极TE1h1和第一贯通电极TE1h2可以交替布置。
第二贯通电极TE2h1和TE2h2可以在Y方向上延伸。第二贯通电极TE2h1和TE2h2可以在Y方向上彼此间隔开。第二贯通电极TE2h1和TE2h2可以在Y方向上排列。第二贯通电极TE2h1和TE2h2可以在Y方向上彼此重叠。第二贯通电极TE2h1和第二贯通电极TE2h2可以交替布置。
第三贯通电极TE3h1和TE3h2可以在Y方向上延伸。第三贯通电极TE3h1和TE3h2可以在Y方向上彼此间隔开。第三贯通电极TE3h1和TE3h2可以在Y方向上排列。第三贯通电极TE3h1和TE3h2可以在Y方向上彼此重叠。第三贯通电极TE3h1和第三贯通电极TE3h2可以交替布置。
第四贯通电极TE4h1和TE4h2可以在Y方向上延伸。第四贯通电极TE4h1和TE4h2可以在Y方向上彼此间隔开。第四贯通电极TE4h1和TE4h2可以在Y方向上排列。第四贯通电极TE4h1和TE4h2可以在Y方向上彼此重叠。第四贯通电极TE4h1和第四贯通电极TE4h2可以交替布置。
每个第一贯通电极TE1h1可以在X方向上与第二贯通电极TE2h1、第三贯通电极TE3h1的一部分、第三贯通电极TE3h2、和第四贯通电极TE4h1的一部分重叠。
每个第一贯通电极TE1h2可以在X方向上与第二贯通电极TE2h2、第三贯通电极TE3h1的一部分、第四贯通电极TE4h1的一部分、和第四贯通电极TE4h2重叠。
每个第二贯通电极TE2h1可以在X方向上与第三贯通电极TE3h1的一部分、第三贯通电极TE3h2的一部分和第四贯通电极TE4h1的一部分重叠。
每个第二贯通电极TE2h2可以在X方向上与第三贯通电极TE3h1的一部分和第四贯通电极TE4h2的一部分重叠。
每个第三贯通电极TE3h1可以在X方向上分别与第二贯通电极TE2h1的一部分和第二贯通电极TE2h2的一部分、第四贯通电极TE4h1的一部分和第四贯通电极TE4h2的一部分重叠。
每个第三贯通电极TE3h2可以在X方向上与第一贯通电极TE1h1的一部分、第二贯通电极TE2h1的一部分和第四贯通电极TE4h1的一部分重叠。
电感元件IDh可进一步包括第一上金属化图案MN_1、MN_2、MN_3和MN_4以及第一下金属化图案DK_1、DK_2、DK_3和DK_4。第一上金属化图案MN_1、MN_2、MN_3和MN_4可以在X方向上延伸。第一下金属化图案DK_1、DK_2、DK_3和DK_4可以在X方向上延伸。
第一上金属化图案MN_1、第一上金属化图案MN_2、第一上金属化图案MN_3和第一上金属化图案MN_4可以在Y方向上以列出的顺序布置。第一下金属化图案DK_2、第一下金属化图案DK_1、第一下金属化图案DK_4和第一下金属化图案DK_3可以在Y方向上以列出的顺序布置。
第一贯通电极TE1h1、第二贯通电极TE2h1、第三贯通电极TE3h1的一部分、第三贯通电极TE3h2、第四贯通电极TE4h1的一部分、第一上金属化图案MN_1和MN_2、以及第一下金属化图案DK_1和DK_2可以构成电感元件IDh的第一部分IUh1。
第一上金属化图案MN_1可以连接到第三贯通电极TE3h1和第二贯通电极TE2h1中的每个。第一下金属化图案DK_1可以连接到第二贯通电极TE2h1和第三贯通电极TE3h2中的每个。第一上金属化图案MN_2可以连接到第三贯通电极TE3h2和第一贯通电极TE1h1中的每个。第一下金属化图案DK_2可以连接到第一贯通电极TE1h1和第四贯通电极TE4h1中的每个。
第三贯通电极TE3h1、第一上金属化图案MN_1、第二贯通电极TE2h1、第一下金属化图案DK_1、第三贯通电极TE3h2、第一上金属化图案MN_2、第一贯通电极TE1h1、第一下金属化图案DK_2和第四贯通电极TE4h1可以形成三维缠绕结构。电感元件IDh的每个第一部分IUh1可以在绕组半径变宽或增加的方向上缠绕。
因此，通过第三贯通电极TE3h1引入的电流(或者沿着I/O1通过第一上金属化图案MN_1引入的电流)可以依次流过第一上金属化图案MN_1、第二贯通电极TE2h1、第一下金属化图案DK_1、第三贯通电极TE3h2、第一上金属化图案MN_2、第一贯通电极TE1h1、第一下金属化图案DK_2和第四贯通电极TE4h1。
第一贯通电极TE1h2、第二贯通电极TE2h2、第三贯通电极TE3h1的一部分、第四贯通电极TE4h1的一部分、第四贯通电极TE4h2、第一上金属化图案MN_3和第一下金属化图案DK_3和DK_4可以构成电感元件IDh的第二部分IUh2。
第一上金属化图案MN_3可以连接到第四贯通电极TE4h1和第一贯通电极TE1h2中的每个。第一下金属化图案DK_3可以连接到第一贯通电极TE1h2和第四贯通电极TE4h2中的每个。第一上金属化图案MN_4可以连接到第四贯通电极TE4h2和第二贯通电极TE2h2中的每个。第一下金属化图案DK_4可以连接到第二贯通电极TE2h2和第三贯通电极TE3h1中的每个。
第四贯通电极TE4h1、第一上金属化图案MN_3、第一贯通电极TE1h2、第一下金属化图案DK_3、第四贯通电极TE4h2和第一上金属化图案MN_4、第二贯通电极TE2h2、第一下金属化图案DK_4和第三贯通电极TE3h1可以形成三维缠绕结构。电感元件IDh的每个第二部分IUh2可以在绕组半径变窄或减小的方向上缠绕。
因此，通过第四贯通电极TE4h1引入的电流可以依次流过第一上金属化图案MN_3、第一贯通电极TE1h2、第一下金属化图案DK_3、第四贯通电极TE4h2、第一上金属化图案MN_4、第二贯通电极TE2h2、第一下金属化图案DK_4和第三贯通电极TE3h1。
电感元件IDh的第一部分IUh1和第二部分IUh2可沿绕组轴方向(即Y方向)交替重复布置。绕组元件的第一部分IUh1可以连接到输入/输出线I/O1和I/O2。
由上述连接关系本领域技术人员可以容易地知道，第一部分IUh1和第二部分IUh2感应的磁通量指向相同的方向。因此，可以增强第一部分IUh1的磁通量和第二部分IUh2的磁通量。
图13是用于解释根据一些其他实施例的电感元件IDi的图。更详细地，图13示出了对应于图1B的部分。
参考图13，电感元件IDi可包括交替重复设置的第一部分IUi1和第二部分IUi2。在这种情况下，因为每个第二部分IUi2与图12的第二部分IUh2基本相同，所以省略已经给出的描述。
电感元件IDi的每个第一部分IUi1可包括第一贯通电极TE1i、第二贯通电极TE2i、第三贯通电极TE3i1和TE3i2、以及第四贯通电极TE4i。
第一贯通电极TE1i可以邻近第二保护环GR2。第四贯通电极TE4i可以邻近第一保护环GR1。第一贯通电极TE1i可以在第四贯通电极TE4i和第二保护环GR2之间。第四贯通电极TE4i可以在第一贯通电极TE1i和第一保护环GR1之间。第二贯通电极TE2i可以在第一贯通电极TE1i和第四贯通电极TE4i之间。第三贯通电极TE3i1可以在第二贯通电极TE2i和第四贯通电极TE4i之间。
第一贯通电极TE1i可以在Y方向上延伸。第一贯通电极TE1i可以在Y方向上彼此间隔开。第一贯通电极TE1i可以在Y方向上排列。第一贯通电极TE1i可以在Y方向上彼此重叠。
第二贯通电极TE2i可以在Y方向上延伸。第二贯通电极TE2i可以在Y方向上彼此间隔开。第二贯通电极TE2i可以在Y方向上排列。第二贯通电极TE2i可以在Y方向上彼此重叠。
第三贯通电极TE3i1和TE3i2可以在Y方向上延伸。第三贯通电极TE3i1和TE3i2可以在Y方向上彼此间隔开。第三贯通电极TE3i1和TE3i2可以在Y方向上排列。第三贯通电极TE3i1和TE3i2可以在Y方向上彼此重叠。第三贯通电极TE3i1和第三贯通电极TE3i2可以交替布置。
第四贯通电极TE4i可以在Y方向上延伸。第四贯通电极TE4i可以在Y方向上彼此间隔开。第四贯通电极TE4i可以在Y方向上排列。第四贯通电极TE4i可以在Y方向上彼此重叠。
每个第一贯通电极TE1i可以在X方向上与第二贯通电极TE2i、第三贯通电极TE3i1的一部分、第三贯通电极TE3i2、和第四贯通电极TE4i1的一部分重叠。
每个第二贯通电极TE2i可以在X方向上与第三贯通电极TE3i1的一部分、第三贯通电极TE3i2、和第四贯通电极TE4i1的一部分重叠。
每个第三贯通电极TE3i1可以在X方向上与第二贯通电极TE2i的一部分重叠。
每个第三贯通电极TE3i2可以在X方向上与第一贯通电极TE1i1的一部分、第二贯通电极TE2i的一部分、和第四贯通电极TE4i的一部分重叠。
电感元件IDi还可以包括第一上金属化图案MN_1和MN_2以及第一下金属化图案DK_1和DK_2。第一上金属化图案MN_1和MN_2可以在X方向上延伸。第一下金属化图案DK_1和DK_2可以在X方向上延伸。
第一上金属化图案MN_1可以连接到第三贯通电极TE3i1和第二贯通电极TE2i中的每个。第一下金属化图案DK_1可以连接到第二贯通电极TE2i和第三贯通电极TE3i2中的每个。第一上金属化图案MN_2可以连接到第三贯通电极TE3i2和第一贯通电极TE1i中的每个。第一下金属化图案DK_2可以连接到第一贯通电极TE1i和第四贯通电极TE4i中的每个。
第三贯通电极TE3i1、第一上金属化图案MN_1、第二贯通电极TE2i、第一下金属化图案DK_1、第三贯通电极TE3i2、第一上金属化图案MN_2、第一贯通电极TE1i、第一下金属化图案DK_2和第四贯通电极TE4i可以形成三维缠绕结构。电感元件IDi的每个第一部分IUi1可以在绕组半径变宽或增加的方向上缠绕。
因此，通过第三贯通电极TE3i1引入的电流(或者沿着I/O1通过第一上金属化图案MN_1引入的电流)可以依次流过第一上金属化图案MN_1、第二贯通电极TE2i、第一下金属化图案DK_1、第三贯通电极TE3i2、第一上金属化图案MN_2、第一贯通电极TE1i1、第一下金属化图案DK_2和第四贯通电极TE4i。
在图13中，第一下金属化图案DK_2的一部分被第一上金属化图案MN_1覆盖，但是第一下金属化图案DK_2可以通过下通路VL连接到第一贯通电极TE1i和第四贯通电极TE4i。
图14A是用于解释根据一些其他实施例的第一保护环GR1j和多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4的图。更详细地，图14A示出了对应于图1B的部分。
图14B是沿着图14A中的切割线14A-14A'截取的截面图。
图14C是沿着图14A中的切割线14B-14B'截取的截面图。
参考图14A至图14C，因为电感元件ID和第二保护环GR2与参考图1A至图2D描述的基本相同，所以省略了已经给出的描述。
第一保护环GR1j可以具有与第二保护环GR2基本相同的形状和结构。
根据一些实施例，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'可包括非电感图案。根据一些实施例，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'可以比电感元件ID离衬底10更远。根据一些实施例，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'可以比第一上金属化图案MN离衬底10更远，第一上金属化图案MN是包括在电感元件ID中的最上面元件。例如，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'可以被包括在第三上金属化图案MN+2中。岛形第二上金属化图案MN+1可以在多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4与电感元件ID的第一上金属化图案MN之间。第二上金属化图案MN+1可以是用于多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4与电感元件的第一上金属化图案MN之间的连接(即，通路着落)的焊盘。
多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'中的每个可以比第二上金属化图案MN+1离衬底10更远，第二上金属化图案MN+1是第一保护环GR1j的最上面元件。因此，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'中的每个可以不穿过第一保护环GR1j。因此，多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4中的每个可以在第一保护环GR1j上方延伸。多个输入/输出线I/O1”'、I/O2”'、I/O3”'和I/O4”'中的每个可以接触设置在第一保护环GR1j上的上绝缘层30的一部分。
图15A是用于解释根据一些其他实施例的第一保护环GR1j和多个输入/输出线I/O1””、I/O2””、I/O3””和I/O4””的图。更详细地，图15A示出了对应于图1B的部分。
图15B是沿着图15A中的切割线15A-15A'截取的截面图。
图15C是沿着图15A中的切割线15B-15B'截取的截面图。
参考图15A至图15C，由于电感元件IDa与参考图5A至图5C所述的电感元件基本相同，第一和第二保护环GR1j和GR2与参考图14A至图14C所述的第一和第二保护环基本相同，因此省略了已经给出的描述。
根据一些实施例，多个输入/输出线I/O1””、I/O2””、I/O3””和I/O4””可以包括非电感图案。根据一些实施例，多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""可以比电感元件ID离衬底10更远。根据一些实施例，多个输入/输出线I/O1""、I/O2""、I/O3""、和I/O4""可以比第一下金属化图案DK离衬底10更远，第一下金属化图案DK是电感元件ID中包括的最下面元件。例如，多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""可以被包括在第三下金属化图案DK+2中。岛形第二下金属化图案DK+1可以在多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""与电感元件ID的第一下金属化图案DK之间。第二下金属化图案DK+1可以是用于多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""与电感元件的第一下金属化图案DK之间的连接(即，通路着落)的焊盘。
多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""中的每个可以比第二下金属化图案DK+1离衬底10更远，第二下金属化图案DK+1是第一保护环GR1j的最下面元件。因此，多个输入/输出线I/O1""、I/O2""、I/O3""、和I/O4""中的每个可以不穿过第一保护环GR1j。因此，多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""中的每个可以在第一保护环GR1j下方延伸。多个输入/输出线I/O1""、I/O2""、I/O3""和I/O4""中的每个可以接触设置在第一保护环GR1j下方的下绝缘层40的一部分。
根据一些实施例，电感元件(例如，图1B中的电感元件ID)可包括多个单元电感器。多个单元电感器中的每个可以包括在衬底中或延伸穿过衬底(例如，图2B中的衬底10)的2×N数量的多个贯通电极。N是大于或等于1的整数，并且N是多个单元电感器中的每个的匝数。
尽管已参考本发明的一些实施例具体示出和描述了本发明构思，但应理解，在不脱离权利要求的精神和范围的情况下，可对其进行形式和细节上的各种变更。
相关申请的交叉引用
本申请基于2022年9月14日在韩国知识产权局提交的第10-2022-0115797号韩国专利申请并要求其优先权，该申请的公开内容通过引用整体结合于此。

Claims (20)

1.一种集成电路，包括：
衬底，包括有源区，构成逻辑电路的多个晶体管提供在所述有源区上；
电感元件，邻近所述有源区并沿着所述有源区的边缘延伸；以及
第一保护环和第二保护环，配置为屏蔽所述有源区免受所述电感元件产生的磁通量的影响，
其中所述电感元件包括：
第一贯通电极，在垂直于所述衬底的上表面的第一方向上延伸；
上金属化图案，连接到所述第一贯通电极并在垂直于所述第一方向的第二方向上延伸；以及
下金属化图案，连接到所述第一贯通电极并在所述第二方向上延伸，
其中所述上金属化图案和所述下金属化图案彼此间隔开并且所述第一贯通电极在其间。
2.根据权利要求1所述的集成电路，其中所述第一贯通电极具有矩形水平截面。
3.根据权利要求1所述的集成电路，其中所述第一贯通电极具有岛形水平截面。
4.根据权利要求1所述的集成电路，其中所述上金属化图案在垂直于所述第一方向和所述第二方向中的每个的第三方向上与所述下金属化图案重叠。
5.根据权利要求1所述的集成电路，其中所述上金属化图案在垂直于所述第一方向和所述第二方向中的每个的第三方向上与所述下金属化图案间隔开。
6.根据权利要求1所述的集成电路，其中所述电感元件还包括连接到所述下金属化图案并与所述第一贯通电极间隔开的第二贯通电极。
7.根据权利要求6所述的集成电路，其中所述衬底的一部分在所述第一贯通电极和所述第二贯通电极之间。
8.根据权利要求6所述的集成电路，还包括第一磁导率控制层，所述第一磁导率控制层在所述第一贯通电极和所述第二贯通电极之间并且具有与所述衬底的磁导率不同的磁导率。
9.根据权利要求8所述的集成电路，其中所述第一磁导率控制层在所述衬底和所述上金属化图案之间。
10.根据权利要求8所述的集成电路，其中所述第一磁导率控制层在所述衬底和所述下金属化图案之间。
11.根据权利要求8所述的集成电路，还包括第二磁导率控制层，所述第二磁导率控制层在所述第一磁导率控制层上并且在所述第一贯通电极和所述第二贯通电极之间，并且具有与所述衬底的磁导率不同的磁导率。
12.根据权利要求1所述的集成电路，其中所述晶体管的栅电极在所述第二方向上延伸。
13.根据权利要求1所述的集成电路，其中所述晶体管的栅电极在垂直于所述第一方向和所述第二方向中的每个的第三方向上延伸。
14.根据权利要求1所述的集成电路，
其中所述电感元件的所述上金属化图案、所述下金属化图案和所述第一贯通电极构成缠绕结构，并且
所述电感元件的绕组轴平行于第三方向，所述第三方向垂直于所述第一方向和所述第二方向中的每个。
15.根据权利要求14所述的集成电路，其中所述第一保护环和所述第二保护环中的每个在所述第三方向上延伸。
16.根据权利要求15所述的集成电路，其中所述第一保护环和所述第二保护环中的每个包括在所述衬底中并且在所述第三方向上延伸的保护环贯通电极。
17.根据权利要求16所述的集成电路，其中所述保护环贯通电极在所述第三方向上的长度大于或等于所述电感元件在所述第三方向上的长度。
18.根据权利要求1所述的集成电路，其中所述电感元件在所述第一保护环和所述第二保护环之间。
19.根据权利要求1所述的集成电路，其中所述电感元件被包括在阻抗匹配电路中。
20.根据权利要求1所述的集成电路，其中所述电感元件被包括在天线中。
CN202311175206.3A 2022-09-14 2023-09-12 集成电路 Pending CN117712085A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0115797 2022-09-14
KR1020220115797A KR20240037025A (ko) 2022-09-14 2022-09-14 집적 회로

Publications (1)

Publication Number Publication Date
CN117712085A true CN117712085A (zh) 2024-03-15

Family

ID=86646455

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311175206.3A Pending CN117712085A (zh) 2022-09-14 2023-09-12 集成电路

Country Status (4)

Country Link
US (1) US20240088200A1 (zh)
EP (1) EP4340019A1 (zh)
KR (1) KR20240037025A (zh)
CN (1) CN117712085A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566409B2 (en) * 2016-05-10 2020-02-18 Dumitru Nicolae LESENCO Integrated quantized inductor and fabrication method thereof
JP2019009343A (ja) * 2017-06-27 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置および増幅回路
US10504784B2 (en) * 2017-10-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor structure for integrated circuit

Also Published As

Publication number Publication date
KR20240037025A (ko) 2024-03-21
EP4340019A1 (en) 2024-03-20
US20240088200A1 (en) 2024-03-14

Similar Documents

Publication Publication Date Title
US8659126B2 (en) Integrated circuit ground shielding structure
US9406604B2 (en) Vertically oriented semiconductor device and shielding structure thereof
KR101398733B1 (ko) 수직 배향된 반도체 소자 및 그 차폐 구조물
US9899982B2 (en) On-chip electromagnetic bandgap (EBG) structure for noise suppression
US20080230820A1 (en) Semiconductor device
US8791784B2 (en) Vertically oriented semiconductor device and shielding structure thereof
US20140117496A1 (en) Semiconductor device having ground shield structure and fabrication method thereof
US20090095989A1 (en) Multi-finger transistors including partially enclosing conductive lines
US8675368B2 (en) Vertically oriented semiconductor device and shielding structure thereof
US11387234B2 (en) Semiconductor device
US11569393B2 (en) Apparatus and method for a low loss coupling capacitor
KR101298425B1 (ko) 고성능 션트 커패시터를 구비하는 ｒｆ 전력 트랜지스터 디바이스 및 그 방법
US20230056697A1 (en) Semiconductor device and manufacturing method thereof
EP4340019A1 (en) Integrated circuit
TW202412115A (zh) 積體電路
CN104103630A (zh) 半导体器件
US20240105724A1 (en) Three-dimensional semiconductor device and method of fabricating the same
JP2023182419A (ja) 半導体装置及びその製造方法
CN117936566A (zh) 半导体器件
CN114597248A (zh) 带半导体间隔件的鳍式晶体管
CN117012824A (zh) 三维半导体器件
CN116504784A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication