KR102083601B1 - 체커 보드 레이아웃들을 갖는 scr들 - Google Patents

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Abstract

정전 방전(ESD, Electro-Static Discharge) 보호 회로는 p-타입 고농도 도핑된 반도체 스트립들(p+ 스트립들)의 복수의 그룹들 및 n-타입 고농도 도핑된 반도체 스트립들(n+ 스트립들)의 복수의 그룹들을 포함하여, 복수의 행들 및 열들을 갖는 어레이를 형성한다. 행들 및 열들 각각에서, p+ 스트립들의 복수의 그룹들 및 n+ 스트립들의 복수의 그룹들은 교번하는 레이아웃으로 할당된다. ESD 보호 회로는 복수의 게이트 스택들을 더 포함하고, 게이트 스택들 각각은 p+ 스트립들의 복수의 그룹들 중 한 그룹의 에지에 정렬된 제1 에지 및 n+ 스트립들의 복수의 그룹들 중 한 그룹의 에지에 정렬된 제2 에지를 포함한다.

Description

체커 보드 레이아웃들을 갖는 SCR들{SCRS WITH CHECKER BOARD LAYOUTS}
본 출원은 “SCRs with Checker Board Layouts”이라는 명칭으로 2015년 10월 1일에 출원된 미국 가출원 제62/236,002호의 우선권을 청구하며, 이 가출원은 그 전체가 참조로서 본 명세서에 통합된다.
실리콘-제어 정류기(SCR, Silicon-Controlled Rectifier) 디바이스들은 우수한 정전 방전(ESD, Electro-Static Discharge) 면역성을 가지며, 무선 주파수(RF, Radio Frequency) 및 고속 디바이스들을 포함하는 저 캐패시턴스 애플리케이션들을 위한 우수한 후보들이다. 그러나, 종래의 SCR들은 낮은 턴온 속도 및 높은 트리거 전압들을 가지며, 따라서 높은 턴온 속도 및 낮은 트리거 전압들을 필요로 하는 동작들에 적합하지 않다.
몇몇 실시예들에 따라, ESD 보호 회로는 p-타입 고농도 도핑된 반도체 스트립들(p+ 스트립들)의 복수의 그룹들 및 n-타입 고농도 도핑된 반도체 스트립들(n+ 스트립들)의 복수의 그룹들을 포함하여, 복수의 행들 및 열들을 갖는 어레이를 형성한다. 행들 및 열들 각각에서, p+ 스트립들의 복수의 그룹들 및 n+ 스트립들의 복수의 그룹들은 교번하는 레이아웃으로 할당된다. ESD 보호 회로는 복수의 게이트 스택들을 더 포함하고, 게이트 스택들 각각은 p+ 스트립들의 복수의 그룹들 중 한 그룹의 에지에 정렬된 제1 에지 및 n+ 스트립들의 복수의 그룹들 중 한 그룹의 에지에 정렬된 제2 에지를 포함한다. ESD 보호 회로는 p+ 스트립들의 복수의 그룹들 중 제1 그룹을 n+ 스트립들의 복수의 그룹들 중 제2 그룹에 전기적으로 연결하는 컨덕터를 더 포함하며, 제1 그룹과 제2 그룹은 동일한 열 내에 있다.
다른 실시예들에 따라, ESD 보호 회로는 제1 전도성 타입의 반도체 기판과, 제1 전도성 타입과 반대인 제2 전도성 타입의 제1 웰 영역 및 제2 웰 영역을 포함한다. 제1 웰 영역 및 제2 웰 영역은 반도체 기판의 일부분에 의해 서로 분리된다. 제1 반도체 스트립은 행 방향으로 연장되며, 제1 웰 영역과 중첩되고 접촉한다. 제1 반도체 스트립은 제1 도전성 타입의 제1 고농도 도핑된 부분, 제2 전도성 타입의 제2 고농도 도핑된 부분, 및 제1 부분을 제2 부분에 연결하는 제2 전도성 타입의 제3 부분을 포함한다. 제1 게이트 스택은 제1 반도체 스트립의 제3 부분에 중첩한다. 제2 반도체 스트립은 행 방향으로 연장되며, 제2 웰 영역과 중첩되고 접촉한다. 제2 반도체 스트립은 제1 도전성 타입의 제4 고농도 도핑된 부분, 제2 전도성 타입의 제5 고농도 도핑된 부분, 및 제4 부분을 제5 부분에 연결하는 제2 전도성 타입의 제6 부분을 포함한다. 제1 부분 및 제5 부분은 동일한 제1 열 내에 있다. 제2 부분 및 제4 부분은 동일한 제2 열 내에 있다. 제2 게이트 스택은 제2 반도체 스트립의 제6 부분에 중첩한다. 제1 컨덕터는 제2 부분을 제4 부분에 전기적으로 연결한다. 제1 게이트 스택 및 제2 게이트 스택과 제1 반도체 스트립 및 제2 반도체 스트립은 SCR/다이오드-스트링 유닛에 포함된다.
또 다른 실시예들에 따라, ESD 보호 회로는 p-타입 반도체 기판과, 제1, 제2, 제3 및 제4 다이오드를 포함하는 다이오드 스트링을 포함한다. 제1, 제2, 제3 및 제4 다이오드는 소정 열에 순차적으로 정렬된다. 제1, 제2, 제3 및 제4 다이오드 각각은 p+ 반도체 스트립을 애노드로서, 그리고 n-타입 반도체 스트립 및 n+ 반도체 스트립을 캐소드로서 포함한다. 제1, 제2, 제3 및 제4 다이오드의 애노드들 및 캐소드들은 어레이를 형성한다. 어레이의 행들 및 열들 각각에서, 애노드들 및 캐소드들은 교번 레이아웃으로 할당된다. ESD 보호 회로는 n-타입 반도체 스트립과 중첩하는 게이트 전극과, 4개의 n-웰 영역들을 더 포함하며, n-웰 영역들은 각각 제1, 제2, 제3 및 제4 다이오드 중 하나와 중첩하거나 접촉한다. 4개의 n-웰 영역들은 p-타입 반도체 기판의 부분들에 의해 서로 분리된다.
또 다른 실시예들에 따라, ESD 보호 디바이스는 제1 노드와 제2 노드 사이에 전기적으로 결합되는 제1 브랜치를 포함한다. 제1 브랜치는 제1 전도성 타입(conductivity type)의 기판 내의 제2 전도성 타입의 제1 복수의 웰 영역들 ― 제2 전도성 타입은 제1 전도성 타입과 반대이고, 제1 복수의 웰 영역들은 제1 복수의 행들로 배열되고, 제1 복수의 웰 영역들은 서로 물리적으로 분리됨 ― , 및 제1 복수의 웰 영역들 상의 제1 복수의 다이오드들 ― 제1 복수의 다이오드들은 제1 복수의 행들 및 제1 복수의 열들로 배열되고, 제1 복수의 다이오드들의 제1 서브세트는 순방향으로 제1 노드와 제2 노드 사이에 전기적으로 결합되고, 제1 복수의 다이오드들의 제2 서브세트는 제1 노드와 제2 노드 사이에 전기적으로 분리됨 ― 을 포함한다. 제1 복수의 다이오드들의 각각의 다이오드는 제1 전도성 타입을 갖는 제1 반도체 스트립, 및 제2 전도성 타입을 갖는 제2 반도체 스트립을 포함하며,여기서, 제1 복수의 열들의 각각의 열의 인접한 다이오드들 중 제1 다이오드는 제1 방향을 따라 인접한 다이오드들 중 제2 다이오드의 대응 제2 반도체 스트립과 정렬된 대응 제1 반도체 스트립을 갖고, 제1 복수의 열들의 각각의 열의 인접한 다이오드들 중 제1 다이오드는 제1 방향과 평행한 제2 방향을 따라 인접한 다이오드들 중 제2 다이오드의 대응 제1 반도체 스트립과 정렬된 대응 제2 반도체 스트립을 갖고, 제1 복수의 열들 중 적어도 하나의 열에서 제1 노드와 제2 노드 사이에 전기적으로 결합되는 다이오드들의 개수는 제1 복수의 행들의 개수 미만이다.
또 다른 실시예들에 따라, ESD 보호 디바이스는 제1 노드와 제2 노드 사이에 병렬로 전기적으로 결합되는 복수의 유닛 디바이스들을 포함한다. 각각의 유닛 디바이스는 제1 노드와 제2 노드 사이에 병렬로 결합된 하나 이상의 실리콘-제어 정류기(SCR, Silicon-Controlled Rectifier)/다이오드-스트링 조합 유닛들을 포함한다. 각각의 SCR/다이오드-스트링 조합 유닛은, 제1 전도성 타입을 갖는, 제1 반도체 스트립 내의 제1 영역, 및 제1 전도성 타입과 반대인 제2 전도성 타입을 갖는, 제1 반도체 스트립 내의 제2 영역을 포함하며, 제1 영역 및 제2 영역은 제1 웰 영역 내에 있고, 제1 웰 영역은 제2 전도성 타입을 갖고, 제1 영역과 제2 영역 사이의 제1 접합부는 제1 다이오드를 형성한다. 각각의 SCR/다이오드-스트링 조합 유닛은, 제2 전도성 타입을 갖는 제2 반도체 스트립 내의 제3 영역, 제1 전도성 타입을 갖는 제2 반도체 스트립 내의 제4 영역 ― 제3 영역 및 제4 영역은 제2 웰 영역 내에 있고, 제2 웰 영역은 제2 전도성 타입을 갖고, 제1 웰 영역 및 제2 웰 영역은 물리적으로 분리되고, 제3 영역과 제4 영역 사이의 제2 접합부는 제2 다이오드를 형성하고, 제1 다이오드 및 제2 다이오드는 단일 열 및 복수의 행들로 배열되는 복수의 다이오드들 중 2개의 다이오드들이고, 제1 노드와 제2 노드 사이에 전기적으로 결합되는 복수의 다이오드들의 다이오드 개수는 복수의 행들의 개수 미만임 ― , 및 제2 영역을 제4 영역에 전기적으로 연결하는 제1 컨덕터를 더 포함한다. 각각의 유닛 디바이스는 제1 노드와 제2 노드 사이에 병렬로 결합된 하나 이상의 다이오드-스트링-프리 SCR 유닛들을 더 포함한다. 각각의 다이오드-스트링-프리 SCR 유닛은, 제1 반도체 스트립 내의 제5 영역 및 제6 영역 ― 제5 영역 및 제6 영역은 제1 전도성 타입을 갖고, 제5 영역 및 제6 영역은 제1 웰 영역 내에 있음 ― , 및 제2 반도체 스트립 내의 제7 영역 및 제8 영역 ― 제7 영역 및 제8 영역은 제2 전도성 타입을 갖고, 제7 영역 및 제8 영역은 제2 웰 영역 내에 있음 ― 을 포함한다.
또 다른 실시예들에 따라, ESD 보호 디바이스는, 제1 전도성 타입의 기판 ― 기판은 제2 전도성 타입의 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역과, 제3 웰 영역 내의 제2 전도성 타입의 제4 웰 영역 및 제5 웰 영역을 갖고, 제2 전도성 타입은 제1 전도성 타입과 상이하고, 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역은 서로 물리적으로 분리되고, 제4 웰 영역 및 제5 웰 영역은 서로 물리적으로 분리됨 ― , 제1 웰 영역, 제3 웰 영역 및 제4 웰 영역에 걸쳐 연장되는 제1 반도체 스트립 ― 제1 반도체 스트립은 제1 웰 영역 내에 제1 전도성 타입의 제1 영역 및 제2 전도성 타입의 제2 영역을 갖고, 제4 웰 영역 내에 제2 전도성 타입의 제3 영역 및 제1 전도성 타입의 제4 영역을 갖고, 제1 영역과 제2 영역 사이의 제1 접합부는 제1 다이오드를 형성하고, 제3 영역과 제4 영역 사이의 제2 접합부는 제2 다이오드를 형성함 ― , 제2 웰 영역, 제3 웰 영역 및 제5 웰 영역에 걸쳐 연장되는 제2 반도체 스트립 ― 제2 반도체 스트립은 제2 웰 영역 내에 제2 전도성 타입의 제5 영역 및 제1 전도성 타입의 제6 영역을 갖고, 제5 웰 영역 내에 제1 전도성 타입의 제7 영역 및 제2 전도성 타입의 제8 영역을 갖고, 제5 영역과 제6 영역 사이의 제3 접합부는 제3 다이오드를 형성하고, 제7 영역과 제8 영역 사이의 제4 접합부는 제4 다이오드를 형성함 ― , 제1 영역과 제3 영역에 전기적으로 연결되는 제1 노드, 및 제5 영역과 제7 영역에 전기적으로 연결되는 제2 노드를 포함하며, 제1 다이오드 및 제2 다이오드는 순방향으로 제1 노드와 제2 노드 사이에 전기적으로 결합되는 제1 복수의 다이오드들 중 2개의 다이오드들이고, 제1 복수의 다이오드들은 제1 복수의 행들 및 제1 복수의 열들로 배열되고, 제1 복수의 행들 중 적어도 하나의 행 내의 제1 복수의 다이오드들의 다이오드 개수는 제1 복수의 열들의 개수 미만이고, 제3 다이오드 및 제4 다이오드는 역방향으로 제1 노드와 제2 노드 사이에 전기적으로 결합되는 제2 복수의 다이오드들 중 2개의 다이오드들이고, 제2 복수의 다이오드들은 제2 복수의 행들 및 제2 복수의 열들로 배열되고, 제2 복수의 행들 중 적어도 하나의 행 내의 제2 복수의 다이오드들의 다이오드 개수는 제2 복수의 열들의 개수 미만이다.
실시예들 및 실시예들의 장점들에 대한 더욱 완전한 이해를 위해, 이제 첨부 도면들과 함께 취해지는 아래의 설명들에 대한 참조가 이루어진다.
도 1a는 몇몇 실시예들에 따른 실리콘-제어 정류기(SCR) 및 다이오드 스트링 유닛(이하에서는 SCR/다이오드-스트링 유닛으로 참조됨)의 상면도를 예시하며, 여기서 2개의 다이오드들이 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 1b는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛의 상면도를 예시하며, 여기서 2개의 다이오드들이 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 2는 몇몇 실시예들에 따른, A-A 라인을 포함하는 평면으로 도 1a의 SCR/다이오드-스트링 유닛의 단면도를 예시한다.
도 3은 몇몇 실시예들에 따른 도 2의 SCR/다이오드-스트링 유닛의 회로도를 예시한다.
도 4는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 유닛들의 상면도를 예시한다.
도 5a는 몇몇 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛의 상면도를 예시하며, 여기서 4개의 다이오드들은 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 5b는 몇몇 실시예들에 따른 도 5a의 SCR/다이오드-스트링 콤보 유닛의 회로도를 예시한다.
도 5c는 몇몇 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛의 상면도를 예시하며, 여기서 3개의 다이오드들은 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 5d는 몇몇 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛의 상면도를 예시하며, 여기서 4개의 다이오드들은 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 5e는 몇몇 실시예들에 따른 도 5d의 SCR/다이오드-스트링 콤보 유닛의 회로도를 예시한다.
도 5f는 몇몇 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛의 상면도를 예시하며, 여기서 3개의 다이오드들은 다이오드 스트링을 형성하기 위해 직렬로 연결된다.
도 6은 몇몇 실시예들에 따른, B-B 라인을 포함하는 평면으로 도 5a의 SCR/다이오드-스트링 콤보 유닛의 단면도를 예시한다.
도 7은 몇몇 실시예들에 따른 도 5a의 SCR/다이오드-스트링 콤보 유닛의 회로도를 예시한다.
도 8a는 몇몇 실시예들에 따른 다이오드-스트링-프리 SCR 유닛의 상면도를 예시한다.
도 8b는 몇몇 실시예들에 따른 다이오드-스트링-프리 SCR 유닛의 상면도를 예시하며, 여기서 다이오드-스트링-프리 SCR 유닛은 도 8a에 도시된 다이오드-스트링-프리 SCR 유닛의 절반을 포함한다.
도 8c는 몇몇 실시예들에 따른 다이오드-스트링-프리 SCR 유닛의 상면도를 예시한다.
도 9a는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 유닛들을 포함하는 정전 방전(ESD) 보호 디바이스를 예시한다.
도 9b는 몇몇 실시예들에 따른 도 9a의 ESD 보호 디바이스의 회로도를 예시한다.
도 10은 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:1과 동일하다.
도 11은 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:2와 동일하다.
도 12a는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:3과 동일하다.
도 12b는 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:3과 동일하다.
도 12c는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:3과 동일하다.
도 12d는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛(들) 및 다이오드-스트링-프리 SCR 유닛들을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛(들)의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율은 1:3과 동일하다.
도 13은 몇몇 실시예들에 따른 개별적 SCR/다이오드-스트링 유닛들의 다이오드 스트링 내의 다이오드들의 개수와 SCR/다이오드-스트링 유닛들의 예시적인 동작 전압들 사이의 관계를 보여주는 표를 예시한다.
도 14a는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 유닛들을 포함하는 ESD 보호 디바이스를 예시한다.
도 14b는 몇몇 실시예들에 따른 도 14a의 ESD 보호 디바이스의 회로도를 예시한다.
도 15a는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 유닛들을 포함하는 ESD 보호 디바이스를 예시한다.
도 15b는 몇몇 실시예들에 따른 도 15a의 ESD 보호 디바이스의 회로도를 예시한다.
도 16a는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛들 및 다이오드-스트링-프리 SCR 유닛(들)을 포함하는 ESD 보호 디바이스를 예시하며, 여기서 SCR/다이오드-스트링 유닛들의 개수 대 다이오드-스트링-프리 SCR 유닛(들)의 개수의 비율은 2:1과 동일하다.
도 16b는 몇몇 실시예들에 따른 도 16a의 ESD 보호 디바이스의 회로도를 예시한다.
도 17은 몇몇 실시예들에 따른 ESD 보호 디바이스를 예시한다.
도 18은 몇몇 실시예들에 따른 ESD 보호 디바이스를 예시한다.
개시물의 실시예들의 제조 및 사용은 아래에서 상세히 논의된다. 그러나, 실시예들은 광범위한 특정 문맥들에서 구현될 수 있는 다수의 적용가능한 개념들을 제공한다는 것이 인식되어야 한다. 논의된 특정 실시예들은 예시적인 것이며, 개시물의 범위를 제한하지 않는다.
실리콘-제어 정류기들(SCR) 및 다이오드 스트링들을 포함하는 정전 방전(ESD) 보호 디바이스들이 다양한 예시적인 실시예들에 따라 제공된다. 몇몇 실시예들에 따른 ESD 보호 디바이스들의 변형들이 논의된다. 다양한 관점들 및 예시적 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하는데 동일한 참조 번호들이 사용된다.
*도 1a는 SCR 및 다이오드 스트링을 내부에 포함하는 유닛(이하에서는 SCR/다이오드-스트링 유닛으로 지칭됨)의 상면도를 예시한다. SCR/다이오드-스트링 유닛(20F)은 복수의 반도체 스트립들(22)을 포함하며, 이 반도체 스트립들은 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(들)(24)에 의해 둘러싸인다. 도 2를 참고하여, 반도체 스트립들(22)은 STI 영역들(24) 사이에 부분들(22’)을 포함하며, STI 영역들(24)의 상부면들 위에 있는 반도체 핀들(22”)을 포함할 수도 또는 포함하지 않을 수도 있다. 도 1a에서, STI 영역들(24)은 예시를 목적으로 제공된다. 다른 실시예들에서, 반도체 스트립들(22)을 서로로부터 전기적으로 격리시키도록 구성되는 임의의 적절한 격리 구조들이 STI 영역들(24) 대신에 사용될 수 있다.
다시 도 1a를 참고하여, 복수의 반도체 스트립들(22)은 서로 병렬인 길이방향들을 갖는다. 이웃하는 반도체 스트립들(22)은 균일한 피치를 가질 수 있다. 복수의 게이트 스택들(28)은 반도체 스트립들(22) 위에 형성되며, 반도체 스트립들(22)의 상부면들 및 측벽들에 접촉하도록 형성될 수 있다. 게이트 스택들(28) 각각은 게이트 유전체층 및 게이트 전극(미도시)을 포함한다.
웰 영역들(26)(26A 및 26B 포함)이 형성되고, 부분들(22B)이 게이트 스택들(28)에 의해 커버되는 반도체 스트립들(22)의 부분들(22B)은 또한 웰 영역들(26)의 부분들일 수 있다. 몇몇 실시예들에서, 웰 영역들(26)은 n-웰 영역들이고, 이는 예를 들어, 약 1E16 /cm3 내지 약 1E19 /cm3의 n-타입 불순물 농도를 가질 수 있다. 따라서, 반도체 스트립들(22)의 부분들(22B)은 n-타입이다. 반도체 스트립들(22)은 고농도로 도핑된 p-타입(p+) 영역들(22A) 및 고농도로 도핑된 n-타입(n+) 영역들(22C)을 포함하며, 이는 예를 들어, 각각 약 1E19 /cm3 내지 약 5E21 /cm3 의 p-타입 불순물 농도 및 n-타입 불순물 농도를 갖는다.
반도체 스트립들(22)은 다이오드들(D1 및 D2)을 형성한다. 다이오드들(D1 및 D2) 각각은 애노드로서 p-타입 반도체 스트립 부분들(22A)을 그리고 캐소드로서 n-타입 반도체 스트립 부분들(22B 및 22C)을 갖는다. 다이오드(D1)의 애노드 및 캐소드는 SCR/다이오드-스트링 유닛(20F)의 상단 좌측 부분 및 상단 우측 부분 상에 있다. 다이오드(D2)의 애노드 및 캐소드는 SCR/다이오드-스트링 유닛(20F)의 하단 우측 부분 및 하단 좌측 부분 상에 있다. 따라서, p+ 영역들(22A) 및 n+ 영역들(22C)이 체커 보드 패턴에 할당되고, 여기서 체커 보드 패턴은 체커 보드의 각각의 행 및 각각의 열에 교번(alternating) 레이아웃에 할당된 반복하는 기본 단위들을 갖는다.
콘택 플러그들일 수 있는 금속 연결부들(30)이 상호연결부를 위해 형성된다. 금속 연결부들(30)을 통해, 다이오드(D1) 내의 모든 반도체 스트립들(22A)은 상호연결된다. 다이오드(D1) 내의 모든 반도체 스트립들(22C)은 상호연결된다. 다이오드(D2) 내의 모든 반도체 스트립들(22A)은 상호연결된다. 다이오드(D2) 내의 모든 반도체 스트립들(22C)은 상호연결된다. 뿐만 아니라, 다이오드(D1)의 반도체 스트립들(22C)은 예를 들어, 금속 연결부들(32)(예컨대, 금속 라인들, 비아들, 및 콘택 플러그들)을 통해 다이오드(D2)의 반도체 스트립들(22A)에 연결된다. 따라서, 다이오드들(D1 및 D2)은 다이오드 스트링을 형성한다. 다이오드(D1)의 애노드(22A)는 금속 연결부들(32)을 통해 입력/출력 패드(34)에 연결될 수 있다. 다이오드(D2)의 캐소드(22C)는 금속 연결부들(32)을 통해 전기 접지일 수 있는 Vss 노드(36)에 연결될 수 있다. 다이오드들(D1 및 D2)은 동일한 방향으로 바이어싱되며, 다이오드들(D1 및 D2) 각각의 캐소드는 동일한 다이오드의 각각의 애노드보다 Vss 노드(36)에 더 가깝다. 예시된 실시예에서, 다이오드들(D1 및 D2)은 패드(34)와 Vss 노드(36) 사이에 순방향으로 연결된다.
도 1b는 몇몇 실시예들에 따른 SCR/다이오드-스트링 유닛들(20R)의 상면도를 예시한다. 이들 실시예들은 반도체 스트립들(22)이 패드(34)와 Vss 노드(36) 사이에 역방향으로 연결되는 다이오드들(D1’ 및 D2’)을 형성하는 것을 제외하고, 도 1a의 실시예들과 유사하다. 다이오드들(D1’ 및 D2’)은 p+ 영역들(22A) 및 n+ 영역(22C) 이 바뀌는 것을 제외하고, 다이오드들(D1 및 D2)과 유사하다. 뿐만 아니라, 웰 영역들(26)(26A 및 26B를 포함)은 n-타입 웰 영역인 딥 웰 영역(27) 내에 형성되는 p-웰 영역들이다. 몇몇 실시예들에서, 웰 영역들(26)은 약 1E16 /cm3 내지 약 1E19 /cm3 의 p-타입 불순물 농도를 가질 수 있고, 딥 웰 영역(27)은 약 1E16 /cm3 내지 약 1E19 /cm3의 n-타입 불순물 농도를 가질 수 있다.
도 2는 도 1a에 도시된 구조의 단면도를 예시하며, 여기서 단면도는 도 1a의 A-A 라인을 포함하는 평면으로부터 얻어진다. 몇몇 실시예들에서, 기판(38)은 p-타입 기판(p-sub)이다. 따라서, 도 2의 구조는 PNP 바이폴라 트랜지스터(T1) 및 NPN 바이폴라 트랜지스터(T2)를 형성한다. 바이폴라 트랜지스터(T1) 는 이미터로서 p+ 스트립들(22A)을, 베이스로서 n-웰 영역(26A)을, 그리고 콜렉터로서 p-sub(38)를 포함한다. 바이폴라 트랜지스터(T2)는 이미터로서 n+ 스트립들(22C) 및 n-웰 영역(26A)을, 베이스로서 p-sub(38)를, 그리고 콜렉터로서 n-웰 영역(26A)을 포함한다. 바이폴라 트랜지스터들(T1 및 T2)은 결합하여 SCR을 형성하며, 이는 이하에서 SCR1으로 지칭된다. 대안적 실시예들에서, 기판(38)은 n-타입 기판(n-sub)일 수 있으며, 웰 영역들(26), 스트립들(22A), 및 스트립들(22B)은 p-타입 기판들을 이용하는 실시예들에 비해 반대 극성들의 불순물들을 사용하여 도핑될 수 있다. 따라서, 그러한 실시예들에서, 트랜지스터(T1)는 NPN 바이폴라 트랜지스터이고, 트랜지스터(T2)는 PNP 바이폴라 트랜지스터이다.
도 3은 SCR/다이오드-스트링 유닛(20F)의 회로도를 예시하며, 여기서 다이오드들(D1 및 D2) 및 바이폴라 트랜지스터들(PNP1 및 NPN1)이 예시된다. SCR1은 다이오드 스트링(D1 및 D2)의 전류들에 의해 트리거링된다. SCR/다이오드-스트링 유닛(20F)은 SCR1의 높은 ESD 방전 능력으로 인하여 높은 ESD 방전 능력을 갖는다. 반면에, 다이오드들(D1 및 D2)은 또한 패드(34)와 Vss 노드(36) 사이에 결합된다. 따라서, SCR/다이오드-스트링 유닛(20F)은 다이오드들(D1 및 D2)의 높은 턴온 속도로 인하여 높은 턴온 속도를 갖는다. 높은 턴온 속도는 충전 디바이스 모드(CDM, Charge Device Mode)에서 ESD 보호를 위해 바람직하다.
도 4는 병렬로 연결된 복수의 SCR/다이오드-스트링 유닛들(20F)을 포함하는 ESD 보호 디바이스의 상면도를 예시한다. SCR/다이오드-스트링 유닛들(20F) 각각은 패드(34) 및 Vss 노드(36)에 연결된다. P+ 영역들(22A) 및 n+ 영역들(22C)은 체커 보드 패턴으로 할당된다. 이들 실시예들은 우수한 ESD 방전 능력을 갖는데, 이는 ESD 방전 전류가 크게 증가되기(multiply) 때문이다. 반면에, SCR/다이오드-스트링 유닛들(20F) 각각의 다이오드 스트링은 패드(34)와 Vss 노드(36) 사이에 결합되기 때문에, 턴온 속도는 높다. 예시된 실시예에서, SCR/다이오드-스트링 유닛들(20F) 각각은 패드(34)와 Vss 노드(36) 사이에 순방향으로 연결되고, ESD 보호 디바이스는 양의 전압들에 대한 보호를 제공한다. 다른 실시예들에서, ESD 보호 디바이스는 음의 전압들에 대한 보호를 제공할 수 있다. 그러한 실시예들에서, SCR/다이오드-스트링 유닛들(20F)은 SCR/다이오드-스트링 유닛들(20R)과 교체되며, 이는 패드(34)와 Vss 노드(36) 사이에 역방향으로 연결된다.
도 5a는 입력/출력 패드(34)와 Vss 노드(36) 사이에 캐스케이딩된 2개의 SCR/다이오드-스트링 유닛들(20F)(동일한 구조를 갖는 20A 및 20B를 포함함)을 포함하는 SCR/다이오드-스트링 콤보 유닛(44F)을 예시한다. 이들 실시예들에서 P+ 영역들(22A) 및 n+ 영역들(22C)(도 1a 참고)은 또한 체커 보드 패턴으로 할당된다. 이들 실시예들에서, SCR/다이오드-스트링 유닛(20A)의 다이오드(D2)의 캐소드를 SCR/다이오드-스트링 유닛(20B)의 다이오드(D3)의 애노드에 연결하기 위하여 금속 연결부(46)가 형성된다. 따라서, SCR/다이오드-스트링 콤보 유닛(44F)은 동일한 방향으로 바이어싱된 4개의 다이오드들(D1, D2, D3, 및 D4)을 포함하는 다이오드 스트링을 포함한다. 4개의 다이오드들을 포함하는 다이오드 스트링으로, SCR/다이오드-스트링 콤보 유닛(44F)의 홀딩 전압(holding voltage)은 단일 SCR/다이오드-스트링 유닛(20F)의 홀딩 전압에 비해 증가된다. 예시된 실시예들에서, 다이오드들(D1, D2, D3, 및 D4)은 패드(34)와 Vss 노드(36) 사이에 순방향으로 직렬로 연결된다. 도 5b는 도 5a에 예시된 SCR/다이오드-스트링 콤보 유닛(44F)의 회로도를 예시하며, 회로의 SCR 부분은 SCR/다이오드-스트링 콤보 유닛(44F)의 다이오드 스트링을 명확히 예시하기 위해 생략된다.
도 5c는 대안적인 실시예들에 따라 SCR/다이오드-스트링 콤보 유닛(44F)을 예시한다. 이들 실시예들은 각각의 다이오드 스트링을 형성하는 3개의 다이오드들(D1, D2 및 D3)(4개의 다이오드들 대신)이 존재하는 것을 제외하고, 도 5a의 실시예들과 유사하다. 예시된 실시예들에서, 다이오드들(D1, D2, 및 D3)은 패드(34)와 Vss 노드(36) 사이에 순방향으로 직렬로 연결된다.
도 5d는 입력/출력 패드(34)와 Vss 노드(36) 사이에 캐스케이딩된 2개의 SCR/다이오드-스트링 유닛들(20R)(동일한 구조를 갖는 20A 및 20B를 포함함)을 포함하는 SCR/다이오드-스트링 콤보 유닛(44R)을 예시한다. 이들 실시예들에서 P+ 영역들(22A) 및 n+ 영역들(22C)은 또한 체커 보드 패턴으로 할당된다. 이들 실시예들에서, SCR/다이오드-스트링 유닛(20A)의 다이오드(D2’)의 애노드를 SCR/다이오드-스트링 유닛(20B)의 다이오드(D3’)의 캐소드에 연결하기 위하여 금속 연결부(46)가 형성된다. 따라서, SCR/다이오드-스트링 콤보 유닛(44R)은 동일한 방향으로 바이어싱된 4개의 다이오드들(D1’, D2’, D3’, 및 D4’)을 포함하는 다이오드 스트링을 포함한다. 4개의 다이오드들을 포함하는 다이오드 스트링으로, SCR/다이오드-스트링 콤보 유닛(44R)의 홀딩 전압은 단일 SCR/다이오드-스트링 유닛(20R)의 홀딩 전압에 비해 증가된다. 예시된 실시예에서, D1’, D2’, D3’, 및 D4’은 패드(34)와 Vss 노드(36) 사이에 역방향으로 직렬로 연결된다. 도 5e는 도 5d에 예시된 SCR/다이오드-스트링 콤보 유닛(44R)의 회로도를 예시하며, 회로의 SCR 부분은 SCR/다이오드-스트링 콤보 유닛(44R)의 다이오드 스트링을 명확히 예시하기 위해 생략된다.
도 5f는 대안적인 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛(44R)을 예시한다. 이들 실시예들은 3개의 다이오드들(D1’, D2’ 및 D3’)(4개의 다이오드들 대신)이 역방향으로 패드(34)와 Vss 노드(36) 사이에 직렬로 연결되는 것을 제외하고, 도 5d의 실시예들과 유사하다.
대안적 실시예들에서, SCR/다이오드-스트링 콤보 유닛을 형성하기 위하여 더 많은(예컨대, 3, 4, 5 및 6개) SCR/다이오드-스트링 유닛들(20F 및/또는 20R)이 캐스케이딩될 수 있다. 도 1a, 1b, 5a, 5d 및 5f에서 알 수 있는 바와 같이, 예시적인 실시예들에 따른 SCR/다이오드-스트링 콤보 유닛들의 예시적인 동작 전압은 캐스케이딩된 SCR/다이오드-스트링 유닛들(20F 및/또는 20R)의 개수를 변경함으로써 조정될 수 있다. 도 13은 캐스케이딩된 SCR/다이오드-스트링 유닛(20F)(도 1a 참고)의 개수의 함수로서 SCR/다이오드-스트링 콤보 유닛들의 예시적인 동작 전압을 예시한다. 예를 들어, SCR/다이오드-스트링 유닛(20F)이 도 1a에 도시된 바와 같이 2개 내지 3개 다이오드들을 가질 때, 예시적인 동작 전압은 약 0.9 볼트일 수 있다. 2개의 SCR/다이오드-스트링 유닛들(20F), 및 따라서 직렬로 연결된 4개 다이오드들을 포함하는, 도 5a에 도시된 바와 같은 SCR/다이오드-스트링 콤보 유닛(44F)은 약 1.8 볼트의 예시적인 동작 전압을 갖는다. 5개의 직렬로 연결된 다이오드들이 약 1.8 볼트의 예시적인 동작 전압을 또한 가질 수 있다. 직렬로 연결된 다이오드들의 개수가 6~8개로 증가될 때, 예시적인 동작 전압은 약 2.5 볼트로 증가될 수 있다. 직렬로 연결된 다이오드들의 개수가 9~11개로 증가될 때, 예시적인 동작 전압은 약 3.3 볼트로 증가될 수 있다. 직렬로 연결된 다이오드들의 개수가 13~14개로 증가될 때, 예시적인 동작 전압은 약 5 볼트로 증가될 수 있다. 직렬로 연결된 다이오드들의 개수가 4개를 초과할 때, 예시적인 동작 전압은 약 5 볼트를 초과할 수 있다. 유사하게, SCR/다이오드-스트링 유닛(20R)이 도 1b에 도시된 바와 같이 2개 내지 3개 다이오드들을 가질 때, 예시적인 동작 전압은 약 -0.9 볼트일 수 있다. 2개의 SCR/다이오드-스트링 유닛들(20R), 및 따라서 직렬로 연결된 4개 다이오드들을 포함하는, 도 5d에 도시된 바와 같은 SCR/다이오드-스트링 콤보 유닛(44R)은 약 -1.8 볼트의 예시적인 동작 전압을 갖는다. 5개의 직렬로 연결된 다이오드들은 약 -1.8 볼트의 예시적인 동작 전압을 또한 가질 수 있다. 직렬로 연결된 다이오드들의 개수가 6~8개로 증가될 때, 예시적인 동작 전압은 약 -2.5 볼트일 수 있다. 직렬로 연결된 다이오드들의 개수가 9~11개로 증가될 때, 예시적인 동작 전압은 약 -3.3 볼트일 수 있다. 직렬로 연결된 다이오드들의 개수가 13~14개로 증가될 때, 예시적인 동작 전압은 약 -5 볼트일 수 있다. 직렬로 연결된 다이오드들의 개수가 14개를 초과할 때, 예시적인 동작 전압은 약 -5 볼트 미만일 수 있다.
도 6은 도 5a에 도시된 구조의 단면도를 예시하며, 여기서 단면도는 도 5a의 B-B 라인을 포함하는 평면으로부터 얻어진다. 도 6에 도시된 바와 같이, 3개의 SCR들이 형성된다. SCR1은 SCR/다이오드-스트링 유닛(20A)에 의해 형성된 SCR이다. SCR1은 n-웰 영역들(26A 및 26B), 위에 놓인 p+ 부분들(22A) 및 n+ 부분들(22C)을 포함한다. SCR2는 SCR/다이오드-스트링 유닛(20B)에 의해 형성된 SCR이다. SCR2는 n-웰 영역들(26C 및 26D), 위에 놓인 p+ 부분들(22A) 및 n+ 부분들(22C)을 포함한다. SCR3은 n-웰 영역들(26A 및 26D), 위에 놓인 p+ 부분들(22A) 및 n+ 부분들(22C)을 포함한다. SCR1, SCR2, 및 SCR3 각각의 세부사항들은 도 2에 대한 논의를 참고하여 발견될 수 있다.
도 7은 SCR/다이오드-스트링 콤보 유닛(44F)의 회로도를 예시하며, 여기서 트랜지스터들(PNP1 및 NPN1)은 SCR1을 형성하고(도 6), 트랜지스터들(PNP2 및 NPN2)은 SCR2를 형성하며(도 6), 트랜지스터들(PNP1 및 NPN3)은 SCR3를 형성한다(도 6). 다이오드들(D1, D2, D3, 및 D4)은 패드(34)와 Vss 노드(36) 사이에 순방향으로 직렬로 연결된다. SCR들(SCR1, SCR2, 및 SCR3)은 다이오드 스트링(D1, D2, D3, 및 D4)의 전류들에 의해 트리거링된다. 유사하게, SCR/다이오드-스트링 콤보 유닛(44F)은 다이오드들(D1, D2, D3, 및 D4)의 높은 턴온 속도로 인하여 높은 턴온 속도를 갖는다.
도 8a는 몇몇 실시예들에 따른 다이오드-스트링-프리 SCR 유닛(50F)을 예시한다. 다이오드-스트링-프리 SCR 유닛(50F)은 순방향으로 패드(34)와 Vss 노드(36) 사이에 연결되는 SCR들을 포함하며, 패드(34)와 Vss 노드(36)로부터 직접 연결되는 어떠한 다이오드 스트링도 포함하지 않는다. 이들 실시예들에서, 다이오드-스트링-프리 SCR 유닛(50F)의 반도체 스트립들(22) 각각은 동일한 전도성 타입으로 도핑되며, 반도체 스트립들(22A)은 p-타입이고, 반도체 스트립들(22C)은 n-타입이다. 따라서, 게이트 스택들(28)의 반대면들 상에 동일한 반도체 스트립(22)의 부분들은 동일한 전도성 타입이고, 따라서 다이오드를 형성하지 않는다.
도 8a에서, SCR들(SCR1, SCR2, 및 SCR3)은 마킹되고, 여기서 SCR들(SCR1, SCR2, 및 SCR3) 각각은 p+ 스트립, n+ 스트립, 아래 놓인 n-웰 영역들(26), 및 n-웰 영역들(26) 아래 놓이는 p-sub(38)으로 형성된다. 따라서, 다이오드-스트링-프리 SCR 유닛(50F)은 SCR/다이오드-스트링 콤보 유닛(44F)(도 5a, 5b, 5c, 6 및 7)과 유사한 높은 ESD 전류들을 전도시키는 능력을 갖는다.
도 8b는 대안적인 실시예들에 따른 다이오드-스트링-프리 SCR 유닛(50F)을 예시한다. 이들 실시예들은 이들 실시예들에서의 다이오드-스트링-프리 SCR 유닛(50F)이 도 8a의 다이오드-스트링-프리 SCR 유닛(50F)의 절반부(좌측 절반부 또는 우측 절반부)를 포함하는 것을 제외하고는, 도 8a의 실시예들과 유사하다. 대안적으로 말해, 도 8a의 다이오드-스트링-프리 SCR 유닛(50F)은 도 8b의 다이오드-스트링-프리 SCR 유닛(50F) 중 2개를 합함으로써 조립될 수 있다.
도 8c는 몇몇 실시예들에 따른 다이오드-스트링-프리 SCR 유닛(50R)을 예시한다. 다이오드-스트링-프리 SCR 유닛(50R)은 역방향으로 패드(34)와 Vss 노드(36) 사이에 연결되는 SCR들을 포함하며, 패드(34)와 Vss 노드(36)로부터 직접 연결되는 어떠한 다이오드 스트링도 포함하지 않는다. 이들 실시예들에서, 다이오드-스트링-프리 SCR 유닛(50R)의 반도체 스트립들(22) 각각은 동일한 전도성 타입으로 도핑되며, 반도체 스트립들(22A)은 p-타입이고, 반도체 스트립들(22C)은 n-타입이다. 따라서, 게이트 스택들(28)의 반대면들 상에 동일한 반도체 스트립(22)의 부분들은 동일한 전도성 타입이고, 따라서 다이오드를 형성하지 않는다.
SCR/다이오드-스트링 유닛들(20F 및 20R)(도 1a 및 1b) 및 SCR/다이오드-스트링 콤보 유닛들(44F 및 44R)(도 5a, 5b, 5c, 5d, 5e 및 5f)은 높은 턴온 속도의 바람직한 피쳐들을 가지며, 따라서 CDM 오버슛(overshoot)을 감소시킬 수 있다. 반면에, 다이오드-스트링-프리 SCR 유닛들(50F 및 50R)(도 8a, 8b 및 8c)은 더 많은 SCR들을 갖고, 따라서 높은 ESC-전류 애플리케이션들에 대해 더 나은 ESD 보호를 제공할 수 있다. 따라서, SCR/다이오드-스트링 유닛들(20F 및 20R) 및 SCR/다이오드-스트링 콤보 유닛들(44F 및 44R)을 다이오드-스트링-프리 SCR 유닛들(50F 및 50R)과 결합함으로써, CDM 오버슛을 감소시키고 높은 ESD 전류를 전도시키는 요건이 충족될 수 있다.
도 9a, 10, 11, 12a, 12b, 12c 및 12d는 예시적인 ESD 보호 디바이스들의 부분들의 상면도들을 예시한다. ESD 보호 디바이스들은 예시된 부분들을 반복하는 더 많은 부분들을 포함할 수 있다는 것에 유념한다. 도 9a, 10, 11, 12a, 12b, 12c 및 12d에 예시된 ESD 보호 디바이스들은 SCR/다이오드-스트링 콤보 유닛(44F)의 개수 대 다이오드-스트링-프리 SCR 유닛(50F)의 개수의 상이한 비율들을 갖는다. 도 9a에 예시된 ESD 보호 디바이스는 SCR/다이오드-스트링 콤보 유닛(44F)을 포함하고, 어떠한 다이오드-스트링-프리 SCR 유닛(50F)도 포함하지 않는다. 따라서, 비율은 1:0이다. 예시된 실시예에서, ESD 보호 디바이스는 4개의 행들 및 복수의 열들로 배열된 복수의 다이오드들을 포함한다. 다른 실시예들에서, 행들의 개수(N) 및 열들의 개수(M)는 ESD 보호 디바이스에 대한 설계 요건에 따라 변경될 수 있다.
도 9b는 도 9a에 예시된 ESD 보호 디바이스의 회로도를 예시하며, 회로의 SCR 부분은 ESD 보호 디바이스의 다이오드 스트링을 명확히 예시하기 위해 생략된다. 예시된 실시예에서, 회로는 다이오드들 D(n,m)을 포함하며, n은 1 내지 행들의 개수(N)이고, m은 1 내지 열들의 개수(M)이다. 예시된 실시예에서, 행들의 개수(N)는 3과 동일하다. 다른 실시예들에서, 행들의 개수(N)는 ESD 보호 디바이스에 대한 설계 요건에 따라 변경될 수 있다. 몇몇 실시예들에서, 각각의 열 내의 모든 다이오드들은 순방향으로 패드(34)와 Vss 노드(36) 사이에 직렬로 결합되고, 각각의 행 내의 모든 다이오드들은 순방향으로 패드(34)와 Vss 노드(36) 사이에 병렬로 결합된다. 따라서, 모든 다이오드들 D(n,m)는 2차원 그리드 구성으로 배열된다.
도 10에 예시된 ESD 보호 디바이스는 각각의 다이오드-스트링-프리 SCR 유닛(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 몇몇 실시예들에서, 그러한 ESD 보호 디바이스는 여러번 유닛(52)을 반복함으로써 형성될 수 있다. 유닛(52)은 하나의 SCR/다이오드-스트링 콤보 유닛(44F) 및 하나의 다이오드-스트링-프리 SCR 유닛(50F)을 포함한다. 따라서, 비율은 1:1이다.
도 11에 예시된 ESD 보호 디바이스는 매 2개의 다이오드-스트링-프리 SCR 유닛(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 몇몇 실시예들에서, 그러한 ESD 보호 디바이스는 여러번 유닛 구조(54)를 반복함으로써 형성될 수 있다. 유닛 구조(54)는 제일 왼쪽의 다이오드-스트링-프리 SCR 유닛(50F)이 SCR/다이오드-스트링 콤보 유닛(44F)과 가장 오른쪽 다이오드-스트링-프리 SCR 유닛(50F) 사이에 개재되도록, 하나의 SCR/다이오드-스트링 콤보 유닛(44F) 및 2개의 다이오드-스트링-프리 SCR 유닛들(50F)을 포함한다. 따라서, 비율은 1:2이다. 도 12a-12d를 참고로 하여 하기에 상세히 설명되는 바와 같이, SCR/다이오드-스트링 콤보 유닛(44F) 및 다이오드-스트링-프리 SCR 유닛(50F)은 SCR/다이오드-스트링 유닛들의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율을 변경하지 않고, 유닛 구조물 내에 복수의 구성들로 배열될 수 있다. 예를 들어, 대안적 실시예들에서, SCR/다이오드-스트링 콤보 유닛(44F)은 유닛 구조물(54) 내에 가장 왼쪽 다이오드-스트링-프리 SCR 유닛(50F)과 가장 오른쪽 다이오드-스트링-프리 SCR 유닛(50F) 사이에 개재될 수 있다.
도 12a에 예시된 ESD 보호 회로는 매 3개의 다이오드-스트링-프리 SCR 유닛(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 몇몇 실시예들에서, 그러한 ESD 보호 디바이스는 여러번 유닛 구조(54)를 반복함으로써 형성될 수 있다. 유닛 구조물(56)은 하나의 SCR/다이오드-스트링 콤보 유닛(44F) 및 3개의 다이오드-스트링-프리 SCR 유닛(50F)을 포함한다. 따라서, 비율은 1:3이다.
도 12b에 예시된 ESD 보호 회로는 매 3개의 다이오드-스트링-프리 SCR 유닛(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 따라서, 비율은 1:3이다. 도 12b에 예시된 ESD 보호 디바이스는 각각의 유닛 구조물(56) 내에 SCR/다이오드-스트링 콤보 유닛(44F)이 가장 왼쪽 다이오드-스트링-프리 SCR 유닛(50F)으로 바뀌는 것을 제외하고는 도 12a에 예시된 ESD 보호 디바이스와 유사하다.
도 12c에 예시된 ESD 보호 회로는 매 3개의 다이오드-스트링-프리 SCR 유닛(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 따라서, 비율은 1:3이다. 도 12c에 예시된 ESD 보호 디바이스는 각각의 유닛 구조물(56) 내에 SCR/다이오드-스트링 콤보 유닛(44F)이 중간 다이오드-스트링-프리 SCR 유닛(50F)으로 바뀌는 것을 제외하고는 도 12a에 예시된 ESD 보호 디바이스와 유사하다.
도 12d에 예시된 ESD 보호 디바이스는 매 3개의 다이오드-스트링-프리 SCR 유닛들(50F)에 대응하는 하나의 SCR/다이오드-스트링 콤보 유닛(44F)을 포함한다. 따라서, 비율은 1:3이다. 도 12d에 예시된 ESD 보호 회로는 각각의 유닛 구조물(56) 내에 SCR/다이오드-스트링 콤보 유닛(44F)이 가장 오른쪽 다이오드-스트링-프리 SCR 유닛(50F)으로 바뀌는 것을 제외하고는 도 12a에 예시된 ESD 보호 회로와 유사하다.
도 9a, 10, 11, 12a, 12b, 12c 및 12d를 추가로 참고하여, 1:1, 1:2 및 1:3와 동일한 SCR/다이오드-스트링 콤보 유닛(44F)의 개수 대 다이오드-스트링-프리 SCR 유닛(50F)의 개수의 상이한 비율들을 갖는 ESD 보호 디바이스들은이 예시된다. 다른 실시예들에서, ESD 보호 회로들은 ESD 보호 디바이스들에 대한 설계 사양들에 따라, SCR/다이오드-스트링 콤보 유닛(44F)의 개수 대 다이오드-스트링-프리 SCR 유닛(50F) 개수의 임의의 적절한 비율을 가질 수 있다. 몇몇 실시예들에서, ESD 보호 디바이스는 N1:N2가 기약 분수(irreducible fraction)이도록 N1:N2와 동일한 SCR/다이오드-스트링 콤보 유닛(44F)의 개수 대 다이오드-스트링-프리 SCR 유닛(50F)의 개수의 비율들을 가질 수 있으며, 여기서 N1 및 N2는 음의 정수가 아니다. 그러한 ESD 보호 회로는 유닛 구조물을 여러번 반복함으로써 형성될 수 있으며, 여기서 유닛 구조물은 N1개 SCR/다이오드-스트링 콤보 유닛들(44F) 및 N2개 다이오드-스트링-프리 SCR 유닛들(50F)을 포함한다. 몇몇 실시예들에서, SCR/다이오드-스트링 콤보 유닛들(44F) 및 다이오드-스트링-프리 SCR 유닛들(50F)은 유닛 구조물 내에 복수의 구성들로 배열될 수 있다. 몇몇 실시예들에서, 유닛 구조물이 N1개 SCR/다이오드-스트링 콤보 유닛들(44F) 및 N2개 다이오드-스트링-프리 SCR 유닛들(50F)을 포함할 때, 가능한 구성들의 개수는 이항 계수(binomial coefficient) (N1+N2)!/(N1!*N2!)와 동일하다.
도 9a, 10, 11, 12a, 12b, 12c 및 12d를 추가로 참고하여, ESD 보호 디바이스들은 패드(34)와 Vss 노드(36) 사이에 순방향으로 연결된 다이오드들 및 SCR들을 포함하는 SCR/다이오드-스트링 콤보 유닛들(44F) 및 다이오드-스트링-프리 SCR 유닛들(50F)을 포함한다. 따라서, 도 9a, 10, 11, 12a, 12b, 12c 및 12d에 예시된 ESD 보호 회로들은 양의 전압들에 대한 보호를 제공하도록 구성된다. 다른 실시예들에서, SCR/다이오드-스트링 콤보 유닛들(44F) 및 다이오드-스트링-프리 SCR 유닛들(50F)을 각각 SCR/다이오드-스트링 콤보 유닛들(44R) 및 다이오드-스트링-프리 SCR 유닛들(50R)로 교체함으로서, 음의 전압들에 대한 보호를 제공하도록 구성되는 ESD 보호 디바이스들이 형성될 수 있다.
도 14a는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 콤보 유닛들(44F)을 포함하는 ESD 보호 디바이스를 예시한다. 도 14a에 예시된 ESD 보호 디바이스는 다이오드들 D(n,m)의 서브세트가 패드(34)와 Vss 노드(36) 사이에 연결되는 것을 제외하고 도 9a에 예시된 ESD 보호 디바이스와 유사하다. 따라서, 다이오드들 D(n,m)의 서브세트는 불완전한 2차원 그리드의 적어도 2개의 행들 및/또는 적어도 2개의 열들이 상이한 개수의 다이오드들을 포함하도록, 불완전한 2차원 그리드 구성으로 배열될 수 있다.
도 14b는 몇몇 실시예들에 따른 도 14a에 예시된 ESD 보호 디바이스의 회로도를 예시한다. 예시된 실시예들에서, ESD 보호 디바이스는 9개의 다이오드들을 포함하며, 다이오드들 중 6개는 패드(34)와 Vss 노드(36) 사이에 연결된다. 예시된 실시예에서, 제1 행은 다이오드 D(1,2)를 포함하고, 제2 행은 병렬로 연결된 다이오드들 D(2,1) 및 D(2,2)를 포함하고, 제3 행은 병렬로 연결된 다이오드들 D(3,1), D(3,2) 및 D(3,3)을 포함한다. 또한, 제1 열은 직렬로 연결된 다이오드들 D(2,1) 및 D(3,1)를 포함하고, 제2 열은 직렬로 연결된 다이오드들 D(1,2), D(2,2) 및 D(3,2)를 포함하고, 제3 열은 D(3,3)을 포함한다. 도 14b에 도시된 다이오드들 D(n,m)의 특정 배열은 단지 예시를 목적으로 제공된다. 다른 실시예들에서, 따라서 다이오드들 D(n,m)은 ESD 디바이스들에 대한 설계 요건들에 기반하여 임의의 적절한 구성으로 배열될 수 있다. 예를 들어, 몇몇 실시예들에서, ESD 디바이스들의 다이오드들은 각각의 행이 제1 개수의 다이오드들을 포함하고 각각의 열이 제2 개수의 다이오드들을 포함하도록, 복수의 행들 및 열들로 배열될 수 있으며, 여기서 제1 개수는 1 내지 열들의 개수(M)이고, 제2 개수는 1 내지 행들의 개수(N)이다. 몇몇 실시예들에서, 상이한 행들 및 열들은 상이한 개수의 다이오드들을 가질 수 있다. 다른 실시예들에서, 몇몇 행들 및/또는 열들은 동일한 개수의 다이오드들을 가질 수 있다. 패드(34)와 Vss 노드(36) 사이에 다이오드들을 연결하는데 있어서의 그러한 플렉서빌리티는 ESD 보호 디바이스들의 턴온 속도들 및 트리거 전압들을 미세조정하는데 있어서의 더욱 우수한 플렉서빌리티를 허용한다.
도 14a 및 14b를 또한 참고하여, SCR/다이오드-스트링 콤보 유닛들(44F)은 불완전한 그리드의 제1 열이 다이오드들 D(2,1) 및 D(3,1)을 포함하고, 불완전한 그리드의 제2 열이 다이오드들 D(1,2), D(2,2) 및 D(3,2)을 포함하고, 불완전한 그리드의 제3 행이 다이오드 D(3,3)를 포함하도록 배열된다. 다른 실시예들에서, 불완전한 그리드의 열들은 SCR/다이오드-스트링 콤보 유닛들(44F)을 재배열함으로써 원하는 구성으로 재배열될 수 있다. 예를 들어, 몇몇 대안적 실시예들에서, 불완전한 그리드의 제1 열은 다이오드들 D(1,2), D(2,2) 및 D(3,2)을 포함할 수 있고, 불완전한 그리드의 제2 열은 다이오드들 D(2,1) 및 D(3,1)을 포함할 수 있고, 불완전한 그리드의 제3 행은 다이오드 D(3,3)를 포함할 수 있으며, 이는 가장 왼쪽 SCR/다이오드-스트링 콤보 유닛(44F)을 중간 SCR/다이오드-스트링 콤보 유닛(44F)으로 바꿈으로써 달성된다.
도 15a는 몇몇 실시예들에 따른 병렬로 연결된 복수의 SCR/다이오드-스트링 콤보 유닛들(44R)을 포함하는 ESD 보호 디바이스를 예시한다. 도 15a에 예시된 ESD 보호 디바이스는 다이오드들 D’(n,m)이 역방향으로 패드(34)와 Vss 노드(36) 사이에 연결되는 것을 제외하고 도 14a에 예시된 ESD 보호 디바이스와 유사하다. 따라서, 도 15a에 예시된 ESD 디바이스는 음의 전압들에 대한 보호를 제공한다. 도 15b는 몇몇 실시예들에 따른 도 15a의 ESD 디바이스의 회로도를 예시한다.
도 15a 및 15b를 또한 참고하여, SCR/다이오드-스트링 콤보 유닛들(44R)은 불완전한 그리드의 제1 열이 다이오드들 D’(2,1) 및 D’(3,1)을 포함하고, 불완전한 그리드의 제2 열이 다이오드들 D’(1,2), D’(2,2) 및 D’(3,2)을 포함하고, 불완전한 그리드의 제3 행이 다이오드 D’(3,3)를 포함하도록 배열된다. 다른 실시예들에서, 불완전한 그리드의 열들은 SCR/다이오드-스트링 콤보 유닛들(44R)을 재배열함으로써 원하는 구성으로 재배열될 수 있다. 예를 들어, 몇몇 대안적 실시예들에서, 불완전한 그리드의 제1 열은 다이오드들 D’(1,2), D’(2,2) 및 D’(3,2)을 포함할 수 있고, 불완전한 그리드의 제2 열은 다이오드들 D’(2,1) 및 D’(3,1)을 포함할 수 있고, 불완전한 그리드의 제3 행은 다이오드 D’(3,3)를 포함할 수 있으며, 이는 가장 왼쪽 SCR/다이오드-스트링 콤보 유닛(44R)을 중간 SCR/다이오드-스트링 콤보 유닛(44R)으로 바꿈으로써 달성된다.
도 16a는 매 2개 SCR/다이오드-스트링 콤보 유닛들(44F)에 대응하는 하나의 다이오드-스트링-프리 SCR 유닛(50F)을 포함하는 ESD 보호 디바이스를 예시한다. 따라서, SCR/다이오드-스트링 콤보 유닛(44F)의 개수 대 다이오드-스트링-프리 SCR 유닛(50F)의 개수의 비율은 2:1이다. 또한, SCR/다이오드-스트링 콤보 유닛(44F)의 모든 다이오드들이 패드(34)와 Vss 노드(36) 사이에 전기적으로 결합되는 것은 아니다. 예시된 실시예에서, 2개의 SCR/다이오드-스트링 콤보 유닛들(44F) 중 하나의 SCR/다이오드-스트링 콤보 유닛의 3개 다이오드들 중 2개가 패드(34)와 Vss 노드(36) 사이에 결합된다. 도 16b는 몇몇 실시예들에 따른 도 16a의 ESD 보호 디바이스의 회로도를 예시한다.
도 17은 몇몇 실시예들에 따른 ESD 보호 디바이스를 예시한다. 몇몇 실시예들에서, ESD 보호 디바이스는 패드(34)와 Vss 노드(36) 사이에 병렬로 연결된 순방향 브랜치(58) 및 역방향 브랜치(60)를 포함한다. 순방향 브랜치(58)는 (도 4, 9a, 10, 11, 12a, 12b, 12c, 12d, 14a 및 16a에 예시된 ESD 디바이스들과 같은) 복수의 SCR/다이오드-스트링 콤보 유닛들(44F) 및 복수의 다이오드-스트링-프리 SCR 유닛들(50F)을 사용하여 구현될 수 있다. 역방향 브랜치(60)는 복수의 SCR/다이오드-스트링 콤보 유닛들(44R) 및 복수의 다이오드-스트링-프리 SCR 유닛들(50R)을 사용하여 구현될 수 있다. 몇몇 실시예들에서, 역방향 브랜치(60)는 SCR/다이오드-스트링 콤보 유닛들(44F) 및 다이오드-스트링-프리 SCR 유닛들(50F)이 SCR/다이오드-스트링 콤보 유닛들(44R) 및 다이오드-스트링-프리 SCR 유닛들(50R)로 교체되는 것을 제외하고 순방향 브랜치(58)와 유사한 구조를 가질 수 있다. 따라서, 도 17에 예시된 ESD 보호 디바이스는 양 및 음의 전압들에 대한 보호를 제공한다. 예를 들어, 도 18은 ESD 보호 디바이스를 예시하며, 도 14a에 예시된 ESD 보호 디바이스는 순방향 브랜치(58)로서 구현되고, 도 15a에 예시된 ESD 보호 디바이스는 역방향 브랜치(60)로서 구현된다.
본 개시물의 실시예들은 수 개의 바람직한 피쳐들을 갖는다. ESD 보호 회로의 형성은 다양한 반도체 제조 프로세스들과 호환된다. 특히, ESD 보호 회로의 형성은 반도체 스트립들 간의 간격과 무관하게 핀 전계 효과 트랜지스터들(FinFET, Fin Field-Effect Transistor)을 형성하기 위한 제조 프로세스와 완전히 호환된다. 뿐만 아니라, ESD 보호 회로의 트리거 전압 및 홀딩 전압은 다이오드 스트링의 캐스케이딩된 다이오드들의 개수를 변경함으로써 조정될 수 있다. 뿐만 아니라, CDM 오버슛을 감소시키고 높은 ESD 전류를 전도시키기 위한 요건들은 SCR/다이오드-스트링 콤보 유닛들의 개수 대 다이오드-스트링-프리 SCR 유닛들의 개수의 비율을 조정하는 것을 통해 밸런싱될 수 있다.
실시예들 및 그들의 장점들이 상세히 설명되었으나, 첨부된 청구항들에 의해 정의되는 바와 같은 실시예들의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에 설명된 프로세스, 머신, 제조물, 및 물질, 수단, 방법들과 단계들의 조합물의 특정 실시예들로 제한되도록 의도되지 않는다. 본 기술분야의 당업자들은 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현존하거나 추후에 개발될 프로세스들, 머신들, 제조물들, 물질, 수단, 방법 또는 단계들의 조합들이 개시내용에 따라 이용될 수 있다는 것을 손쉽게 인식할 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제조물, 물질, 수단, 방법 또는 단계들의 조합들을 그들의 범위 내에 포함시키도록 의도된다. 또한, 각각의 청구항은 개별적 실시예를 구성하고, 다양한 청구항들 및 실시예들의 조합이 개시물의 범위 내에 있다.

Claims (10)

  1. 정전 방전(ESD, Electro-Static Discharge) 보호 디바이스에 있어서,
    제1 노드와 제2 노드 사이에 전기적으로 커플링된(coupled) 제1 브랜치 및 제2 브랜치를 포함하고,
    상기 제1 브랜치는:
    제1 전도성 타입(conductivity type)의 기판 내의 제2 전도성 타입의 제1 복수의 웰 영역들 ― 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대이고, 상기 제1 복수의 웰 영역들은 제1 복수의 행들로 배열되고, 상기 제1 복수의 웰 영역들은 서로 물리적으로 분리됨 ― ; 및
    상기 제1 복수의 웰 영역들 상의 제1 복수의 다이오드들 ― 상기 제1 복수의 다이오드들은 상기 제1 복수의 행들 및 제1 복수의 열들로 배열되고, 상기 제1 복수의 다이오드들의 제1 서브세트는 순방향으로 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되고, 상기 제1 복수의 다이오드들의 제2 서브세트는 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 디커플링됨(decoupled) ―
    을 포함하며, 상기 제1 복수의 다이오드들의 제1 서브세트 내에서, 상기 제1 복수의 열들 중 적어도 하나의 열에서 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 다이오드들의 개수가 상기 제1 복수의 행들의 개수 미만이 되도록 조정되고,
    상기 제2 브랜치는,
    상기 기판 내의 상기 제2 전도성 타입의 딥 웰 영역(deep well region);
    상기 딥 웰 영역 내의 상기 제1 전도성 타입의 제2 복수의 웰 영역들 ― 상기 제2 복수의 웰 영역들은 제2 복수의 행들로 배열되고, 상기 제2 복수의 웰 영역들은 서로 물리적으로 분리됨 ― ; 및
    상기 제2 복수의 웰 영역들 상의 제2 복수의 다이오드들 ― 상기 제2 복수의 다이오드들은 상기 제2 복수의 행들 및 제2 복수의 열들로 배열되고, 상기 제2 복수의 다이오드들의 제1 서브세트는 역방향으로 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되고, 상기 제2 복수의 다이오드들의 제2 서브세트는 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 디커플링됨 ―
    을 포함하며, 상기 제2 복수의 다이오드들의 제1 서브세트 내에서, 상기 제2 복수의 열들 중 적어도 하나의 열에서 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 다이오드들의 개수는 상기 제2 복수의 행들의 개수 미만이 되도록 조정되는 것인,
    정전 방전(ESD) 보호 디바이스.
  2. 제1항에 있어서,
    상기 제1 복수의 행들의 상이한 행들은 서로 전기적으로 커플링된 상기 제1 복수의 다이오드들의 제1 서브세트의 상이한 개수의 다이오드들을 갖는 것인, 정전 방전(ESD) 보호 디바이스.
  3. 제1항에 있어서,
    상기 제1 복수의 열들의 상이한 열들은 서로 전기적으로 커플링된 상기 제1 복수의 다이오드들의 제1 서브세트의 상이한 개수의 다이오드들을 갖는 것인, 정전 방전(ESD) 보호 디바이스.
  4. 정전 방전(ESD) 보호 디바이스에 있어서,
    제1 노드와 제2 노드 사이에 병렬로 전기적으로 커플링된 제1 복수의 유닛 디바이스들 및 제2 복수의 유닛 디바이스들
    을 포함하고,
    상기 제1 복수의 유닛 디바이스들 각각은:
    제1 전도성 타입을 갖는, 제1 반도체 스트립 내의 제1 영역;
    상기 제1 전도성 타입과 반대인 제2 전도성 타입을 갖는, 상기 제1 반도체 스트립 내의 제2 영역 ― 상기 제1 영역 및 상기 제2 영역은 제1 웰 영역 내에 있으며, 상기 제1 웰 영역은 상기 제2 전도성 타입을 갖고, 상기 제1 영역과 상기 제2 영역 사이의 제1 접합부는 제1 다이오드를 형성함 ― ;
    상기 제2 전도성 타입을 갖는, 제2 반도체 스트립 내의 제3 영역;
    상기 제1 전도성 타입을 갖는, 상기 제2 반도체 스트립 내의 제4 영역 ― 상기 제3 영역 및 상기 제4 영역은 제2 웰 영역 내에 있고, 상기 제2 웰 영역은 상기 제2 전도성 타입을 갖고, 상기 제1 웰 영역 및 상기 제2 웰 영역은 물리적으로 분리되고, 상기 제3 영역과 상기 제4 영역 사이의 제2 접합부는 제2 다이오드를 형성하고, 상기 제1 다이오드 및 상기 제2 다이오드는 순방향으로 단일 열 및 제1 복수의 행들로 배열되는 제1 복수의 다이오드들 중 2개의 다이오드들이고, 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 상기 제1 복수의 다이오드들의 다이오드 개수는 상기 제1 복수의 행들의 개수 미만이 되도록 조정됨 ― ; 및
    상기 제2 영역을 상기 제4 영역에 전기적으로 연결하는 제1 컨덕터
    를 각각 포함하는, 상기 제1 노드와 상기 제2 노드 사이에 병렬로 커플링된 하나 이상의 실리콘-제어 정류기(SCR, Silicon-Controlled Rectifier)/다이오드-스트링 조합 유닛; 및
    상기 제1 반도체 스트립 내의 제5 영역 및 제6 영역 ― 상기 제5 영역 및 상기 제6 영역은 상기 제1 전도성 타입을 갖고, 상기 제5 영역 및 상기 제6 영역은 상기 제1 웰 영역 내에 있음 ― ; 및
    상기 제2 반도체 스트립 내의 제7 영역 및 제8 영역 ― 상기 제7 영역 및 상기 제8 영역은 상기 제2 전도성 타입을 갖고, 상기 제7 영역 및 상기 제8 영역은 상기 제2 웰 영역 내에 있음 ―
    을 각각 포함하는, 상기 제1 노드와 상기 제2 노드 사이에 병렬로 결합되는 하나 이상의 다이오드-스트링-프리(diode-string-free) SCR 유닛
    을 포함하고,
    상기 제2 복수의 유닛 디바이스들 각각은:
    상기 제2 전도성 타입을 갖는, 제3 반도체 스트립 내의 제9 영역;
    상기 제1 전도성 타입을 갖는, 상기 제3 반도체 스트립 내의 제10 영역 ― 상기 제9 영역 및 상기 제10 영역은 제3 웰 영역 내에 있으며, 상기 제3 웰 영역은 상기 제1 전도성 타입을 갖고, 상기 제9 영역과 상기 제10 영역 사이의 제3 접합부는 제3 다이오드를 형성함 ― ;
    상기 제1 전도성 타입을 갖는, 제4 반도체 스트립 내의 제11 영역;
    상기 제2 전도성 타입을 갖는, 상기 제4 반도체 스트립 내의 제12 영역 ― 상기 제11 영역 및 상기 제12 영역은 제4 웰 영역 내에 있고, 상기 제4 웰 영역은 상기 제1 전도성 타입을 갖고, 상기 제3 웰 영역 및 상기 제4 웰 영역은 상기 제2 전도성 타입의 딥 웰 영역 내에 있으며, 상기 제3 웰 영역 및 상기 제4 웰 영역은 물리적으로 분리되고, 상기 제11 영역과 상기 제12 영역 사이의 제4 접합부는 제4 다이오드를 형성하고, 상기 제3 다이오드 및 상기 제4 다이오드는 역방향으로 단일 열 및 제2 복수의 행들로 배열되는 제2 복수의 다이오드들 중 2개의 다이오드들이고, 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 상기 제2 복수의 다이오드들의 다이오드 개수는 상기 제2 복수의 행들의 개수 미만이 되도록 조정됨 ― ; 및
    상기 제10 영역을 상기 제12 영역에 전기적으로 연결하는 제2 컨덕터
    를 각각 포함하는, 상기 제1 노드와 상기 제2 노드 사이에 병렬로 커플링된 하나 이상의 SCR/다이오드-스트링 조합 유닛; 및
    상기 제1 노드와 상기 제2 노드 사이에 병렬로 커플링된 하나 이상의 다이오드-스트링-프리 SCR 유닛
    을 포함하는 것인,
    정전 방전(ESD) 보호 디바이스.
  5. 제4항에 있어서,
    상기 제1 영역 및 상기 제3 영역은 제1 방향을 따라 정렬되고, 상기 제2 영역 및 상기 제4 영역은 상기 제1 방향에 평행한 제2 방향을 따라 정렬되고, 상기 제5 영역 및 상기 제7 영역은 상기 제1 방향과 평행한 제3 방향을 따라 정렬되고, 상기 제6 영역 및 상기 제8 영역은 상기 제1 방향과 평행한 제4 방향을 따라 정렬되는 것인, 정전 방전(ESD) 보호 디바이스.
  6. 정전 방전(ESD) 보호 디바이스에 있어서,
    제1 전도성 타입의 기판 ― 상기 기판은 제2 전도성 타입의 제1 웰 영역, 제2 웰 영역 및 제3 웰 영역과, 상기 제3 웰 영역 내의 상기 제2 전도성 타입의 제4 웰 영역 및 제5 웰 영역을 갖고, 상기 제2 전도성 타입은 상기 제1 전도성 타입과 상이하고, 상기 제1 웰 영역, 상기 제2 웰 영역 및 상기 제3 웰 영역은 서로 물리적으로 분리되고, 상기 제4 웰 영역 및 상기 제5 웰 영역은 서로 물리적으로 분리됨 ― ;
    상기 제1 웰 영역, 상기 제3 웰 영역 및 상기 제4 웰 영역에 걸쳐 연장되는 제1 반도체 스트립 ― 상기 제1 반도체 스트립은 상기 제1 웰 영역 내에 상기 제1 전도성 타입의 제1 영역 및 상기 제2 전도성 타입의 제2 영역을 갖고, 상기 제4 웰 영역 내에 상기 제2 전도성 타입의 제3 영역 및 상기 제1 전도성 타입의 제4 영역을 갖고, 상기 제1 영역과 상기 제2 영역 사이의 제1 접합부는 제1 다이오드를 형성하고, 상기 제3 영역과 상기 제4 영역 사이의 제2 접합부는 제2 다이오드를 형성함 ― ;
    상기 제2 웰 영역, 상기 제3 웰 영역 및 상기 제5 웰 영역에 걸쳐 연장되는 제2 반도체 스트립 ― 상기 제2 반도체 스트립은 상기 제2 웰 영역 내에 상기 제2 전도성 타입의 제5 영역 및 상기 제1 전도성 타입의 제6 영역을 갖고, 상기 제5 웰 영역 내에 상기 제1 전도성 타입의 제7 영역 및 상기 제2 전도성 타입의 제8 영역을 갖고, 상기 제5 영역과 상기 제6 영역 사이의 제3 접합부는 제3 다이오드를 형성하고, 상기 제7 영역과 상기 제8 영역 사이의 제4 접합부는 제4 다이오드를 형성함 ― ;
    상기 제1 영역과 상기 제3 영역에 전기적으로 연결되는 제1 노드; 및
    상기 제5 영역과 상기 제7 영역에 전기적으로 연결되는 제2 노드
    를 포함하며,
    상기 제1 다이오드 및 상기 제2 다이오드는 순방향으로 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 제1 복수의 다이오드들 중 2개의 다이오드들이고, 상기 제1 복수의 다이오드들은 제1 복수의 행들 및 제1 복수의 열들로 배열되고, 상기 제1 복수의 행들 중 적어도 하나의 행 내의 상기 제1 복수의 다이오드들의 다이오드 개수는 상기 제1 복수의 열들의 개수 미만이고, 상기 제3 다이오드 및 상기 제4 다이오드는 역방향으로 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 커플링되는 제2 복수의 다이오드들 중 2개의 다이오드들이고, 상기 제2 복수의 다이오드들은 제2 복수의 행들 및 제2 복수의 열들로 배열되고, 상기 제2 복수의 행들 중 적어도 하나의 행 내의 상기 제2 복수의 다이오드들의 다이오드 개수는 상기 제2 복수의 열들의 개수 미만인 것인, 정전 방전(ESD) 보호 디바이스.
  7. 제6항에 있어서,
    상기 제2 영역을 상기 제6 영역에 연결하는 제1 전기 연결부; 및
    상기 제4 영역을 상기 제8 영역에 연결하는 제2 전기 연결부
    를 더 포함하는, 정전 방전(ESD) 보호 디바이스.
  8. 제6항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이의 상기 제1 반도체 스트립 상의 제1 게이트 스택;
    상기 제3 영역과 상기 제4 영역 사이의 상기 제1 반도체 스트립 상의 제2 게이트 스택;
    상기 제5 영역과 상기 제6 영역 사이의 상기 제2 반도체 스트립 상의 제3 게이트 스택; 및
    상기 제7 영역과 상기 제8 영역 사이의 상기 제2 반도체 스트립 상의 제4 게이트 스택
    을 더 포함하는, 정전 방전(ESD) 보호 디바이스.
  9. 제6항에 있어서,
    상기 제1 전도성 타입은 p 타입이고, 상기 제2 전도성 타입은 n 타입인 것인, 정전 방전(ESD) 보호 디바이스.
  10. 제6항에 있어서,
    상기 제1 웰 영역 및 상기 제2 웰 영역은 제1 방향을 따라 정렬되고, 상기 제4 웰 영역 및 상기 제5 웰 영역은 상기 제1 방향과 평행한 제2 방향을 따라 정렬되는 것인, 정전 방전(ESD) 보호 디바이스.
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