JP5662257B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は半導体装置に関する。
近年、シリコン基板上に形成されるＬＳＩにおいて、そこで用いられる素子の微細化、すなわちいわゆるスケーリング則に基づいてゲート長を縮小したり、ゲート絶縁膜を薄膜化したりすることにより、ＬＳＩの高性能化を達成している。現在、ゲート長Ｌｇが３０ｎｍ以下の短チャネル領域におけるカットオフ特性を改善するために、完全空乏型チャネルＭＯＳＦＥＴ（Fully−Depleted channel ＭＯＳＦＥＴ: ＦＤ型チャネルＭＯＳＦＥＴ)が研究開発されている。
このような半導体の１種として、現在、以下の様な３次元構造ＭＩＳ（Metal−Insulator−Semiconductor）型半導体装置が提案されている。詳細には、ＳＯＩ（Silicon On Insulator）基板、もしくはバルクシリコン基板を短冊状に細く切り出して突起状領域を形成し（この突起状領域をフィン領域と呼ぶ）、これにゲート電極を立体交差させることで、切り出した突起状領域の上面及び側面をチャネルとするようなダブルゲート完全空乏型チャネルＭＯＳＦＥＴ（ＦｉｎＦＥＴ）が提案されている。
このようなＦｉｎＦＥＴを完全空乏型チャネルとして動作させるためには、ゲート長Ｌｇよりもフィン領域の幅を小さくする必要がある。従って、ＦｉｎＦＥＴにおいては、非常に狭い幅を有する複数のフィン領域が配置されることとなる。
特開平２−２６３４７３号公報 特開２００６−３１０４５８号公報 特開２００８−１７２１７４号公報
D.Hisamoto, W-C.Lee, J.Kedzierski, E.Anderson, H. Takeuchi, K.Asano, T-J.King, J.Bokor, C.Hu: "A Folded-channel MOSFET for Deep-sub-tenth Micron Era", IEDM Tech.Dig., pp.1032-1034, (1998) X.Huang, W-C.Lee, C.Kuo, D.Hisamoto, L.Chang, J.Kedzierski, E.Anderson, H.Takeuchi, Y-K.Choi, K.Asano, V.Subramanian, T-J.King, J.Bokor, C.Hu : "Sub-50nm FinFET: PMOS", IEDM Tech. Dig., pp.67-70, (1999) K.Okano, T.Izumida, H.Kawasaki, A.Kaneko, A.Yagishita, T.Kanemura, M.Kondo, S.Ito, N.Aoki, K.Miyano, T Ono, K.Yahashi, K.Iwade, T.Kubota, T.Matsushita, I.Mizushima, S.Inaba, K.Ishimaru, K.Suguro, K.Eguchi, Y.Tsunashima, H.Ishiuchi : "Process Integration Technology and Device Characteristics of CMOS FinFET on Bulk Silicon Substrate with sub-10 nm Fin Width and 20 nm Gate Length", IEDM Tech. Dig., pp.739-742, (2005) H.Gossner, C.Russ, F.Siegelin, J.Schneider, K.Schruefer, T.Schulz, C.Duvvury, C.R.Cleavelin, W.Xiong: "Unique ESD Failure Mechanism in a MuGFET Technology", IEDM Tech. Dig., pp.101-104, (2006) Y-K.Choi, N.Lindert, P.Xuan, S.Tang, D.Ha, E.Anderson, T- J.King, J.Bokor , C.Hu, "Sub-20nm CMOS FinFET Technologies", IEDM Tech. Dig., pp.421-424, (2001)
本発明は、精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ（Electrostatic Discharge）保護素子を形成することができる半導体装置を提供する。
本発明の実施形態によれば、半導体基板と、前記半導体基板上に形成された第１の導電型の第１のウェル領域と、前記半導体基板上に形成された第２の導電型の第２のウェル領域と、前記第１のウェル領域と前記第２のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域とを、を備える制御整流素子を有する半導体装置であり、前記第１のウェル領域と前記第２のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、前記第１のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するカソード領域と、前記第２のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するアノード領域とからなり、また、前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、前記第１のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するウェルコンタクト領域と、前記第２のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するトリガー領域とからなり、前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれＰＮＰ型バイポーラトランジスタ及びＮＰＮ型バイポーラトランジスタを構成するように各配線部に接続しており、前記第１のウェル領域は、前記半導体基板の最外周に位置し、さらに、前記ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。
ＳＣＲ型ＥＳＤ保護素子を説明するための回路図である。 ＳＣＲ型ＥＳＤ保護素子を説明するための断面図である。 第１の実施形態にかかる半導体装置の平面図である。 第１の実施形態にかかる半導体装置の断面図である。 第２の実施形態にかかる半導体装置の平面図である。 第２の実施形態にかかる半導体装置の断面図である。 第２の実施形態のフィン領域の数を説明する図である。 第３の実施形態にかかる半導体装置の平面図である。 第３の実施形態にかかる半導体装置の断面図である。
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
以下の第１から第３の実施形態における半導体装置は、例えば、ＥＳＤ保護素子としてＳＣＲ（Silicon Controlled Rectifier、またはサイリスタ）型のＥＳＤ保護素子（シリコン制御整流素子）を有するＦｉｎＦＥＴとして説明する。
図１に、ＳＣＲ型ＥＳＤ保護素子１の回路の回路図の一例を示す。さらに、図１に示されるＳＣＲ型ＥＳＤ保護素子１の断面図を図２に示す。
図１に示されるように、ＳＣＲ型ＥＳＤ保護素子１は、アノード端子Ａにシリーズに接続されたダイオードＤｉと、アノード端子Ａ側にコレクタが接続されたｐｎｐバイポーラトランジスタＴｒ１と、カソード端子Ｃにエミッタが接続されたｎｐｎバイポーラトランジスタＴｒ２とを有する。このようなＳＣＲ型ＥＳＤ保護素子１は、半導体装置の外部と接続された外部接続端子（不図示）と、半導体装置の内部回路（不図示）との間に配置される。静電気による高電圧のサージが外部接続端子に入力された際に、内部回路がサージにより破壊されないように、ｐｎｐバイポーラトランジスタＴｒ１とｎｐｎバイポーラトランジスタＴｒ２とがＯＮ状態となり、図１中の矢印で示されるように、アノード端子ＡからｐｎｐバイポーラトランジスタＴｒ１のエミッタに電流が流れ、さらに、ｎｐｎバイポーラトランジスタＴｒ２のベースからエミッタに電流が流れ、カソード端子Ｃからアースに電流を逃がすものである。従って、図２で示されるＳＣＲ型ＥＳＤ保護素子１の断面においては、矢印で示されるように、アノードＡからカソードＣに電流が流れることとなる。
（第１の実施形態）
本実施形態のＦｉｎＦＥＴの平面図を図３に、図３中のＡ−Ａ´における断面図を図４に示す。なお、図３においては、配線の下にある各フィン領域とコンタクト領域とは点線で示す。
本実施形態は、ＦｉｎＦＥＴに形成された複数のフィン領域を用いてＳＣＲ型ＥＳＤ保護素子１を形成するものである。ＳＣＲ型ＥＳＤ保護素子１は、同一の幅を有する複数のフィン領域が同じピッチで並ぶフィン配列領域１０のうち、その最外周に配置された最外周フィン領域３０ａを用いることなく、形成される。また、最外周フィン領域３０ａが配置されているフィン配列領域１０の最外周には、Ｐ型のウェル領域２０を形成する。
図３及び図４に示されるように、本実施形態のＳＣＲ型ＥＳＤ保護素子１は、半導体基板７０の最外周に位置するＰ型導電型であるＰ型ウェル領域２０と、その隣に接するように位置するＮ型導電型であるＮ型ウェル領域２１とを有する。詳細には、Ｎ型ウェル領域２１は、Ｐ型ウェル領域２０と各フィン領域の短辺に沿った方向に接する。各ウェル領域２０、２１は、ウェル領域全体に亘って同じ方向に、且つ、同じピッチを有してストライプ状にならんだ複数のフィン領域を有する。なお、この複数のフィン領域が並ぶ領域全体がフィン配列領域１０である。
Ｐ型ウェル領域２０とＮ型ウェル領域２１との境界には、ウェル領域境界２５があり、各フィン領域の長辺と平行である。そして、このウェル領域境界２５を挟み込むように、Ｐ型ウェル領域２０内にはＮ型の不純物拡散層領域を有するフィン領域であるカソード領域４１と、Ｎ型ウェル領域内２１にはＰ型の不純物拡散層領域を有するフィン領域であるアノード領域４２とが位置する。さらに、このカソード領域４１とアノード領域４２とを挟むように、Ｐ型ウェル領域内２０にはＰ型の不純物拡散層領域を有するフィン領域であるウェルコンタクト領域４３と、Ｎ型ウェル領域２１内にはＮ型の不純物拡散層領域を有するフィン領域であるトリガー領域４４とが位置する。また、トリガー領域４４の隣には、さらにＰ型の不純物拡散層領域を有するフィン領域であるアノード領域４２があり、すなわち、トリガー領域４４は２つのアノード領域４２により挟まれている。
言い換えると、本実施形態のＳＣＲ型ＥＳＤ保護素子１は、半導体基板７０の最外周から順に、Ｐ型ウェル領域２０と、ウェル境界領域２５を介して接するように位置するＮ型ウェル領域２１とを有する。そして、Ｐ型ウェル領域２０内では、ウェル領域境界２５側から順に、カソード領域４１とウェルコンタクト領域４３とが配置され、Ｎ型ウェル領域２１内では、ウェル領域境界２５側から順に、アノード領域４２とトリガー領域４４とアノード領域４２とが配置されている。
そして、カソード領域４１、アノード領域４２、ウェルコンタクト領域４３、及び、トリガー領域４４とは、それぞれ別個の配線５０に、コンタクト領域５１を介して接続されている。この複数の配線５０は、同一のピッチを有するように配列することが好ましく、このようにすることにより、配線５０を精度良く形成することができる。
また、図３及び図４に示されるように、Ｐ型ウェル領域２０の最外周にある最外周フィン領域３０ａ、言い換えると、フィン配列領域１０の最外周にある最外周フィン領域３０ａを、Ｐ型の不純物拡散層領域を有するものとし、さらに、それに対応するコンタクト領域５１を形成せずに電気的に浮遊状態とする。すなわち、ウェルコンタクト領域４３よりも外周に位置する最外周フィン領域３０ａを、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しない。この最外周フィン領域３０ａは、フィン配列領域１０の最外周にあるため、例えば幅が異なるといった、フィン配列領域１０の中央部のフィン領域とは異なる形状を有する可能性がある。しかし、このような最外周フィン領域３０ａをＳＣＲ型ＥＳＤ保護素子１の構成部位として使用しないことから、最外周フィン領域３０ａが異なる形状であることに起因したＳＣＲ型ＥＳＤ保護素子１の特性悪化を防ぐことができる。
なお、電気的に浮遊状態にさせるフィン領域は、フィン配列領域１０の最外周に位置する１つのフィン領域から構成するものとは限られず、フィン配列領域１０の中央部のフィン領域とは異なる形状である可能性を持つ、フィン配列領域１０の最外周にある２つ以上の隣り合うフィン領域、詳細には、フィン配列領域１０の最外周から内側に向かって２つ以上のフィン領域により構成しても良い。
そして、Ｐ型ウェル領域２０を半導体基板７０の最外周に形成する。このようにすることにより、Ｐ型の不純物拡散層領域を有する最外周フィン領域３０ａにより確実に電流が流れないようにすることができるため、最外周のフィン領域３０ａの形状のばらつきによるＳＣＲ型ＥＳＤ保護素子１の特性悪化をより抑えることができる。加えて、半導体基板７０として通常のバルク基板を用いた場合、多くのバルク基板の導電型はＰ型であるため、Ｐ型ウェル領域２０を半導体基板７０の外周部に配置することは容易であり、わざわざ外周部にＰ型ウェル領域を形成するために大きな面積を占有することもない。
また、最外周フィン領域３０ａに対して１つ内側にあるフィン領域をウェルコンタクト領域４３とすることにより、最外周フィン領域３０ａの形状ばらつきによるＳＣＲ型ＥＳＤ保護素子１の特性悪化をより避けるようにしている。
なお、本実施形態のＦｉｎＦＥＴは、この図３における左端は、図示されるように終端されるものではなく、半導体基板７０上にＮ型ウェル領域２０／Ｐ型ウェル領域２１の繰り返し構造が所望の数だけ並んでいるものである。また、図３の縦方向もこの寸法のものに限定されるものではなく、繰り返し構造を所望の数だけ並べても良い。
また、各フィン領域の図３における縦方向の長さ（長辺の長さ）を、さらに長くしても良いが、各フィン領域を形成するために用いられる細長いマスク材が、例えば、乾燥工程といった製造工程においてパターン倒れを起こさないような長さにしておくことが好ましい。
さらに、図３に示されるように、各フィン領域に対するコンタクト領域５１は市松模様状に配置されている。これは隣り合うコンタクト領域５１間の距離を大きくすることにより、リソグラフィを容易に行えるようにし、よってコンタクト領域５１を形成する際のリソグラフィの精度を向上させるためである。
本実施形態によれば、素子を保護するために必要十分な電流を流すことができるＳＣＲ型ＥＳＤ保護素子１を、ＦｉｎＦＥＴで用いられるフィン領域と同じ幅、同じ間隔を有するフィン領域を用いて形成するため、半導体基板７０の全体に亘って、同じ幅、同じ間隔を有するフィン領域を均一に形成することができる。例えば、細いフィン領域と太いフィン領域とを半導体基板７０上に混在して形成する場合には、面密度の均一性が崩れるため、平坦化に用いられるＣＭＰ（Chemical Mechanical Polishing）においてdishingと呼ばれるオーバーエッチングを生じてしまう可能性があるが、本実施形態においては、半導体基板７０の全体に亘って、同じ幅、同じ間隔を有するフィン領域を形成することから、上記の問題を避け、精度良く均一なフィン領域を形成することができる。
さらに、本実施形態においては、最外周フィン３０ａを電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しないことから、すなわち、マイクロローディング効果によりフィン配列領域１０の中央部のフィン領域とは異なる形状を有する可能性を持つ最外周フィン領域３０ａを用いないことから、ＳＣＲ型ＥＳＤ保護素子１の特性悪化を防ぐことができる。
このマイクロローディング効果とは以下のようなものである。バルクＦｉｎＦＥＴの形成においては、ＲＩＥ（Reactive Ion Etching）を用いてバルクシリコン基板を加工することにより、複数のフィン領域を一様に形成する。複数のフィン領域を形成する場合、フィン配列領域１０の外周部に位置するフィン領域については、他のフィン領域と比べて幅が変動したり、フィン領域自体の断面がすそ広がりの斜め形状になったりすることがある。このような現象をＲＩＥのマイクロローディング効果と呼んでいる。本発明者は、この現象は、フィン配列領域１０の中央部と外周部とで削られる基板の面積が異なっていることに起因して、フィン配列領域１０の外周部にて、ＲＩＥのエッチングとデポジションとのバランスが崩れることから生じたものであると推察している。
そして、このように、フィン領域の幅が大きくなったり、フィン領域自体の断面がすそ広がりの斜め形状になったりすることは、フィンを形成した後に行うパンチスルー防止層の形成にも影響を与え、このパンチスルー防止層がなければ、ＦｉｎＦＥＴとしての動作において、ソース／ドレイン間のパンチスルーに対する耐性を落とすことに繋がるものである。
また、フィン配列領域１０の外周部においては別の不都合も生じることとなる。例えば、フィン領域の間にある素子分離領域に埋め込んだ埋め込み材料をエッチングする場合、ここでもマイクロローディング効果によってエッチングレートに差が生じ、フィン配列領域１０の外周部において埋め込み材料がエッチングされる深さが、フィン配列領域１０の中央部の埋め込み材料がエッチングされる深さと異なるといった現象が生じる。もしくは、フィン配列領域１０の外周部において埋め込み材料のＣＭＰによるpolishing深さが、フィン配列領域１０の中央部の埋め込み材料のpolishing深さと異なるといった現象が生じる。その結果、素子分離領域を形成した後に形成されるパンチスルー防止層の位置が、フィン配列領域１０の中央部のフィン領域と、フィン配列領域１０の外周部のフィン領域とで異なることとなり、ｐｎ接合位置（高さ）やｐｎ接合の不純物プロファイルなどが異なってしまうことになる。従って、このような状態で、これらのフィン領域をＳＣＲ型ＥＳＤ保護素子１として用いた場合には、ウェハー内の場所の違いにより電流特性が異なることが予想され、より電流が流れやすい部分に電流が集中して接合破壊が生じたり、電流が集中して発生したジュール熱によってフィン領域そのものが溶融してしまったりする可能性がある。
しかしながら、本実施形態においては、最外周フィン領域３０ａを電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１の構成部位として使用しないことから、パンチスルー耐性が悪化したり、フィン領域が破壊したりするなどの、最外周フィン領域３０ａが他のフィン領域と異なる形状であることに起因したＳＣＲ型ＥＳＤ保護素子１の特性悪化を防ぐことができる。
なお、本実施形態においては、Ｐ型導電型、Ｎ型導電型を入れ替えても良い。
（第２の実施形態）
第１の実施形態においては、１つのフィン領域を、ＳＣＲ型ＥＳＤ保護素子のアノード領域、カソード領域、トリガー領域としてそれぞれ用いていたが、本実施形態においては、複数のフィン領域を１つの組として、ＳＣＲ型ＥＳＤ保護素子のアノード領域、カソード領域、トリガー領域としてそれぞれ用いるという点が、第１の実施形態と異なる点である。この複数のフィン領域からなるアノード領域、カソード領域、トリガー領域はより低抵抗化するため、それぞれ複数のコンタクト領域を介してより太い配線に接続することにより、ＳＣＲ型ＥＳＤ保護素子の電流に対する耐性をより向上させることができる。さらに、１つの組を構成する隣り合う複数のフィン領域を同じ導電型拡散層を有するものとして形成することから、拡散層を形成するためのイオン注入時において要求されるマスクの精度が、第１の実施形態よりも緩和されるため、ＳＣＲ型ＥＳＤ保護素子の特性のバラツキを抑えつつ、より低コストで形成することができる。
本実施形態のＦｉｎＦＥＴの平面図を図５に、図５中のＡ−Ａ´における断面図を図６に示す。なお、図５においては、配線５０の下にある各フィン領域とコンタクト領域５１とは点線で示す。ここでは、第１の実施形態と共通する部分については、説明を省略する。
図５及び図６に示されるように、第１の実施形態と同様に、ＳＣＲ型ＥＳＤ保護素子１は、半導体基板７０の最外周に位置するＰ型ウェル領域２０と、その隣に接するように位置するＮ型ウェル領域２１とを有する。各ウェル領域２０、２１は、ウェル領域全体に亘って所望の幅及び所望の間隔をもってストライプ状にならんだ複数のフィン領域を有する。
Ｐ型ウェル領域２０とＮ型ウェル領域２１との境界であるウェル領域境界２５を挟み込むように、Ｐ型ウェル領域２０内にはＮ型の不純物拡散層領域を有する２つのフィン領域からなる一組のカソード領域４１と、Ｎ型ウェル領域２１内にはＰ型の不純物拡散層領域を有する２つのフィン領域からなる一組アノード領域４２とが位置する。さらに、この一組のカソード領域４１と一組のアノード領域４２とを挟むように、Ｐ型ウェル領域２０内にはＰ型の不純物拡散層領域を有するフィン領域からなるウェルコンタクト領域４３と、Ｎ型ウェル領域２１内にはＮ型の不純物拡散層領域を有する２つのフィン領域からなる一組のトリガー領域４４とが位置する。また、一組のトリガー領域４４の隣には、さらにＰ型の不純物拡散層領域を有する２つのフィン領域からなる一組のアノード領域４２があり、トリガー領域４４は２組のアノード領域４２により挟まれている。
そして、一組のカソード領域４１、二組のアノード領域４２、ウェルコンタクト領域４３、及び、一組のトリガー領域４４とは、それぞれ別個の配線５０に、コンタクト領域５１を介して接続されている。この各フィン領域に対するコンタクト領域５１は、第１の実施形態と同様に、市松模様状に配置されている。さらに、配線５０は同一のピッチで並んでおり、そのピッチは、フィン領域のピッチよりも広くなっている。
また、本実施形態においても、第１の実施形態と同様に、最外周フィン領域３０ａを、Ｐ型の不純物拡散層領域を有するものとし、それに対応するコンタクト領域を形成せずに電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しない。そして、第１の実施形態と同様に、Ｐ型ウェル領域２０を半導体基板７０の最外周に形成し、さらに、最外周フィン領域３０ａに対して１つ内側にあるフィン領域をウェルコンタクト領域４３とすることにより、最外周フィン３０ａが他と異なる形状であることに起因したＳＣＲ型ＥＳＤ保護素子１の特性悪化を防いでいる。
加えて、図５からわかるように、平面レイアウト的には最外周フィン領域３０ａの一部に配線５０が重なるように形成しており、このようにすることで、配線５０の間隔を半導体基板７０に亘って同じにし、より精度良く配線５０を形成することができる。
なお、本実施形態において、図５及び図６に示されるような、ＳＣＲ型ＥＳＤ保護素子１の一組のカソード領域４１、一組のアノード領域４２、及び、一組のトリガー領域４３をそれぞれ構成するフィン領域の数は、２つに限られるものではなく、２つ以上であっても良い。このように構成するフィン領域の数を増やした場合には、カソード領域４１、アノード領域４２、及び、トリガー領域４３の抵抗値をより低減できるため、単位ウェル境界長さ当たりのＳＣＲ型ＥＳＤ保護素子１の電流効率が向上することが期待できるが、その一方で、アノード領域４２をはさんでカソード領域４１とトリガー領域４４との間の距離が大きくなるので、ＳＣＲ型ＥＳＤ保護素子１としてのバイポーラトランジスタのベース抵抗が大きくなり、この分は電流効率が悪化することも予想される。従って、これらの効果が合わさるため、１つの領域内のフィン領域の数を増やすことによって得られる電流改善率は、構成するフィン領域の数に直線的には比例せず、図７に示されるように、上に凸の曲線になると考察される。
また、ＳＣＲ型ＥＳＤ保護素子１のフットプリント（占有面積）の観点からは、それぞれの電極領域内のフィン領域の数を増やすとＮ型ウェル領域２０とＰ型ウェル領域２１とのそれぞれの面積が大きくなり、さらに、ウェル領域パターンの繰り返し回数が減ることとなるので、一定の素子面積内でのＮ型ウェル領域とＰ型ウェル領域とのの境界長、すなわちウェル領域境界２５の長さで決定されるアノード領域４２とカソード領域４１との対向面積も減ってしまうことになる。この対向面積は、１／（フィン領域の数）に比例すると考えられ、総合的なＳＣＲ型ＥＳＤ保護素子１のターンオン電流は、この対向面積に依存するため、ターンオン電流が減少することが考えられる。
従って、これらを考慮すると、ＳＣＲ型ＥＳＤ保護素子１の一組のカソード領域４１、一組のアノード領域４２、及び、一組のトリガー領域４３をそれぞれ構成するフィン領域の数を増やすと、いわゆる単位ウェル境界長さ当たりのＳＣＲ型ＥＳＤ保護素子１のバイポーラトランジスタのゲイン（電流効率）は改善されるが、フィン領域の数を増やしすぎるとウェル境界長が短くなるために総合的なＳＣＲ型ＥＳＤ保護素子１の性能は落ちることになり、電流駆動力が劣化することが懸念される。加えて、配線５０の太さも他の配線５０とのバランスを取る必要があることから、フィン領域の数を増やしたからといって全部にコンタクトを取るためにむやみに太くすることはできない。それゆえ、構成するフィン領域の数には最適値があり、これを考慮してデザインすることが好ましい。
本実施形態によれば、ＳＣＲ型ＥＳＤ保護素子１を、ＦｉｎＦＥＴで用いられるフィン領域と同じ幅、同じ間隔を有するフィン領域を用いて形成するため、精度良く均一なフィン領域を形成することができる。さらに、最外周フィン３０ａを電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しないことから、ＳＣＲ型ＥＳＤ保護素子１の特性悪化を防ぐことができる。
さらに、本実施形態によれば、ＳＣＲ型ＥＳＤ保護素子１のアノード領域、カソード領域、及び、トリガー領域をそれぞれ複数のフィン領域から形成し、それぞれをより太い配線５０で接続することから、フィン領域の溶融・破壊を避け、寄生抵抗が高くなることを避けることができる。
また、先に説明した第１の実施形態においては、狭い間隔で配置される隣り合うフィン領域に対して、それぞれＮ型とＰ型とのイオンをそれぞれ打ち分けて不純物拡散層領域を形成しているが、本実施形態においては、１つの組を構成する隣り合うフィン領域に対して同じ導電型のイオンを打ち込んでいるため、イオン注入に用いるマスクの合わせずれとそれによるマスクの有効開口幅が小さくなることによるプロセス技術の難しさは、第１の実施形態ほどではないため、精度良くイオン注入を行うことができ、従って、素子の特性ばらつき、ひいてはＳＣＲ型ＥＳＤ保護素子１の耐圧劣化を避けることができる。
なお、本実施形態のＦｉｎＦＥＴは、第１の実施形態と同様に、この図５における左端は、図示されるように終端されるものではなく、Ｎ型ウェル領域２０／Ｐ型ウェル領域２１の繰り返し構造が所望の数だけ並んでいるものである。また、図５の縦方向もこの寸法のものに限定されるものではなく、所望の数だけ繰り返し構造を並べても良い。
（第３の実施形態）
第３の実施形態においては、フィン配列領域１０のフィン領域を側壁イメージ転写法（sidewall image transfer）によって形成する。この側壁イメージ転写法とは、基板上にダミーパターンを配置し、ダミーパターンの側面を覆うように絶縁膜等のスペーサー材料膜を堆積して側壁スペーサーを形成し、ダミーパターンを除去し、残った長方形のリング状の側壁スペーサーによるパターンを用いてフィン領域を形成するものである。この方法によれば、側壁スペーサーの幅は、ダミーパターンの側壁に堆積されたスペーサー材料膜の膜厚に依存するため、均一な幅を有する側壁スペーサーを形成することができる。従って、本実施形態によれば、光リソグラフィよりも高い寸法精度でフィン領域を形成することができる。
本実施形態のＦｉｎＦＥＴの平面図を図８に、図８中のＡ−Ａ´における断面図を図９に示す。なお、図８においては、配線の下にある各フィン領域とコンタクト領域とは点線で示す。ここでは、第１及び第２の実施形態と共通する部分については、説明を省略する。
図８及び図９に示されるように、第１及び第２の実施形態と同様に、ＳＣＲ型ＥＳＤ保護素子１は、半導体基板７０の最外周に位置するＰ型ウェル領域２０と、その隣に接するように位置するＮ型ウェル領域２１とを有する。各ウェル領域２０、２１は、マトリックス状に並んだ、長方形のリング状の複数のフィン領域を有する。
Ｐ型ウェル領域２０とＮ型ウェル領域２１との境界であるウェル領域境界２５を挟み込むように、Ｐ型ウェル領域２０内にはＮ型の不純物拡散層領域を有するリング状のフィン領域であるカソード領域４１と、Ｎ型ウェル領域２１内にはＰ型の不純物拡散層領域を有するリング状のフィン領域であるアノード領域４２とが位置する。さらに、このカソード領域４１とアノード領域４２とを挟むように、Ｐ型ウェル領域２０内にはＰ型の不純物拡散層領域を有するリング状のフィン領域であるウェルコンタクト領域４３と、Ｎ型ウェル領域２１内にはＮ型の不純物拡散層領域を有するリング状のフィン領域であるトリガー領域４４とが位置する。また、トリガー領域４４の隣には、さらにＰ型の不純物拡散層領域を有するリング状のフィン領域であるアノード領域４２があり、トリガー領域４４は２つのアノード領域４２により挟まれている。
さらに、カソード領域４１と、アノード領域４２と、ウェルコンタクト領域４３と、トリガー領域４４とは、先に説明したように長方形のリング状のパターンからなり、それぞれの有する不純物拡散層領域は、長方形のリング状のパターンの内側に形成される。
そして、カソード領域４１、アノード領域４２、ウェルコンタクト領域４３、及び、トリガー領域４４とは、それぞれ別個の配線５０に、コンタクト領域５１を介して接続されている。
また、本実施形態においても、第１及び第２の実施形態と同様に、最外周フィン領域３０ａを、Ｐ型の不純物拡散層領域を有するものとし、且つ、電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しない。最外周の側壁ダミーパターンの寸法精度が低く、従って、最外周フィン３０ａが他と異なる形状である可能性があるが、このようにすることにより、ＳＣＲ型ＥＳＤ保護素子１の特性悪化や特性ばらつきを避けることができる。そして、第１及び第２の実施形態と同様に、Ｐ型ウェル領域２０を半導体基板７０の最外周に形成し、さらに、最外周フィン領域３０ａに対して１つ内側にあるフィン領域をウェルコンタクト領域４３とすることにより、最外周フィン３０ａが他と異なる形状であることに起因したＳＣＲ型ＥＳＤ保護素子１の特性悪化や特性バラツキをより防いでいる。
さらに、本実施形態においては、最外周フィン領域３０ａ上にもダミーコンタクト領域５１ａを形成する。これは、コンタクト領域５１を形成するためのリソグラフィの精度をより向上させるために、コンタクト領域５１のパターンの対称性を保つためである。
なお、図８及び図９に示されるように、電気的に浮遊状態にさせるフィン領域は、フィン配列領域１０の最外周に位置する１つのリング状のフィン領域から構成するものとは限られず、フィン配列領域１０の中央部のフィン領域とは異なる形状である可能性を持つ、フィン配列領域１０の最外周にある複数のフィン領域、詳細には、フィン配列領域１０の最外周から内側に向かって複数個のフィン領域により構成しても良い。ただし、カソード領域４１と、アノード領域４２と、ウェルコンタクト領域４３と、トリガー領域４４とは、それぞれ、不純物拡散層領域を偶数個持つように形成することが好ましく、このようにすることにより、同じフィン領域に存在する不純物拡散層領域を分離する必要がなくなるためである。さらに、同じフィン領域に形成される不純物拡散層領域には同じ導電型のイオンを打ち込むこととなるため、イオン注入に用いるマスクの合わせずれとそれによるマスクの有効開口幅が小さくなることのプロセス技術的な難しさは、第１の実施形態ほどではないため、精度良くイオン注入を行うことができ、従って、素子の特性ばらつき、ひいてはＳＣＲ型ＥＳＤ保護素子１の耐圧劣化を避けることができる。
本実施形態によれば、ＳＣＲ型ＥＳＤ保護素子１を、ＦｉｎＦＥＴで用いられるフィン領域と同じ形状、同じ間隔を有するフィン領域を用いて形成するため、精度良く均一なフィン領域を形成することができる。加えて、側壁イメージ転写法を用いていて形成することから、より高い寸法精度でフィン領域を得ることができる。さらに、最外周フィン３０ａを電気的に浮遊状態とし、ＳＣＲ型ＥＳＤ保護素子１を構成する部位として使用しないことから、ＳＣＲ型ＥＳＤ保護素子１の特性悪化を防ぐことができる。
なお、本実施形態のＦｉｎＦＥＴは、第１及び第２の実施形態と同様に、この図８における左端は、図示されるように終端されるものではなく、Ｎ型ウェル領域２０／Ｐ型ウェル領域２１の繰り返し構造が所望の数だけ並んでいるものである。また、図８の縦方向もこの寸法のものに限定されるものではなく、所望の数だけ繰り返し構造を並べても良い。
また、各フィン領域の形状は図８に示されるものに限定されるものではないが、フィン領域を形成するための側壁ダミーパターンが倒れたりしないような形状、大きさにすることが好ましい。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ＳＣＲ型ＥＳＤ保護素子（制御整流素子）
Ａ アノード端子
Ｃ カソード端子
Ｄｉ ダイオード
Ｔｒ１ ｐｎｐバイポーラトランジスタ
Ｔｒ２ ｎｐｎバイポーラトランジスタ
１０ フィン配列領域
２０ Ｐ型ウェル領域
２１ Ｎ型ウェル領域
２５ ウェル領域境界
３０ａ 最外周フィン領域
４１ カソード領域
４２ アノード領域
４３ ウェルコンタクト領域
４４ トリガー領域
５０ 配線
５１ コンタクト領域
５１ａ ダミーコンタクト領域
６０ ＳＴＩ領域
７０ 半導体基板

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された第１の導電型の第１のウェル領域と、
    前記半導体基板上に形成された第２の導電型の第２のウェル領域と、
    前記第１のウェル領域と前記第２のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域と、
    を備える制御整流素子を有する半導体装置であって、
    前記第１のウェル領域と前記第２のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、
    前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、
    前記第１のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するカソード領域と、
    前記第２のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するアノード領域とからなり、
    前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、
    前記第１のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するウェルコンタクト領域と、
    前記第２のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するトリガー領域とからなり、
    前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれＰＮＰ型バイポーラトランジスタ及びＮＰＮ型バイポーラトランジスタを構成するように各配線部に接続しており、
    前記第１のウェル領域は、前記半導体基板の最外周に位置し、さらに、前記ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する、
    ことを特徴とする半導体装置。
  2. 前記第１のウェル領域は、前記最外周フィン領域を少なくとも２つ以上備える、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれ、少なくとも２つ以上の隣り合う前記フィン領域からなる、ことを特徴とする請求項１または２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板上に形成された第１の導電型の第１のウェル領域と、
    前記半導体基板上に形成された第２の導電型の第２のウェル領域と、
    前記第１のウェル領域と前記第２のウェル領域とに亘って、同じ方向で、且つ、同じピッチで配列する複数のフィン領域と、
    を備える制御整流素子を有する半導体装置であって、
    前記第１のウェル領域と前記第２のウェル領域とは、前記各フィン領域の短辺に沿った方向に接して並んでおり、それにより、前記各フィン領域の長辺と平行なウェル領域境界を形成し、
    前記ウェル領域境界を挟み込むように位置する一対の前記フィン領域は、
    前記第１のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するカソード領域と、
    前記第２のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するアノード領域とからなり、
    前記カソード領域と前記アノード領域とを挟むように位置する別の一対の前記フィン領域は、
    前記第１のウェル領域内に位置し、且つ、第１の導電型の不純物拡散層領域を有するウェルコンタクト領域と、
    前記第２のウェル領域内に位置し、且つ、第２の導電型の不純物拡散層領域を有するトリガー領域とからなり、
    前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれＰＮＰ型バイポーラトランジスタ及びＮＰＮ型バイポーラトランジスタを構成するように各配線部に接続し、
    前記ウェルコンタクト領域と前記カソード領域と前記アノード領域と前記トリガー領域とは、それぞれ、少なくとも２つ以上の隣り合う前記フィン領域からなる、
    ことを特徴とする半導体装置。
  5. 複数の前記配線部は同じピッチで配列し、且つ、前記配線部のピッチは、前記フィン領域のピッチよりも広い、ことを特徴とする請求項３または４に記載の半導体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9130008B2 (en) * 2013-01-31 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Robust ESD protection with silicon-controlled rectifier
EP2770538A1 (en) * 2013-02-25 2014-08-27 Imec Fin type semiconductor structure suitable for producing esd protection device
DE102013009305B4 (de) * 2013-06-04 2018-12-06 X-Fab Semiconductor Foundries Ag Integriertes Schutzbauelement für integrierte Hochvolt MOS-Transistoren in CMOS-Schaltkreisen
US9093565B2 (en) 2013-07-15 2015-07-28 United Microelectronics Corp. Fin diode structure
US8859384B1 (en) 2013-08-01 2014-10-14 International Business Machines Corporation Inductor formation with sidewall image transfer
US9240471B2 (en) 2013-08-28 2016-01-19 Globalfoundries Inc. SCR with fin body regions for ESD protection
US9147676B2 (en) 2013-10-02 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. SCRs with checker board layouts
US9177951B2 (en) * 2014-01-06 2015-11-03 Globalfoundries Inc. Three-dimensional electrostatic discharge semiconductor device
US9876005B2 (en) * 2015-10-01 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. SCRS with checker board layouts
US9679897B1 (en) 2016-04-04 2017-06-13 International Business Machines Corporation High density nanofluidic structure with precisely controlled nano-channel dimensions
US9653454B1 (en) 2016-07-20 2017-05-16 Globalfoundries Inc. Methods for an ESD protection circuit including trigger-voltage tunable cascode transistors
US9679888B1 (en) * 2016-08-30 2017-06-13 Globalfoundries Inc. ESD device for a semiconductor structure
US10083952B2 (en) * 2017-02-02 2018-09-25 Globalfoundries Inc. Diode-triggered schottky silicon-controlled rectifier for Fin-FET electrostatic discharge control
TWI624928B (zh) * 2017-05-02 2018-05-21 奇景光電股份有限公司 靜電放電保護電路
US11289471B2 (en) 2020-08-24 2022-03-29 Globalfoundries U.S. Inc. Electrostatic discharge device
WO2023167083A1 (ja) * 2022-03-02 2023-09-07 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768719B2 (ja) 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JP4781620B2 (ja) * 2003-08-12 2011-09-28 ルネサスエレクトロニクス株式会社 静電気放電保護素子
JP4551811B2 (ja) 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
JP2008172174A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
JP2010067846A (ja) * 2008-09-11 2010-03-25 Panasonic Corp 静電放電保護回路を備えた半導体装置
JP2011029457A (ja) * 2009-07-27 2011-02-10 Ricoh Co Ltd 半導体装置

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