JP2008172174A - 半導体装置 - Google Patents

Abstract

【課題】フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のＥＳＤ保護素子を備えた半導体装置を提供することである。
【解決手段】本発明の一態様による半導体装置は、第１導電型の第１の電極と、第２導電型の第２の電極と、前記第１の電極と前記第２の電極とを接続するフィン状の複数の第１の導電体及びこれら複数の第１の導電体を接続するフィン状の複数の第２の導電体から形成された領域であって、該領域中の前記第１の電極に接して設けられた第２導電型の第１の領域と、該領域中の前記第２の電極及び該第１の領域に接して設けられた第１導電型の第２の領域と、前記第１の領域に接続された第２導電型の第３の電極と、前記第２の領域に接続された第１導電型の第４の電極とを具備する。
【選択図】 図３

Description

本発明は、半導体装置に係り、特に、フィン構造の半導体素子を備えた半導体装置に関する。

半導体装置は、外部回路と接続される入出力端子に静電放電のような大きな電圧が印加されると損傷を受けることが知られている。半導体装置の損傷を防止するために、静電放電（ＥＳＤ：Electro-Static Discharge）保護素子が入出力端子と内部回路との間に設けられている。

ＥＳＤ保護素子として種々の構造が考案されているが、サイリスタ型のＥＳＤ保護素子が広く用いられてきている。その理由は、保護素子をオンさせる電圧を制御可能なこと、サイリスタのオン抵抗を小さくできること等のためである。

ＳＯＩ（silicon on insulator）半導体装置においてサイリスタ型ＥＳＤ保護素子を作成した例が、非特許文献１に開示されている。薄膜ＳＯＩ半導体装置では、通常、厚さ２００ｎｍ以下のシリコン薄膜に半導体装置を形成するために、大電流を流すサイリスタ型ＥＳＤ保護素子は、大面積、例えば、１０μｍ×４０μｍのアクティブ領域にｐ−ｎ−ｐ−ｎ接合を形成して作成される。
M. P. J. Mergens et al.: "Advanced SCR ESD Protection Circuite for CMOS/SOI Nanotechnologies"; IEEE 2005 Customer Integrated Circuit Conference, 14-1-1, 2005.

本発明の目的は、フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のＥＳＤ保護素子を備えた半導体装置を提供することである。

本発明の一態様による半導体装置は、第１導電型の第１の電極と、第２導電型の第２の電極と、前記第１の電極と前記第２の電極とを接続するフィン状の複数の第１の導電体及びこれら複数の第１の導電体を接続するフィン状の複数の第２の導電体から形成された領域であって、該領域中の前記第１の電極に接して設けられた第２導電型の第１の領域と、前記領域中の前記第２の電極及び該第１の領域に接して設けられた第１導電型の第２の領域と、前記第１の領域に接続された第２導電型の第３の電極と、前記第２の領域に接続された第１導電型の第４の電極とを具備する。

本発明によって、フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のＥＳＤ保護素子を備えた半導体装置が提供される。

本発明の実施形態によれば、フィン構造の半導体素子を有する半導体装置に集積可能なフィン構造を採用したサイリスタ型ＥＳＤ保護素子が提供される。このサイリスタ型ＥＳＤ保護素子は、フィン状の半導体領域を格子状に連結し、この領域にｐ−ｎ接合を形成してサイリスタ型ＥＳＤ保護素子を作成したものである。フィンを格子状に連結することによって、ｐ−ｎ接合面積を増加させ、寄生抵抗を減少させることができる。これによりＥＳＤ保護素子に要求される電流を流せる能力を大きくできる、すなわち、オン抵抗を小さくできる。

本発明の実施形態によるサイリスタ型ＥＳＤ保護素子を含む半導体装置の回路図の一例を図１に示す。図に示された例のサイリスタは、アノード（Ａ）にコレクタが接続されたｐｎｐトランジスタとカソード（Ｃ）にエミッタが接続されたｎｐｎトランジスタを用いて表わすことができる。ＥＳＤ保護素子は、入出力端子と内部回路との間に配置され、アノード（Ａ）が入出力端子に接続される。静電気による高電圧のサージが入出力端子に入力された場合に、内部回路に高電圧が印加され破壊する前に、電流は、図中に矢印で示したように、サイリスタのアノード（Ａ）からｐｎｐトランジスタのエミッタに流れ、このエミッタに接続されたｎｐｎトランジスタのベースからエミッタに流れてカソード（Ｃ）からアースに流れることができる。

図２は、サイリスタ型ＥＳＤ保護素子の動作ウィンドウを説明する電圧−電流特性の図である。静電気によるサージが入力された場合に、サイリスタは、電圧がＶｍａｘになる前に点（Ｖ_１，Ｉ_１）でオンしなければならない。ここで、Ｖｍａｘは、内部回路が破壊する電圧、又は特性変動を生じ始める電圧であり、一般にＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）のゲート絶縁膜の破壊電圧である。サイリスタがオンすると電圧は急激に低下して点（Ｖ_Ｈ，Ｉ_Ｈ）になるが、Ｖ_Ｈが電源電圧Ｖ_ＤＤ以下にならないように注意する必要がある。Ｖ_Ｈが電源電圧Ｖ_ＤＤ以下になるとラッチアップが生じる危険性がでてくる。さらに、サイリスタのオン抵抗が大きいと、図中に破線で示したように電流が大きくなるにつれて電圧も高くなってしまう。したがって、サイリスタのオン抵抗を小さくすることも重要である。オン抵抗を小さくするためには、サイリスタを大面積で形成すればよい。しかし、フィン構造の半導体装置では、フィンの幅が狭いためフィンにサイリスタを形成するとオン抵抗が大きくなってしまう。また、フィン構造の半導体素子を形成する際に、細いフィン部分、例えば、幅５００ｎｍ、と大面積のサイリスタ部分、例えば、１０μｍ×４０μｍ、とが混在すると、例えば、ＣＭＰ（chemical mechanical polishing）による平坦化の際に、大面積部分がフィン部分と同様に研磨されず、いわゆるディッシング（dishing）と呼ばれるプロセス上の問題が生ずる。

以下に本発明の実施形態を、添付した図面を参照して詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。

（第１の実施形態）
本発明の第１の実施形態による半導体装置のフィン構造を用いたサイリスタ型ＥＳＤ保護素子を説明するために用いられる平面図の一例を図３（ａ）に示す。本実施形態のサイリスタ型ＥＳＤ保護素子は、図の下辺に沿って、両側にｐ型半導体のアノード（Ａ）のコンタクト領域１０とその間にｎ型半導体領域２２のコンタクト領域（Ｇ２）２０とが配置され、上辺に沿って、アノード（Ａ）１０に対向してｎ型半導体のカソード（Ｃ）のコンタクト領域４０とその間にｐ型半導体領域３２のコンタクト領域（Ｇ１）３０とが配置される。それぞれのコンタクト領域１０と４０及び２０と３０とを結ぶ複数の第１のフィン１２が設けられる。さらに、複数の第１のフィン１２を横断的に接続する複数の第２のフィン１４が設けられる。

ｐ−ｎ−ｐ−ｎサイリスタの第１のｐ−ｎ接合面は、コンタクト領域１０と第１のフィン１２との接続面Ｘ−Ｘであり、ｎ−ｐ接合面は第１のフィン１２の中央部Ｙ−Ｙであり、第２のｐ−ｎ接合面は、第１のフィン１２とコンタクト領域４０との接続面Ｚ−Ｚである。第１のフィン１２を複数にすること及び第１のフィン１２の幅を広くすることによって、それぞれの接合面積を大きくできる。

第１のフィン１２の幅は、内部回路に形成されるフィン型半導体素子のフィン幅、例えば、５００ｎｍから、コンタクト領域の幅、例えば、２〜４μｍの間の任意の値に設定できる。この範囲の値であれば半導体装置の製造工程において問題、例えば、ＣＭＰによる平坦化時にディッシングが発生しない。第１のフィン１２を接続する第２のフィン１４も第１のフィン１２と実質的に同じ幅に形成することができる。あるいは、上記の範囲内で第１のフィン１２と異なる幅に形成することもできる。

図３（ａ）では、第１のフィン１２の数を１０個、第２のフィン１４の数を４個として示したが、フィンの数は上記に限定されることなく、フィン幅との関係で任意の数に設定することができる。さらに、フィンの間隔は、リソグラフィの能力の範囲で任意の値に設定できる。例えば、リソグラフィのスペース又はホールの解像限界が、例えば、１００ｎｍであればそれ以上の任意の値に設定できる。

次に、本実施形態による半導体装置の製造方法を図３（ａ）から（ｃ）を参照して簡単に説明する。図３（ｂ）は、図３（ａ）に切断線３Ｂ−３Ｂで示した第１のフィン１２に沿った断面図であり、図３（ｃ）は、図３（ａ）に切断線３Ｃ−３Ｃで示した第２のフィン１４を切断する断面図である。ここでは、サイリスタ型ＥＳＤ保護素子の製造方法を中心に説明する。

半導体基板５、例えば、シリコン基板に図３（ａ）に示した第１及び第２のフィン１２，１４及びコンタクト領域１０，２０，３０，４０をリソグラフィ及びエッチングによりパターニングして形成する。ｎ型半導体領域２２を形成する領域以外の領域を、例えば、レジスト膜で覆い、第１及び第２のフィン１２，１４にn型不純物、例えば、リン（Ｐ）を、例えば、イオン注入によりドープする。同様に、ｐ型半導体領域３２を形成する領域以外の領域を、レジスト膜で覆い、第１及び第２のフィン１２，１４にｐ型不純物、例えば、ボロン（Ｂ）を、例えば、イオン注入によりドープする。これらのｎ型不純物及びｐ型不純物のドーピングは、内部回路半導体素子のｎウェル及びｐウェルの形成と同時にドーピングすることができる。

次に、第１及び第２のフィン領域１２，１４が、後で行われるシリサイド形成時にシリサイド化されてｎ型半導体領域２２とｐ型半導体領域３２とがショートすることを防止するために、第１及び第２のフィン領域１２，１４にシリサイドブロック絶縁膜（図示せず）を形成する。シリサイドブロック絶縁膜は、ＭＩＳＦＥＴのゲート電極の側壁絶縁膜と同じ材料を使用でき、例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４膜）、シリコン酸化膜（ＳｉＯ_２膜）、又はこれらの積層膜を使用できる。コンタクト領域１０，２０，３０，４０上に形成されたシリサイドブロック絶縁膜は、除去される。

次に、ｎ型半導体のコンタクト領域２０，４０以外を、例えば、レジスト膜で覆い、例えば、ヒ素（Ａｓ）を、例えば、イオン注入によりドープする。同様に、ｐ型半導体のコンタクト領域１０，３０以外を、例えば、レジスト膜で覆い、例えば、ボロン（Ｂ）を、例えば、イオン注入によりドープする。これらのｎ型不純物及びｐ型不純物のドーピングは、内部回路半導体素子のソース／ドレインの形成と同時にドーピングすることができる。このようにしてサイリスタ型ＥＳＤ保護素子のｐ−ｎ−ｐ−ｎ接合を形成できる。

そして、シリサイド形成工程を経て第１及び第２のフィン領域１２，１４におけるシリサイドブロック膜を除去した後、フィン間の溝を絶縁膜５０、例えば、ＣＶＤ（chemical vapor deposition）で形成したＳｉＯ_２膜で埋め、全体を、例えば、ＣＭＰにより平坦化する。

その後、配線工程等の半導体装置に必要な工程を行って本実施形態による半導体装置を完成する。

このようにして形成した本実施形態によるサイリスタ型ＥＳＤ保護素子の断面構造の一例が図３（ｂ）、（ｃ）に示されている。半導体基板５の表面部分にフィン構造のサイリスタ型ＥＳＤ保護素子が形成される。第１のフィン１２は、図３（ｃ）に示された第２のフィン１４と同じ形状の断面を有する。ｐ−ｎ−ｐ−ｎ型のサイリスタの第１のｐ−ｎ接合面は、コンタクト領域１０と第１のフィン１２との接続面Ｘ−Ｘであり、ｎ−ｐ接合面は第１のフィン１２の中央部Ｙ−Ｙであり、第２のｐ−ｎ接合面は、第１のフィン１２とコンタクト領域４０との接続面Ｚ−Ｚである。図では、半導体基板５をバルク半導体基板として示したが、これに限定されることなく、バルク半導体基板上にＳｉＯ_２膜を介してシリコン層を形成したＳＯＩ（silicon on insulator）基板を使用することができる。

本実施形態によれば、フィンを格子状に形成することによって電流経路を増加させることができるため、ＥＳＤ保護素子のオン抵抗を小さくできる。さらに、フィンの幅を内部回路の半導体素子のフィン幅よりも大きくすることにより、オン抵抗をさらに小さくできる。また、サイリスタのｎ型半導体領域２２及びｐ型半導体領域３２の第１及び第２のフィン１２，１４幅をコンタクト領域１０，２０，３０，４０の幅と同等以下にすることによって、例えば、ＣＭＰにおけるディッシングの発生を防止できる。したがって、内部回路のフィン構造の半導体素子と同じ製造工程で大電流を流せるフィン構造のサイリスタ型ＥＳＤ保護素子を形成できる。

以上説明したように、本実施形態によって、フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のサイリスタ型ＥＳＤ保護素子を備えた半導体装置を提供することができる。

（第２の実施形態）
上記の第１の実施形態の半導体装置のサイリスタ型ＥＳＤ保護素子は、ｐ−ｎ接合の面積がフィンの幅によって制限される。本発明の第２の実施形態による半導体装置のサイリスタ型ＥＳＤ保護素子は、第１のフィン１２を結ぶ第２のフィン１４上にｐ−ｎ接合を形成することによってサイリスタのオン抵抗をさらに低下させたものである。

本実施形態によるサイリスタ型ＥＳＤ保護素子の平面図の一例を図４に示す。本実施形態では、第１のフィン１２を結ぶ第２のフィン１４の数を奇数に設定する。そして、両端の第２のフィン１４−１，１４−ｎは、それぞれコンタクト領域１０，２０及び４０，３０と接するように設けられる。したがって、ｐ−ｎ−ｐ−ｎサイリスタの第１のｐ−ｎ接合面は、第２のフィン１４−１上のＸ−Ｘ線上に設けられ、ｎ−ｐ接合面は、中央の第２のフィン１４−ｃ上のＹ−Ｙ線上に設けられ、そして第２のｐ−ｎ接合面は、第２のフィン１４−ｎ上のＺ−Ｚ線上に設けられる。中央の第２のフィン１４−ｃ上のｎ−ｐ接合は、リソグラフィによって形成される。したがって、この第２のフィン１４−ｃの幅は、リソグラフィの合せ精度を考慮して２μｍから４μｍ程度にすることが好ましい。このように各接合面を第２のフィン１４上に設けることによって、サイリスタ型ＥＳＤ保護素子を従来の平面構造で形成した場合と同程度に、各接合面積を大きくできる。その結果、サイリスタのオン抵抗をさらに低下させることができる。

本実施形態においても第１の実施形態と同様に、フィンを格子状に形成することによって電流経路を増加させることができるため、ＥＳＤ保護素子のオン抵抗を小さくできる。さらに、フィンの幅を内部回路の半導体素子のフィン幅よりも大きくすることにより、オン抵抗をさらに小さくできる。また、サイリスタのｎ型半導体領域２２及びｐ型半導体領域３２のフィン１２，１４の幅をコンタクト領域１０，２０，３０，４０の幅と同等以下にすることによって、例えば、ＣＭＰにおけるディッシングの発生を防止できる。したがって、内部回路のフィン構造の半導体素子と同じ製造工程で大電流を流せるフィン構造のサイリスタ型ＥＳＤ保護素子を形成できる。

以上説明したように、本実施形態によって、フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のサイリスタ型ＥＳＤ保護素子を備えた半導体装置を提供することができる。

本発明の実施形態は、上記に限定されることなく種々の変形をして実施することができる。そのいくつかの例を以下に示すが、これらに限定されるものではない。

（第１の変形例）
上記の第１及び第２の実施形態のサイリスタ型ＥＳＤ保護素子は、第１のフィン１２と第２のフィン１４とがほぼ直交する。すなわち、第１及び第２のフィン１２，１４の交点がほぼ直角である。したがって、ＥＳＤ保護素子に大電流が流れた場合にこの交点の角部に電流集中が生じ、極端な場合にはフィンが破壊されることが懸念される。

本発明の第１の変形例は、この角を鈍角にすることによって電流集中を防止するものである。本変形例による第１のフィン１２と第２のフィン１４との交差部の一例の拡大図を図５に示す。この例では、第１及び第２のフィン１２，１４に囲まれた仮想の四角形の溝の一辺の長さｗの溝の角から約１／４の長さ（ｗ／４）を斜めに結んで、溝の形状が八角形になるようにしたものである。このようにフィンの交差部の角を鈍角にすることによって、この角部に電流集中が生じることを防止でき、サイリスタ型ＥＳＤ保護素子のＥＳＤ耐性を高めることができる。

本変形例は、上記の第１及び第２の実施形態を始め、本発明の種々の実施形態に適用することができる。

（第２の変形例）
本発明の実施形態のサイリスタ型ＥＳＤ保護素子は、ｎ型半導体領域２２及びｐ型半導体領域３２が第１及び第２フィン１２，１４で構成される。これらのフィンのドーパント濃度は、それぞれ内部回路のｎウェル及びｐウェルと同等であり高濃度でないため、フィン部分は、ある程度の寄生抵抗を有する。

本発明の第２の変形例は、図６に平面図を示したように、ｐ−ｎ（ｎ−ｐ）接合面近傍を除くｎ型半導体領域２２及びｐ型半導体領域３２をシリサイド２４、３４にすることによってフィン部の寄生抵抗を小さくし、サイリスタ型ＥＳＤ保護素子のオン抵抗を低下させたものである。シリサイド２４，３４領域の幅を調節することによって、サイリスタ型ＥＳＤ保護素子のオン抵抗を所望の値に調節することができる。

本変形例も第１の変形例と同様に、上記の第１及び第２の実施形態を始め、本発明の種々の実施形態に適用することができる。

上記に説明してきたように、本発明の種々の実施形態によってオン抵抗を小さくすることが可能なフィン構造のサイリスタ型ＥＳＤ保護素子を備えた半導体装置を提供することができる。このＥＳＤ保護素子は、格子状に形成されたフィンを備え、フィンの幅は内部回路の半導体素子のフィン幅以上でかつコンタクト領域の幅と同等以下である。このような構造にすることによって、内部回路のフィン構造の半導体素子と同じ製造工程で製造しても製造上の問題、例えば、ＣＭＰにおいてディッシングが発生しない。したがって、製造工程を変更することなく大電流を流せるフィン構造のサイリスタ型ＥＳＤ保護素子を含む半導体装置を製造できる。

以上説明したように、本発明の種々の実施形態によって、フィン構造の半導体素子を備えた半導体装置に適用可能なフィン構造のサイリスタ型ＥＳＤ保護素子を備えた半導体装置を提供することができる。

本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。

図１は、本発明の実施形態によるサイリスタ型ＥＳＤ保護素子を含む半導体装置の回路図の一例を示す図である。 図２は、サイリスタ型ＥＳＤ保護素子の動作ウィンドウを説明する電圧−電流特性の図である。 図３は、本発明の第１の実施形態による半導体装置のフィン構造を用いたサイリスタ型ＥＳＤ保護素子の一例を説明するために用いられる図であり、図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）に示した切断線３Ｂ−３Ｂに沿った断面図であり、図３（ｃ）は図３（ａ）に示した切断線３Ｃ−３Ｃに沿った断面図である。 図４は、本発明の第２の実施形態による半導体装置のフィン構造を用いたサイリスタ型ＥＳＤ保護素子の一例を説明するために示す平面図である。 図５は、本発明の第１の変形例による半導体装置のフィン構造を用いたサイリスタ型ＥＳＤ保護素子のフィンの交差部の一例を示す拡大図である。 図６は、本発明の第２の変形例による半導体装置のフィン構造を用いたサイリスタ型ＥＳＤ保護素子の一例を説明するために示す平面図である。

符号の説明

５…半導体基板，１０…ｐ型コンタクト領域（アノード），１２…第１のフィン，１４…第２のフィン，２０…ｎ型コンタクト領域，２２…ｎ型半導体領域，２４，３４…シリサイド領域，３０…ｐ型コンタクト領域，３２…ｐ型半導体領域，４０…ｎ型コンタクト領域（カソード），５０…絶縁膜。

Claims (5)

1. 第１導電型の第１の電極と、
   第２導電型の第２の電極と、
   前記第１の電極と前記第２の電極とを接続するフィン状の複数の第１の導電体及びこれら複数の第１の導電体を接続するフィン状の複数の第２の導電体から形成された領域であって、該領域中の前記第１の電極に接して設けられた第２導電型の第１の領域と、
   前記領域中の前記第２の電極及び該第１の領域に接して設けられた第１導電型の第２の領域と、
   前記第１の領域に接続された第２導電型の第３の電極と、
   前記第２の領域に接続された第１導電型の第４の電極と
   を具備することを特徴とする半導体装置。
2. 前記第１の電極と前記第１の領域との接合面、前記第１の領域と前記第２の領域との接合面、及び前記第２の領域と前記第２の電極との接合面は、それぞれ前記第２の導電体上にあることを特徴とする、請求項１に記載の半導体装置。
3. 前記第１の導電体と前記第２の導電体は、ほぼ直角に交差するとともに、この交差部の角を鈍角としたことを特徴とする、請求項１若しくは２に記載の半導体装置。
4. 前記第１の導電体及び前記第２の導電体は、前記第１の電極と前記第１の領域との接合面、前記第１の領域と前記第２の領域との接合面、及び前記第２の領域と前記第２の電極との接合面を除く部分にシリサイドを含むことを特徴とする、請求項１ないし３のいずれか１に記載の半導体装置。
5. 前記第１の電極の接続されたフィン型半導体素子を含む回路をさらに具備することを特徴とする、請求項１ないし４のいずれか１に記載の半導体装置。

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