JP2008252038A - 半導体装置 - Google Patents

Abstract

【課題】 オン抵抗が低く基板表面の占有面積が小さい半導体装置を提供する。
【解決手段】 本発明の半導体装置は、第1方向に互いに連結されて配置された第1及び第２領域５ａ、５ｂを有する第1のトレンチ５と、この第1のトレンチ５の一端に連結する第２のトレンチ６と、第1のトレンチ５の他端に連結する第３のトレンチ７を備えた半導体基板１と、第1及び第２領域５ａ、５ｂ内にそれぞれｎ型半導体層９及びｐ型半導体層１０が互いに接して、且つトレンチ開口面まで埋め込まれてなり、ｎ型半導体層９とｐ型半導体層１０との接合部にｐ−ｎ接合面１1を有するダイオード部１５と、第２のトレンチ６内に形成され、ダイオード部１５の一端と電気的接続された第１の電極部１６と、第３のトレンチ７内に形成され、ダイオード部１５の他端と電気的接続された第２の電極部１７とを具備している。
【選択図】 図１

Description

本発明は整流作用やツェナー効果を有する半導体装置に係わり、例えばＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によるゲート絶縁膜の破壊を防止するために用いられるＥＳＤ保護ダイオードに関する。

ｐ−ｎ接合を有する半導体素子は、整流作用素子、ツェナー効果による低電圧動作素子、あるいは他の半導体素子のＥＳＤ保護用素子として用いられ、特に２以上のｐ−ｎ接合を有する半導体素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などを有する半導体装置に対するＥＳＤ保護ダイオードとして用いられる。

ＭＯＳＦＥＴやＩＧＢＴでは、ゲート絶縁膜破壊を起こさないようにＥＳＤから保護する必要があり、ＭＯＳＦＥＴの場合には、ゲートとソース間に、また、ＩＧＢＴの場合には、ゲートとエミッタ間にＥＳＤ保護ダイオードが接続される。ゲートに所定電圧以上の過電圧が印加されたときに、ＥＳＤ保護ダイオードがオン状態となり、ＭＯＳＦＥＴやＩＧＢＴのゲートに過電圧が印加されないようにしてゲート絶縁膜を保護する。

従来のＥＳＤ保護ダイオードは、一般に、半導体基板上に基板の面内方向にプレーナー型に半導体のｐ−ｎ接合領域を形成した構造となっている。近年、半導体プロセスの微細化が進み素子のサイズが小さくなってきたことにより、ＥＳＤ保護ダイオードのチップ上での占有面積を小さくすることが求められる。

一方、保護作用のためには、ＥＳＤ保護ダイオードのオン抵抗が極力小さいことが重要となる。

しかしながら、上記従来の保護ダイオードでは、占有面積を小さくするとｐ−ｎ接合部分の断面積が小さくなり、ＥＳＤ保護ダイオードのオン抵抗が増大する問題が生じる。この問題を解決するために、半導体基板上にＵ字型のトレンチを形成し、ｐ−ｎ接合ダイオードの各半導体層の少なくとも一部をＵ字型トレンチの内表面に沿って形成し、占有面積縮小によるｐ−ｎ接合構造の断面積減少を抑制するようなＥＳＤ保護ダイオードが提案されている（例えば、特許文献１参照）。

上記提案の半導体装置では、電流経路の断面積は、トレンチ内表面に沿って覆っている部分と、そのトレンチ周辺部で基板表面を覆っている部分との断面積で決まる。しかし、トレンチ内の半導体層は、トレンチ内表面を覆うように形成されているだけであり、オン抵抗を余り小さくできない。また、今後の半導体プロセスの更なる微細化を図るためには、上記トレンチ周辺部で基板表面を覆っている部分の表面積を減少させることが必要であり、この結果、上記ｐ−ｎ接合構造の断面積が減少するために、半導体装置のオン抵抗がさらに増大することが見込まれる。
特開平１０−２９４４７５号公報（第５頁、図２）

本発明は上記問題点に鑑み発明されたもので、その目的とするところは、オン抵抗および占有面積を減少させることが可能な半導体装置を提供することにある。

上記目的を達成するために、本発明の一態様の半導体装置は、第１方向に互いに連結されて配置された第１領域及び第２領域を有する第１のトレンチ、前記第１のトレンチの一端に連結する第２のトレンチ、及び前記第１のトレンチの他端に連結する第３のトレンチを備えた半導体基板と、前記第１のトレンチの前記第１領域及び第２領域内にそれぞれ第１導電型半導体層及び第２導電型半導体層が互いに接して埋め込まれてなり、前記第１導電型半導体層と前記第２導電型半導体層との接合部に、ｐ−ｎ接合面を有するダイオード部と、前記第２のトレンチ内に形成され、前記ダイオード部の一端と電気的接続された第１の電極部と、前記第３のトレンチ内に形成され、前記ダイオード部の他端と電気的接続された第２の電極部と、を具備することを特徴としている。

また、本発明の別態様の半導体装置は、第１方向に互いに連結されて配置された第１領域及び第２領域を有し、且つ前記第１方向と直交する第２方向に並置された複数の第１のトレンチ、複数の前記第１のトレンチの一端に共通に連結する第２のトレンチ、及び複数の前記第１のトレンチの他端に共通に連結する第３のトレンチを備えた半導体基板と、複数の前記第１のトレンチにおける前記第１領域及び第２領域内にそれぞれ第１導電型半導体層及び第２導電型半導体層が互いに接して埋め込まれてなり、前記第１導電型半導体層と前記第２導電型半導体層との接合部に、ｐ−ｎ接合面を有する複数のダイオード部と、
前記第２のトレンチ内に形成され、複数の前記ダイオード部の一端と電気的接続された第１の電極部と、前記第３のトレンチ内に形成され、複数の前記ダイオード部の他端と電気的接続された第２の電極部と、を具備することを特徴としている。

また、本発明の別態様の半導体装置は、第１方向に交互に配置されて互いに連結された第１領域及び第２領域を有し、且つ前記第１方向と直交する第２方向に並置された複数の第１のトレンチ、複数の前記第１のトレンチの一端に共通に連結する第２のトレンチ、及び複数の前記第１のトレンチの他端に共通に連結する第３のトレンチを備えた半導体基板と、複数の前記第１のトレンチにおける前記第１領域及び第２領域内にそれぞれ第１導電型半導体層および第２導電型半導体層が互いに接して埋め込まれてなり、複数の前記第１導電型半導体層と前記第２導電型半導体層との接合部にｐ−ｎ接合を有する複数のダイオード部と、前記第２のトレンチ内に形成され、複数の前記ダイオード部の一端と電気的接続された第１の電極部と、前記第３のトレンチ内に形成され、複数の前記ダイオード部の他端と電気的接続された第２の電極部と、を具備することを特徴としている。

本発明によれば、オン抵抗及び占有面積を減少させることが可能な半導体装置を提供できる。

以下、本発明をＥＳＤ保護ダイオードに適用した実施例により説明する。

本発明の第１の実施例に係るＥＳＤ保護ダイオードを図１及び図２を用いて説明する。図１（ａ）は、第１の実施例のＥＳＤ保護ダイオードの平面図、図１（ｂ）は図１（ａ）のＥＳＤ保護ダイオードのＡ−Ａ面で切断した断面図、図２は、図１（ａ）のＥＳＤ保護ダイオードの平面図である。なお、図２はＥＳＤ保護ダイオードの平面構造をわかりやすくするために、第１の電極層２０、第２の電極層２１及び第２の絶縁膜１２を取り除いている。また、第１の絶縁膜８のうち、第１乃至第３のトレンチ５、６、７内表面以外の部分を取り除いている。

本実施例は、２個のｐ−ｎ接合ダイオード部（以下、単にダイオード部と称す）をトレンチ構造に、しかも並列接続構造にしたことを特徴とするものである。

図１及び図２に示すように、本実施例におけるＥＳＤ保護ダイオードは、半導体基板１の上面に、ダイオード部を形成するための第１のトレンチ５、ダイオード部の一方の電極部を形成するための第２のトレンチ６、及びダイオード部の他方の電極部を形成するための第３のトレンチ７を有する。この第1のトレンチ５はＵ字型の断面構造で、第１方向（Ｘ方向）に延伸するストライプ型の平面構造に形成されており、ここでは、２つの第１のトレンチ５が第１方向と直交する第２方向（Ｙ方向）に互いに離間して並置されている。

第１のトレンチ５は、後述の第１導電型半導体層が埋め込まれる第１領域５ａと第２導電型半導体層が埋め込まれる第２領域５ｂとを有し、第１領域５ａと第２領域５ｂとは互いに連結している。

第２のトレンチ６は第１のトレンチ５の一端側、即ち第１領域５ａの一端側に形成され、第３のトレンチ７は第１のトレンチ５の他端側、即ち第２領域５ｂの他端側に形成されている。この第２及び第３のトレンチ６、７は、Ｕ字型の断面構造で、矩形型の平面構造に形成されてなり、２個の第１のトレンチ５の両方に跨って、しかも第１のトレンチ５の一端とそれぞれ連結している。

また、これらの第１乃至第３のトレンチ５、６、７の内表面を含む半導体基板１上面には、例えば酸化膜からなる第１の絶縁膜８が形成されている。

上記２個の第１のトレンチ５には、ダイオード部１５がそれぞれ形成され、第２及び第３のトレンチ６、７には、ダイオード部１５と電気的に接続する第１及び第２の電極部１６、１７が形成されている。

このダイオード部１５の各々は、図１（ｂ）に示すように、第１のトレンチ５内に第１の絶縁膜８を介して埋め込まれた第１導電型半導体層、例えばｎ型半導体層９と第２導電型半導体層、例えばｐ型半導体層１０とを有する。

このｎ型半導体層９は、例えば第１のトレンチ５の第１領域５ａに埋め込まれ、ｐ型半導体層１０は、例えばｎ型半導体層９と接して第１のトレンチ５の第２領域５ｂ内に埋め込まれてなり、ｎ型半導体層９とｐ型半導体層１０との接合部にｐ−ｎ接合面１１を有する。

また、ｎ型半導体層９及びｐ型半導体層１０は、第１のトレンチ５内の空隙を満たし、且つその上面が半導体基板１の上面における第１の絶縁膜８の上面と略同一平面を形成するように埋め込まれている。

ｎ型半導体層９及びｐ型半導体層１０の上面並びに第１の絶縁膜８の上面には、例えば酸化膜からなる第２の絶縁膜１２が形成され、ｎ型半導体層９及びｐ型半導体層１０は、第１の絶縁膜８及び第２の絶縁膜１２により囲まれている。

第１の電極部１６は、第１のコンタクト層１８と第１の電極層２０とで構成されている。

この第１のコンタクト層１８は、例えば、ｎ型半導体層９よりもｎ型不純物を高濃度に添加したｎ型の高不純物濃度半導体層からなり、第２のトレンチ６内に第１の絶縁膜８を介してその上面が半導体基板１の表面における第１の絶縁膜８の上面と略同一平面をなすように埋め込まれ、２個のダイオード部１５のｎ型半導体層９とそれぞれ電気的に接続している。

また、第１のコンタクト層１８は、第１の絶縁膜８により半導体基板１と電気的に絶縁され、その上面は、開口部を有した第２の絶縁膜１２により覆われている。

第１の電極層２０は、Ａｌ等の金属からなり、この第２の絶縁膜１２の開口部を通じて第１のコンタクト層１８の上面に形成されている。

第２の電極部１７は、第１の電極部１６と同様に、第３のトレンチ７内に形成された第２のコンタクト層１９と、この第２のコンタクト層１９上に形成された第２の電極層２１とで構成されている。

第２のコンタクト層１９は、第１のコンタクト層１８と同様に、例えば、ｐ型半導体層１０よりもｐ型不純物を高濃度に添加したｐ型の高不純物濃度半導体層からなり、第３のトレンチ７内に第１の絶縁膜８を介してその上面が半導体基板１の表面における第１の絶縁膜８の上面と略同一平面をなすように埋め込まれ、ダイオード部１５のｐ型半導体層１０とそれぞれ電気的に接続している。

また、第２のコンタクト層１９は、第１のコンタクト層１８と同様に、第１の絶縁膜８により半導体基板１と電気的に絶縁され、その上面は、開口部を有した第２の絶縁膜１２により覆われている。

第２の電極層２１は、Ａｌなどの金属からなり、この第２の絶縁膜１２の開口部を通じて第２のコンタクト層１９の上面に形成されている。

次に、上記第１の実施例のＥＳＤ保護ダイオードの製造方法について図３を用いて説明する。図３は図１（ａ）のＡ−Ａ線に沿う工程断面図である。

まず、同図（ａ）に示すように、半導体基板、例えばシリコン基板１上に、図２に示すような、第１乃至第３のトレンチ５、６、７を形成するためのマスク部材（図示せず）を形成し、このマスク部材をマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）にて第１乃至第３のトレンチ５、６、７を深さ１乃至５μｍ、例えば３μｍに形成する。ここで、２個の第１のトレンチ５は、Ｕ字型の断面構造で、ストライプ型の平面構造で、Ｙ方向に互い離間して並置され、第２及び第３のトレンチ６、７は、２個の第１のトレンチ５の両端に、それぞれ２個の第１のトレンチ５と連結し、且つＵ字型の断面構造で、第１のトレンチ５に比べてＹ方向の開口幅が広い矩形型の平面構造に形成される。なお、ここでは、第１乃至第３のトレンチ５、６、７を同じ深さに形成したが、それぞれの深さは、設計に応じて変更可能である。

その後、第１乃至第３のトレンチ５、６、７内の表面を含むシリコン基板１の表面全面に、熱酸化膜からなる第１の絶縁膜８を厚さ、５０乃至１００ｎｍ、例えば１００ｎｍに形成する。次に、この第１の絶縁膜８を介して第１乃至第３のトレンチ５、６、７内の空隙を完全に埋め込むように、シリコン基板１の全面に多結晶シリコン膜２２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により形成する。

次に、多結晶シリコン膜２２を形成した後、多結晶シリコン膜２２の堆積時に、トレンチ形状に起因して多結晶シリコン膜２２に凹凸が発生するために、第１の絶縁膜８をストッパーとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｅｔｃｈｉｎｇ）、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）、またはＲＩＥにより第１の絶縁膜８が露出するまで多結晶シリコン膜２２を研磨あるいはエッチングし、シリコン基板１の上面全体が平坦になるようにする。

その後、第１乃至第３のトレンチ５、６、７内に平坦に埋め込まれた多結晶シリコン２２に選択的にイオン注入等を行うことにより、同図（ｂ）に示したように、各々の第１のトレンチ５の第１領域５ａ内にｎ型半導体層９、各々の第１のトレンチ５の第２領域５ｂ内にｐ型半導体層１０、第２のトレンチ６内にｎ型の高不純物濃度半導体層よりなる第１のコンタクト層１８、及び第３のトレンチ７内にｐ型の高不純物濃度半導体層よりなる第２のコンタクト層１９をそれぞれ形成する。

この後、ＣＶＤ等により酸化シリコンの第２の絶縁膜１２をシリコン基板１の表面全面に形成した後に、第１のコンタクト層１８及び第２のコンタクト層１９上の第２の絶縁膜１２に開口部をそれぞれ形成し、この開口部に、例えばアルミニウム等の金属膜をパターン形成することにより、開口部より露出された第１のコンタクト層１８及び第２のコンタクト層１９上に第１の電極層２０及び第２の電極層２１をそれぞれ形成し、図１に示した構造のＥＳＤ保護ダイオードを得る。

上記第１の実施例のＥＳＤ保護ダイオードでは、ｎ型半導体層９及びｐ型半導体層１０は第１のトレンチ５内の空隙を完全に埋め尽くすように埋め込まれている。従って、ダイオード部１５の断面積が大きくなるために、ＥＳＤ保護ダイオードのオン抵抗が低減できる。また、ダイオード部１５は、第１のトレンチ５内に埋め込まれ、このトレンチ５周辺のシリコン基板１の表面には延在しないので、ＥＳＤ保護ダイオードの占有面積を低減できる。

また、図３（ｂ）に示したように、トレンチ内に多結晶シリコン膜２２を埋め込んだ後に、ＣＭＰ等で半導体基板１上面の平坦化を実施し、この後イオン注入等によりダイオード部１５と第１及び第２のコンタクト層１８、１９を形成しているので、トレンチによる半導体基板１上面の凹形状及びダイオード部１５とコンタクト層１８、１９による凸形状が発生しない。これにより、本実施例のＥＳＤ保護ダイオードをＭＯＳＦＥＴやＩＧＢＴ等の他の半導体素子とともに集積回路に組み込む際のプロセスにおいて、半導体基板表面の平坦性が高く、マスク合わせ時の焦点深度のマージンが少ないことによる不具合を防止できる。この結果、半導体プロセスの微細化に対応して素子サイズを小さくしていくこと、及び半導体装置の単位面積当たりの特性向上が可能となる。

なお、本実施例では、ダイオード部１５を２個としているが、このダイオード数を増やすことによって、電流経路の断面積が実質的に増加するのでオン抵抗が低減できる。この結果、ＥＳＤ保護用半導体装置としての耐圧が上がる。

また、本実施例では、ダイオード部を構成しているｎ型半導体層９とｐ型半導体層１０のｐ−ｎ接合面１１の数を１としているが、ｎ型半導体層９及びｐ型半導体層１０の多段構成としてｐ−ｎ接合面１１の数を増やすことができる。本実施例の場合は、接合面数が１なので、一方向のツェナーダイオードとして機能するが、これを多段構成とすることにより双方向のツェナーダイオードとして機能させることができる。

多段構成のツェナーダイオードでは、各ｐ−ｎ接合面でのブレークダウン電圧を加算した電圧が、ツェナーダイオードとしてのブレークダウン電圧となるので、ＥＳＤ保護ダイオードの耐圧が上がる。

また、本実施例では第１のトレンチ５におけるｎ型半導体層９部分の第１領域５ａとｐ型半導体層１０部分の第２領域５ｂとの開口幅を同一としているが、ｐ型半導体層１０部分の第２領域５ｂの開口幅がｎ型半導体層９部分の第１領域５ａの開口幅よりも広くしてもよい。特に、ＥＳＤ耐圧をあげるためにｐ型半導体層の不純物濃度を低くした場合には、素子抵抗を下げるために断面積を大きくする必要があり、上記のような構造が有効となる。また、設計に応じて、逆にｎ型半導体層９の第１領域５ａの開口幅のほうが広くなるように、第１のトレンチ５の第１領域５ａ及び第２領域５ｂを形成してもよい。

上記ダイオード部の数とその中のｐ−ｎ接合面数、及びｎ及びｐ型半導体層の各々のトレンチ開口幅は、ＥＳＤ保護用ダイオードの耐圧の設計により任意の値とすればよい。また、ｐ−ｎ接合面数が複数の場合は、ダイオード部の両端はｎ型どうし、ｐ型どうし、あるいはｎ型とｐ型の半導体層の組み合わせとなるが、双方向ツェナーダイオードとしてはいずれも問題なく機能する。第１のコンタクト層１８及び第２のコンタクト層１９の導電型は、これらダイオード部の両端の半導体層の導電型に応じて決定してもよい。

本実施例は、本発明の一例を示したものであり、構成する材料及び形成方法は、上記効果が得られるように任意のものとすることができる。例えば、半導体基板１は、シリコン基板以外にも、シリコン基板に半導体膜を形成したものや、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いてもよい。化合物半導体系の集積回路作成の際には、その用途に合わせてＧａＡｓ基板やＩｎＰ基板、ＳｉＣ基板、あるいはＧａＮ基板などの化合物半導体基板なども使用可能である。

第１の絶縁膜８は、本実施例では熱酸化膜を例に挙げたが、絶縁膜として機能するものであればよく、ＣＶＤによる酸化シリコンや窒化シリコン等でも良い。第２の絶縁膜１２も同様に絶縁膜として機能するものであれば、本実施例以外の絶縁膜を使用可能である。

本実施例では、予めＣＶＤにより多結晶シリコンを形成し、その後選択的にイオン注入することにより、ｎ型半導体層９、ｐ型半導体層１０、第１のコンタクト層１８及び第２のコンタクト層１９を形成したが、用途に応じて多結晶シリコン以外のものでも可能であり、また、各層への不純物注入は、選択イオン注入によらなくても、選択熱拡散等の他の方法や、結晶成長で個別に各不純物を含んだ層をそれぞれ埋め込んでいくことによっても可能である。

本実施例では、第１のコンタクト層１８及び第２のコンタクト層１９をそれぞれ、単一のｎ型の高不純物濃度半導体層及びｐ型の高不純物濃度半導体層としていたが、第１の電極層２０との接続部及び第２の電極層２１との接続部でそれぞれ、同じ導電型で不純物濃度が高い半導体層をさらに有した構造とすることも可能である。

（実施例１の変形例）
本実施例のＥＳＤ保護ダイオードの変形例を図４に示す。本変形例の各部について、実施例１のＥＳＤ保護ダイオードと同一部分は同一符号で示す。本変形例が、実施例１と異なる点は、シリコン基板１上の第１の絶縁膜８を除去した構造にある。これは、図３（ｂ）に示すように、多結晶シリコン２２のＣＭＰ等による平坦化工程において、第１の絶縁膜８が表面に出現したところで研磨あるいはエッチングを停止するところを、そのまま研磨あるいはエッチングを続けて半導体基板１の上面が出現したところで研磨を停止することにより得られる。

上記変形例のＥＳＤ保護ダイオードにおいても、上記実施例１と同様の効果が得られる。また、この構造とすることにより、第１の絶縁膜８を極薄膜にした場合や図３（ａ）で半導体基板表面の凹凸が顕著のときに、プロセスのマージンを大きくとることができる。

（実施例１の別の変形例）
本実施例のＥＳＤ保護ダイオードの別の変形例を図５に示す。本変形例の各部について、実施例１のＥＳＤ保護ダイオードと同一部分は同一符号で示す。本変形例が、実施例１と異なる点は、第１のコンタクト層１８と第２のコンタクト層１９の中に、第１の電極層２０と第２の電極層２１がそれぞれ埋め込み形成されている点にある。

この構造のＥＳＤ保護ダイオードは、一例として次のようにして得られる。図３（ｂ）に示した状態で、シリコン基板１の表面に第１のコンタクト層１８及び第２のコンタクト層１９の上面を露出する開口部を備えたマスクを形成した後に、ＲＩＥにより第１のコンタクト層１８及び第２のコンタクト層１９の露出部にそれぞれ凹部を形成する。

この凹部に、例えばメッキ等により電極金属を埋め込んで第１の電極層２０及び第２の電極層２１をそれぞれ形成し、ＣＭＰ等により凹部外のシリコン基板１上の電極金属を研磨することにより、シリコン基板１の表面を平坦化する。

この後、図５に示したように、シリコン基板１の表面全面にプラズマＣＶＤ法などの低温ＣＶＤ法により第２の絶縁膜１２を形成した後に、第１の電極層２０及び第２の電極層２１の上面が露出するように、第２の絶縁膜１２にＲＩＥ等により開口部を形成する。

また、以下のような他の方法で製造することも可能である。即ち、図３（ｂ）で示した構造とした後に、ＣＶＤ法などにより第２の絶縁膜１２をシリコン基板１の表面全面に形成し、第１のコンタクト層１８及び第２のコンタクト層１９の一部が露出するようにＲＩＥ等により第２の絶縁膜１２に開口部を形成する。

その後、第２の絶縁膜１２をマスクとして、開口部に露出した第１のコンタクト層１８及び第２のコンタクト層１９をＲＩＥ等でエッチングして、第１のコンタクト層１８及び第２のコンタクト層１９のそれぞれに凹部を形成する。次に、メッキ等の方法により、この凹部に第１の電極層１９及び第２の電極層２１をそれぞれ埋め込んで、図５に示した構造を得る。

この方法の場合、第２の絶縁膜１２の開口部において第１の電極層２０及び第２の電極層２１は、第２の絶縁膜１２の上面より突出することも有り得るが、その場合には、ＣＭＰ等により突出した第１の電極層２０及び第２の電極層２１の部分を研磨あるいはエッチングし、シリコン基板１の表面を平坦化すればよい。また、図５では、第１の電極層２０及び第２の電極層２１の幅は、第２の絶縁膜１２のそれぞれの開口部の幅より広くなっているが、この例の場合では、第１の電極層２０及び第２の電極層２１の幅と第２の絶縁膜１２のそれぞれの開口部の幅が略一致する断面形状となる。この程度の断面の幅の違いは、ＥＳＤ保護ダイオードの特性に影響しない。

本変形例のＥＳＤ保護ダイオードでは、第１の電極層２０及び第２の電極層２１と、第１のコンタクト層１８及び第２のコンタクト層１９のそれぞれの接触面積が大きくなっているため、ＥＳＤ保護ダイオードのオン抵抗のさらなる低減につながる。

本発明の第２の実施例に係るＥＳＤ保護ダイオードを図６の平面図を用いて説明する。図６は、図２と同様に平面構造をわかりやすくするために、第１の電極層２０、第２の電極層２１及び第２の絶縁膜１２を取り除いている。また、第１の絶縁膜８の第１乃至第３のトレンチ３１、６、７内表面以外の部分を取り除いている。

本実施例の各部について、実施例１のＥＳＤ保護ダイオードと同一部分は同一符号で示す。本実施例は、ｎ型半導体層９とｐ型半導体層１０を交互に配置した２個のダイオード部３０をＹ方向に離間して並置し、隣接するダイオード部３０におけるｐ型半導体層１０どうしを互いに連結し、１つのｐ型半導体層３３とすることにより、ＥＳＤ保護ダイオードのオン抵抗を低くするようにしたことを特徴としている。

本実施例のＥＳＤ保護ダイオードでは、複数個、ここでは２個の第1のトレンチ３１がＹ方向に離間して並置されている。第1のトレンチ３１の各々は、Ｘ方向に交互に配置されて互いに連結された第１領域３１ａと第２領域３１ｂとを有する。また、第1のトレンチ３１の各々における第２領域３１ｂどうしは、互いに連結されて１つの第２領域３２ｂを構成している。この連結された第２領域３２ｂは、矩形型の平面構造を有する。

第２のトレンチ６は第１のトレンチ３１の一端側において第１領域３１ａと連結し、第３のトレンチ７は第１のトレンチ３１の他端側における第２領域３２ｂと連結している。

上記第１のトレンチ３１の第１領域３１ａ内にはｎ型半導体層９が埋め込まれ、第２領域３２ｂ内にはｐ型半導体層３３が埋め込まれ、これにより３個のｐ-ｎ接合面１１を有するダイオード部３０を２個並置し、各々のダイオード３０はｐ型半導体層３３を隣接するダイオード部３０と共有している。

第２及び第３のトレンチ６、７には、実施例１と同様に、それぞれ第１及び第２の電極部１６、１７が形成されている。

なお、このＥＳＤ保護ダイオードは、第１のトレンチ３１を形成するためのマスク部材のパターンが異なるが、主要な製造工程は実施例１と同様である。

本実施例のＥＳＤダイオードは、第１の実施例と同様の効果が得られることのほか、以下の効果を有する。ツェナーダイオードとしてブレークダウン電圧を上げるためには、通常、ｐ型半導体層の不純物濃度を下げてｎ型半導体層とｐ型半導体層の接合面１１に生じる空間電荷領域をｐ型半導体層側に広げるようにすることが多い。空間電荷領域となっていないｐ型半導体層の部分は不純物濃度が低く設定されているために、素子抵抗が高くなり、ツェナーダイオードとしてのオン抵抗が大きくなってしまう。

しかし、本実施例のように、各々の第１のトレンチ３１の第２領域３１ｂを連結して共有の第２領域３２ｂとすることで、互いに離間して並置されているダイオード部３０におけるｐ型半導体層１０どうしが連結して１つのｐ型半導体層３３となるので、各ｎ型半導体層９に対して各ｐ型半導体層３３の幅が広くなり、ｐ型半導体層３３の中で電流が広がるため、実施例１よりも電流経路の断面積が大きくなる。

この結果、ｐ型半導体層３３での抵抗値が下がり、実施例１よりもオン抵抗の低いＥＳＤ保護用ダイオードが得られる。なお、ダイオード部の数と各ダイオード部におけるｐ−ｎ接合面数は、オン抵抗低減と耐圧の設計により任意の値を取りうるのは実施例１と同様である。

本発明の第３の実施例に係るＥＳＤ保護ダイオードを図７の平面図を用いて説明する。図２と同様に平面構造をわかりやすくするために、第１の電極層２０、第２の電極層２１及び第２の絶縁膜１２を取り除いている。また、第１の絶縁膜８の第１乃至第３のトレンチ４１、６、７内表面以外の部分を取り除いている。本実施例の各部について、実施例２のＥＳＤ保護ダイオードと同一部分は同一符号で示す。

本実施例は、ｎ型半導体層９とｐ型半導体層１０を交互に配置した複数個（ここでは３個）のダイオード部４０をＹ方向に離間して並置し、その並置した各々のダイオード部４０のｐ型半導体層１０どうしを互いに連結して１つのｐ型半導体層４３とするための第１のトレンチ４１における第２領域４２ｂを、格子型の平面構造にすることにより、ｐ型半導体層４３の埋め込み性を改善するようにしたことを特徴としている。

即ち、本実施例では、図７中に示すように、Ｘ方向に交互に配置されて互いに連結した第１領域４１ａ及び第２領域４１ｂを有する第１のトレンチ４１が、
Ｙ方向に複数個、ここでは３個並置されており、第１のトレンチ４１における第２領域４１ｂどうしを互いに連結して１つの四角形状の第２領域４２ｂを形成している。この連結された第２領域４２ｂは、四角形内に３個の短冊状の島が形成された格子型の平面構造を有する。

そして、各々の第１のトレンチ４１の第１トレンチ領域４１ａ内にはｎ型半導体層９が埋め込まれ、格子構造の第２領域４２ｂ内にはｐ型半導体層４３が埋め込まれ、これにより２個のｐ-ｎ接合面を有するダイオード部４０が３個並置された構造となる。

なお、その他の構造並びに製造方法は第１のトレンチを形成するマスク部材のパターンが異なる以外は、実施例１と同様である。

本実施例のＥＳＤ保護ダイオードは、シリコン基板１の表面の平坦性の効果を有しながら、実施例１よりもオン抵抗の低減が実現できる。

また、上記実施例２においてダイオード部の数を増やすと、隣接する第１のトレンチ３１におけるｐ型半導体層３３を埋め込む第２領域３２ｂの開口幅が大きくなるため、第２領域３２ｂ内にｐ型半導体層３３が十分に埋め込まれず、トレンチの凹形状が残る場合がある。

しかし、本実施例のように、ｐ型半導体層４３の部分が埋め込まれる四角形状の第２領域４２ｂを、四角形内に短冊状の島が残るような格子構造に形成することにより、ｐ型半導体層４３の埋め込み性が改善される。

なお、本実施例では、ｐ型半導体層４３部分が形成される第１のトレンチ４１の第２領域４２ｂは、四角形内に短冊状の島が残るような格子構造に溝を形成しているが、碁盤目状の島を残すような十字格子構造に形成しても同様な効果が得られる。

また、第２のコンタクト層１９の導電型は、実施例１と同様のｐ型でも動作上問題は生じないが、電気的に接続するｎ型半導体層９にあわせてｎ型とすることが好ましい。

本発明の第４の実施例に係るＥＳＤ保護ダイオードを図８の平面図を用いて説明する。図２と同様に平面構造をわかりやすくするために、第１の電極層２０、第２の電極層２１及び第２の絶縁膜１２を取り除いている。また、第１の絶縁膜８の第１乃至第３のトレンチ５１、６、７内表面以外の部分を取り除いている。

本実施例では、ダイオード部５０を構成するストライプ型の平面構造を有する複数のｎ型半導体層９と矩形型の平面構造を有する複数のｐ型半導体層１０とをＸ方向に交互に配置し、ｐ型半導体層１０のＹ方向における開口幅をｎ型半導体層９の開口幅よりも広く形成し、しかもＹ方向に離間して並置したダイオード部５０のｎ型半導体層９とｐ型半導体層１０とが相対向するように、即ち隣接するｐ型半導体層１０を千鳥足状に配置したことを特徴としている。

図８に示すように、本実施例では、第１のトレンチ５１のｎ型半導体層９が埋め込まれる第１領域５１ａはストライプ型の平面構造に形成され、ｐ型半導体層１０が埋め込まれる第２領域５１ｂは矩形型の平面構造に形成されている。この第２領域５１ｂは、第１領域５１ａのＹ方向の開口幅よりも広く形成されている。また、第１領域５１ａと第２領域５１ｂとは、互いに連結して交互に配置されており、隣接する第１のトレンチ５１における第１領域５１ａと第２領域５１ｂとが相対向するように配置、即ち隣接する第２領域５１ｂが互い違いとなる千鳥足状に配置している。

この第１のトレンチ５１における第１領域５１ａ内にはｎ型半導体層９が埋め込まれ、第２領域５１ｂ内にはｐ型半導体層１０が埋め込まれている。この実施例のＥＳＤ保護ダイオードでは、６個のｐ−ｎ接合面１１を有する２個のダイオード部５０が並列接続された構造を有する。その他の構成は、上記実施例１と同様である。

本実施例のＥＳＤ保護ダイオードにおいても、上記実施例１と同様の効果を得ることができる。また、隣接するダイオード部５０における矩形型のｐ型半導体層１０を千鳥足状に配置することにより、ダイオード部５０を近接して並置することができるので、上記実施例２及び３のＥＳＤ保護ダイオードと略同じオン抵抗及び略同じ耐圧であっても、これらの実施例のＥＳＤ保護ダイオードに比べてシリコン基板表面上に占める面積を小さくできる。

なお、上記実施例３と同様に、第２のコンタクト層１９はｐ導電型の半導体層でもよいが、ｎ型半導体層９と電気的に接続することから、導電型をｎ型とすることが好ましい。

また、他の実施例と同様に、Ｙ方向に並置するダイオード部の数、各々のダイオード部のｐ−ｎ接合面数、及びｎ型及びｐ型半導体層を埋め込む第１のトレンチの第１及び第２領域の開口幅は、設計により任意に選べる。

上述した実施例１乃至４及びそれらの変形例は、これらを組み合わせることにより、多様な構造をとることも可能である。また、実施例に挙げた材料やプロセス条件に拘束されることは無く、本発明の構成及び趣旨を逸脱しない範囲内で変更可能である。なお、上述の各実施例や変形例においては、第１の電極層２０及び第２の電極層２１を金属電極として説明したが、半導体基板表面の配線の都合上、多結晶シリコンなど、その他の電極として使用できる材料に変更することも可能である。

また、上記各実施例においては、第１のトレンチの第１領域にはｎ型半導体層を、第１のトレンチの第２領域にはｐ型半導体層を形成した場合で説明したが、ＥＳＤ保護ダイオードの設計に応じて、それぞれ逆の導電型の半導体層とすることも可能である。

上記実施例及びその変形例によりＥＳＤ保護ダイオードが得られるが、整流素子やサイリスタなどの素子も得ることも可能である。

さらに、上記実施例及び変形例での製造工程を、ＭＯＳＦＥＴやＩＧＢＴを含む集積回路のプロセスに組み入れることにより、ＥＳＤ保護ダイオードが組み込まれた集積回路を得ることも可能である。

本発明の第１の実施例のＥＳＤ保護ダイオードを示す図。 本発明の第１の実施例のＥＳＤ保護ダイオードの細部を示す平面図。 本発明の第１の実施例のＥＳＤ保護ダイオードの製造工程を示す断面図。 本発明の第１の実施例の変形例のＥＳＤ保護ダイオードを示す断面図。 本発明の第１の実施例の別の変形例のＥＳＤ保護ダイオードを示す断面図。 本発明の第２の実施例のＥＳＤ保護ダイオードを示す平面図。 本発明の第３の実施例のＥＳＤ保護ダイオードを示す平面図。 本発明の第４の実施例のＥＳＤ保護ダイオードを示す平面図。

符号の説明

１ 半導体基板
５、３１、４１、５１ 第1のトレンチ
５ａ、３１ａ、４１ａ、５１ａ 第１領域
５ｂ、３１ｂ、３２ｂ、４１ｂ、４２ｂ、５１ｂ 第２領域
６ 第２のトレンチ
７ 第３のトレンチ
８ 第１の絶縁膜
９ ｎ型半導体層
１０、３３、４３ ｐ型半導体層
１１ ｐ−ｎ接合面
１２ 第２の絶縁膜
１５、３０、４０、５０ ダイオード部
１６ 第１の電極部
１７ 第２の電極部
１８ 第１のコンタクト層
１９ 第２のコンタクト層
２０ 第１の電極層
２１ 第２の電極層
２２ 多結晶シリコン

Claims (9)

1. 第１方向に互いに連結されて配置された第１領域及び第２領域を有する第１のトレンチ、前記第１のトレンチの一端に連結する第２のトレンチ、及び前記第１のトレンチの他端に連結する第３のトレンチを備えた半導体基板と、
   前記第１のトレンチの前記第１領域及び第２領域内にそれぞれ第１導電型半導体層及び第２導電型半導体層が互いに接して埋め込まれてなり、前記第１導電型半導体層と前記第２導電型半導体層との接合部に、ｐ−ｎ接合面を有するダイオード部と、
   前記第２のトレンチ内に形成され、前記ダイオード部の一端と電気的接続された第１の電極部と、
   前記第３のトレンチ内に形成され、前記ダイオード部の他端と電気的接続された第２の電極部と、
   を具備することを特徴とする半導体装置。
2. 第１方向に互いに連結されて配置された第１領域及び第２領域を有し、且つ前記第１方向と直交する第２方向に並置された複数の第１のトレンチ、複数の前記第１のトレンチの一端に共通に連結する第２のトレンチ、及び複数の前記第１のトレンチの他端に共通に連結する第３のトレンチを備えた半導体基板と、
   複数の前記第１のトレンチにおける前記第１領域及び第２領域内にそれぞれ第１導電型半導体層及び第２導電型半導体層が互いに接して埋め込まれてなり、前記第１導電型半導体層と前記第２導電型半導体層との接合部に、ｐ−ｎ接合面を有する複数のダイオード部と、
   前記第２のトレンチ内に形成され、複数の前記ダイオード部の一端と電気的接続された第１の電極部と、
   前記第３のトレンチ内に形成され、複数の前記ダイオード部の他端と電気的接続された第２の電極部と、
   を具備することを特徴とする半導体装置。
3. 第１方向に交互に配置されて互いに連結された第１領域及び第２領域を有し、且つ前記第１方向と直交する第２方向に並置された複数の第１のトレンチ、複数の前記第１のトレンチの一端に共通に連結する第２のトレンチ、及び複数の前記第１のトレンチの他端に共通に連結する第３のトレンチを備えた半導体基板と、
   複数の前記第１のトレンチにおける前記第１領域及び第２領域内にそれぞれ第１導電型半導体層および第２導電型半導体層が互いに接して埋め込まれてなり、複数の前記第１導電型半導体層と前記第２導電型半導体層との接合部にｐ−ｎ接合を有する複数のダイオード部と、
   前記第２のトレンチ内に形成され、複数の前記ダイオード部の一端と電気的接続された第１の電極部と、
   前記第３のトレンチ内に形成され、複数の前記ダイオード部の他端と電気的接続された第２の電極部と、
   を具備することを特徴とする半導体装置。
4. 前記第１のトレンチにおける前記第２領域は、前記第１のトレンチにおける前記第１領域の前記第２方向の開口幅よりも広い前記第２方向の開口幅を有し、隣接する前記第１のトレンチにおける前記第１領域と相対向して配置されていることを特徴とする請求項２または３に記載の半導体装置
5. 隣接する前記第１のトレンチにおける前記第２領域が互いに連結されていることを特徴とする請求項２または３に記載の半導体装置。
6. 前記第１のトレンチにおける前記連結された第２領域は、格子型の平面構造を有することを特徴とする請求項５に記載の半導体装置。
7. 前記第１及び第２の電極部は、前記第２及び第３のトレンチ内にそれぞれ形成されて前記ダイオード部の端部と連結された第１及び第２のコンタクト層と、前記第１及び第２のコンタクト層表面にそれぞれ形成された第１及び第２の電極層とを有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１のコンタクト層と第１の電極層、及び第２のコンタクト層と第２の電極層の間に、それぞれ第１及び第２のコンタクト層よりも導電性不純物を高濃度に添加した半導体層を有することを特徴とする請求項７に記載の半導体装置。
9. 前記第１及び第２のコンタクト層は、凹型の断面構造を有し、前記第１及び第２の電極層は、前記第１及び第２のコンタクト層の凹部に埋設されていることを特徴とする請求項７または８に記載の半導体装置。

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