CN109427762B - 静电放电晶体管阵列装置 - Google Patents

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Abstract

本发明公开了一种静电放电晶体管阵列装置，涉及半导体技术领域。该静电放电晶体管阵列装置包括：半导体衬底，该半导体衬底包括：半导体层、在该半导体层上的掺杂区域和衬底接触区，其中该掺杂区域与该衬底接触区隔离开，该衬底接触区至少包括分别在该掺杂区域两侧的第一接触区部分；在该掺杂区域之上的平行排列的多个栅极，该多个栅极的延伸方向与该第一接触区部分的延伸方向平行；以及在每个栅极上沿着该栅极的延伸方向设置的耗散层接触件，其中，该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小。本发明可以使得ESD晶体管阵列装置均匀地散热。

Description

静电放电晶体管阵列装置
技术领域
本发明涉及半导体技术领域，特别涉及一种静电放电(Electro-StaticDischarge，简称为ESD)晶体管阵列装置。
背景技术
在FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)类型的ESD器件中，散热能力是关系到器件性能的一个关键因素。通常，散热越多，ESD的性能越好。目前，研究发现，鳍片(Fin)越窄越不容易散热，从而导致ESD性能越差。但是，在体硅衬底上形成锥形的鳍片更容易散热，因此，这可以提高ESD器件的性能。
目前，可以使用在Fin上制造的GGNMOS(Gate-grounded N-channel Metal OxideSemiconductor，栅极接地N型沟道金属氧化物半导体)阵列装置作为ESD晶体管阵列装置。图1A是示意性地示出现有技术中的ESD晶体管阵列装置的俯视图。该图1A所示的ESD晶体管阵列装置例如可以为GGNMOS晶体管阵列装置。该ESD晶体管阵列装置包括：在硅衬底上的有源区域11和衬底接触区12，该有源区域11与该衬底接触区12被STI(Shallow TrenchIsolation，浅沟槽隔离)隔离开。该ESD晶体管阵列装置还包括：在有源区域之上的多个栅极13和分别在每个栅极两侧的多个源极接触件141和多个漏极接触件142，每个源极接触件的下面形成有源极，每个漏极接触件的下面形成有漏极。这里，每个虚线框内可以表示一个ESD晶体管(例如GGNMOS晶体管)器件，例如，图1A中示出了在阵列边缘的ESD晶体管101和在阵列中间区域的ESD晶体管102。例如，该ESD晶体管102的栅极与有源区左侧的衬底掺杂区12的距离最大，可以为dmax。
图1B是示意性地示出现有技术中ESD晶体管阵列装置的电路结构图。该图1B所示的电路结构对应了图1A所示的ESD晶体管阵列装置。该图1B中示出了该阵列的各个ESD晶体管均为GGNMOS晶体管器件，即每个NMOS晶体管的栅极均接地。该NMOS晶体管有一个横向寄生的n-p-n(源极-p型衬底–漏极)晶体管(即三极管)。各个NMOS晶体管的源极均接地，漏极均连接到输出焊盘(Output Pad)15。
在正常工作情况下，NMOS晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源极之间的PN结正偏时，电子就从源极发射进入衬底。这些电子在源漏之间的电场的作用下被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。
图1C是示出测试现有的ESD晶体管阵列装置的I-V曲线图。其中，Vt1为衬底和源极之间的PN结正偏且寄生的三极管开启时的电压，Vt2是NMOS晶体管发生二次击穿时的电压。在图1C中，1×50、2×50和12×50分别表示阵列装置的器件个数。这里，ESD晶体管阵列装置能够均匀工作的条件是：每个NMOS晶体管的电压都要达到Vt1，而且保证在每个NMOS晶体管达到Vt1之前没有NMOS晶体管的电压达到Vt2。否则，如果有某个NMOS晶体管的电压达到Vt2，则会导致器件损坏。
研究发现，处在ESD晶体管阵列装置中间区域的器件(例如图1A所示的ESD晶体管102)最容易导通，而器件导通后产生热量，而这些器件的散热不好，导致许多热量被局域在阵列的中间区域，导致在中间区域的器件的电压更容易快速达到Vt2，此时在阵列边缘上的器件可能还没有开启，从而使得阵列装置工作的均匀性不好，影响阵列装置的性能。
发明内容
本发明的发明人发现，现有的ESD晶体管阵列装置在工作过程中，其晶体管器件产生的许多热量容易被局域在阵列的中间区域，从而影响阵列装置的性能。
本发明需要解决的一个技术问题是：提供一种ESD晶体管阵列装置，使得该阵列装置在工作过程中能够均匀地散热。
根据本发明的第一方面，提供了一种静电放电ESD晶体管阵列装置，包括：半导体衬底，所述半导体衬底包括：半导体层、在所述半导体层上的掺杂区域和衬底接触区，其中所述掺杂区域与所述衬底接触区隔离开，所述衬底接触区至少包括分别在所述掺杂区域两侧的第一接触区部分；在所述掺杂区域之上的平行排列的多个栅极，所述多个栅极的延伸方向与所述第一接触区部分的延伸方向平行；以及在每个栅极上沿着所述栅极的延伸方向设置的耗散层接触件，其中，所述耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的所述第一接触区部分的距离的减小而减小。
在一个实施例中，在每个所述栅极上设置一条耗散层接触件或者设置平行排列的多条耗散层接触件。
在一个实施例中，在每个所述栅极上所设置的每一条耗散层接触件包括多个接触件段；其中，在每个所述栅极上所设置的所述多个接触件段的数量随着该多个接触件段所在的栅极到相应侧的所述第一接触区部分的距离的减小而减少。
在一个实施例中，在与所述相应侧的第一接触区部分的距离最远的栅极上所设置的每条耗散层接触件的所述多个接触件段为一体连接的。
在一个实施例中，在与所述相应侧的第一接触区部分的距离非最远的每个栅极上所设置的每条耗散层接触件的所述多个接触件段为互相间隔开的。
在一个实施例中，所述耗散层接触件处于悬置状态。
在一个实施例中，所述耗散层接触件的材料包括钨。
在一个实施例中，所述ESD晶体管阵列装置还包括：在所述掺杂区域中且分别在每个所述栅极两侧的沿着所述栅极的延伸方向排列的至少一个源极和至少一个漏极。
在一个实施例中，在相邻的所述栅极之间的源极或漏极为所述相邻的栅极所共用的源极或漏极。
在一个实施例中，所述ESD晶体管阵列装置还包括：在每个所述源极上的源极接触件和在每个漏极上的漏极接触件。
在一个实施例中，所述衬底接触区还包括：与所述第一接触区部分的延伸方向相交的第二接触区部分；其中，所述第一接触区部分和所述第二接触区部分一起包围所述掺杂区域。
在一个实施例中，所述ESD晶体管阵列装置还包括：将所述掺杂区域与所述衬底接触区隔离开的沟槽隔离部。
在一个实施例中，所述掺杂区域为有源区域；所述掺杂区域包括：在所述半导体层上的多个间隔开的被掺杂的半导体鳍片；其中，每个所述栅极横跨在至少一个所述半导体鳍片上。
在一个实施例中，所述ESD晶体管阵列装置包括多个ESD晶体管；其中，每个所述栅极和在该栅极两侧的每个所述源极和漏极作为每个所述ESD晶体管的栅极、源极和漏极，所述ESD晶体管为GGNMOS晶体管。
在本发明上述实施例的ESD晶体管阵列装置中，通过在ESD晶体管阵列装置的各个栅极上设置耗散层接触件，并且该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小，从而使得在ESD晶体管阵列装置的中间区域的耗散层接触件的密度最大，并且越靠近第一接触区部分，其密度越小，这样有利于使得被局域在中间区域的热量被散掉得更多，而处在边缘的器件被影响较小，从而使得整个ESD晶体管阵列装置能够均匀地散热，进而使得整个ESD晶体管阵列能够均匀地工作。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中的ESD晶体管阵列装置的俯视图。
图1B是示意性地示出现有技术中ESD晶体管阵列装置的电路结构图。
图1C是示出测试现有的ESD晶体管阵列装置的I-V曲线图。
图2A是示意性地示出根据本发明一个实施例的ESD晶体管阵列装置的俯视图。
图2B是示意性地示出沿着图2A中的线A-A’截取的结构的横截面图。
图3A是示意性地示出根据本发明另一个实施例的ESD晶体管阵列装置的俯视图。
图3B是示意性地示出沿着图3A中的线B-B’截取的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，在现有的ESD晶体管阵列装置中，各个晶体管的栅极到衬底接触区的距离可以是图1A所示的布局设计中的物理距离，由于衬底接触区位于晶体管阵列的两侧，那么在阵列中间区域的器件(例如图1A示出的晶体管102)的栅极与衬底接触区的距离最远，这将导致中间区域的器件到衬底接触区的寄生电阻最高，因此当ESD发生时，处在中间区域的晶体管器件的衬底电压最容易提高，导致该晶体管器件最容易导通，而器件导通后将产生热量。这些热量很容易被局域在阵列中间区域而不容易散掉，导致在中间区域的器件的电压更容易达到Vt2，此时在阵列边缘上的器件可能还没有开启，从而使得阵列装置工作的均匀性不好，影响阵列装置的性能。
图2A是示意性地示出根据本发明一个实施例的ESD晶体管阵列装置的俯视图。图2B是示意性地示出沿着图2A中的线A-A’截取的结构的横截面图。其中，该图2B示意性地示出了图2A所示的该ESD晶体管阵列装置中的一个ESD晶体管的横截面图。下面结合图2A和图2B详细描述根据本发明一个实施例的ESD晶体管阵列装置。
如图2A和图2B所示，该ESD晶体管阵列装置可以包括半导体衬底(例如硅衬底)200。该半导体衬底200可以包括：半导体层20、在该半导体层20上的掺杂区域21和衬底接触区22，其中该掺杂区域21与该衬底接触区22隔离开。该掺杂区域21可以为有源区域。例如，如图2B所示，该掺杂区域21可以是被掺杂的半导体鳍片。例如该掺杂区域可以包括：在半导体层20上的多个间隔开的被掺杂的半导体鳍片，其中，每个栅极横跨在至少一个半导体鳍片上。例如，在该ESD晶体管阵列装置中，在横向的同一行的多个ESD晶体管采用同一个半导体鳍片，而不同行的ESD晶体管采用间隔开的不同的半导体鳍片。每个栅极横跨在该多个半导体鳍片上。需要说明的是，图2A所示的掺杂区域仅是示意性的，该掺杂区域还可以包括将所述多个半导体鳍片隔离开的STI等(图2A中未示出)，此外，后面的图3A也类似。
如图2A所示，该衬底接触区22至少可以包括：分别在掺杂区域21两侧的第一接触区部分221。可选地，如图2A所示，该衬底接触区22还可以包括：与第一接触区部分221的延伸方向相交(例如垂直)的第二接触区部分222。如图2A所示，该第一接触区部分221和该第二接触区部分222一起包围掺杂区域21。
可选地，如图2A和图2B所示，该ESD晶体管阵列装置还可以包括：将掺杂区域21与衬底接触区22隔离开的沟槽隔离部26。例如该沟槽隔离部26可以包括：在掺杂区域21与衬底接触区22之间的沟槽和至少部分地填充该沟槽的沟槽绝缘物层(例如二氧化硅)。
需要说明的是，图2B中的虚线仅是为了示出结构的方便，实际的结构中并不一定存在真实的该线，后面的图3B也类似。
如图2A所示，该ESD晶体管阵列装置还可以包括：在掺杂区域21之上的平行排列的多个栅极23。该多个栅极23的延伸方向与第一接触区部分221的延伸方向平行。例如该栅极的材料可以为多晶硅。例如，该多个栅极23至少包括：距离第一接触区部分221最近的第一栅极231、距离第一接触区部分221最远(距离为dmax)的第三栅极233、以及在第一栅极231和第三栅极233之间的第二栅极232。图2B中示意性地示出了第一栅极231。如图2B所示，该ESD晶体管阵列装置还可以包括：在栅极(例如第一栅极231)与掺杂区域21之间的栅极电介质层(例如二氧化硅)271，以及在栅极两侧的侧面上的间隔物层(例如二氧化硅和/或氮化硅)272。
如图2A所示，该ESD晶体管阵列装置还可以包括：在每个栅极23上沿着该栅极的延伸方向设置的耗散层接触件30。其中，该耗散层接触件30的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分221的距离的减小而减小。优选地，该耗散层接触件的材料可以包括钨等金属。利用钨作为耗散层接触件的材料可以起到很好的散热效果。
需要说明的是，这里的术语“密度”指的是整个阵列装置的单位面积内耗散层接触件的面积占比。例如，如图2A所示，耗散层接触件可以包括：处在位于阵列装置边缘部分上的第一栅极(即距离相应侧的第一接触区部分221最近的栅极)231上的第一耗散层接触件31、在第二栅极232上第二耗散层接触件32、以及处在位于阵列装置中间区域的第三栅极(即距离相应侧的第一接触区部分221最远的栅极)233上的第三耗散层接触件33。在这三个耗散层接触件中，第三耗散层接触件33的面积占比最大，即密度最大，而第一耗散层接触件31的面积占比最小，即密度最小。
还需要说明的是，这里所描述的“栅极到相应侧的第一接触区部分的距离”指的是栅极到距离该栅极最近的一侧的第一接触区部分的距离，以下类似。例如，如图2A所示，在ESD晶体管阵列装置的左半部分上的栅极到相应侧的第一接触区部分的距离是指该栅极到处在掺杂区域左侧的第一接触区部分的距离(例如最远距离dmax)；在ESD晶体管阵列装置的右半部分上的栅极到相应侧的第一接触区部分的距离是指该栅极到处在掺杂区域右侧的第一接触区部分的距离。
例如，如图2A所示，对于在ESD晶体管阵列装置的左半部分上的耗散层接触件，这些耗散层接触件的密度沿着方向281逐渐减小，该方向281表示该左半部分上的栅极与处在掺杂区域21左侧的第一接触区部分221的距离逐渐减小的方向。另外，对于在ESD晶体管阵列装置的右半部分上的耗散层接触件，这些耗散层接触件的密度沿着方向282逐渐减小，该方向282表示该右半部分上的栅极与处在掺杂区域21右侧的第一接触区部分221的距离逐渐减小的方向。
在本发明上述实施例的ESD晶体管阵列装置中，通过在ESD晶体管阵列装置的各个栅极上设置耗散层接触件，并且该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小，从而使得在ESD晶体管阵列装置的中间区域的耗散层接触件的密度最大，并且越靠近第一接触区部分，其密度越小，这样有利于使得被局域在阵列中间区域的热量被散掉得更多，从而有利于温度降低，而处在边缘的器件被影响较小，从而使得整个ESD晶体管阵列装置能够均匀地散热，不容易出现如现有技术中在中间区域的器件的电压快速达到Vt2而在阵列边缘上的器件可能还没有开启的问题，进而使得整个ESD晶体管阵列能够均匀地工作。
在一个实施例中，该耗散层接触件30(例如如图2B所示的第一耗散层接触件31)处于悬置状态。即，该耗散层接触件既不接地也不连接电源电压，这样有利于更快地将器件产生的热量散掉，提高散热效率。
在一个实施例中，在每个栅极上设置一条耗散层接触件或者设置平行排列的多条耗散层接触件。在一个实施例中，如图2A所示，在每个栅极上所设置的每一条耗散层接触件30包括多个接触件段301。其中，在每个栅极上所设置的所述多个接触件段301的数量随着该多个接触件段所在的栅极到相应侧的第一接触区部分221的距离的减小而减少。例如，在第二栅极232上设置了三个接触件段301，而在距离第一接触区部分221更近的第一栅极231上设置了两个接触件段301。优选地，每个接触件段301的面积可以基本相等。当然，在另一些实施例中，这些接触件段的面积也可以不相等。
需要说明的是，这里所说的在每个栅极上设置的“一条耗散层接触件”或“多条耗散层接触件”中的每一条耗散层接触件指的是沿着同一条直线排列的各个接触件段的整体，如图2A中沿着栅极的延伸方向延伸的虚线框所标出的若干接触件段即可以作为一条耗散层接触件，其中图2A示出了在每个栅极上设置了一条耗散层接触件。例如如图2A所示，在第一栅极231上设置的两个接触件段在同一条直线上排列，因此这两个接触件段可以作为一条第一耗散层接触件31；类似地，在第二栅极232上设置的耗散层接触件的三个接触件段在同一条直线上排列，因此这三个接触件段作为一条第二耗散层接触件32。
优选地，在与相应侧的第一接触区部分221的距离最远的栅极上所设置的每条耗散层接触件的多个接触件段可以为一体连接的。例如，如图2A所示，在第三栅极233上所设置的多个接触件段可以为一体连接的。这样有利于使得该栅极所在的ESD晶体管散热比较多且比较快，而且制造方便。
在另一个实施例中，在与第一接触区部分221的距离最远的栅极上所设置的多个接触件段也可以为互相间隔开的，只需该栅极上的接触件段的数量多于其他距离第一接触区部分更近的栅极上的接触件段的数量即可，例如，可以在第三栅极233上设置四个或五个的接触件段(其多于第二栅极上的三个接触件段，更多于第一栅极上的两个接触件段)，这样也可以提高阵列装置的中间区域的散热效率。
在本发明的实施例中，在与相应侧的第一接触区部分的距离非最远的每个栅极上所设置的每条耗散层接触件的所述多个接触件段为互相间隔开的。例如，如图2A所示，在第二栅极232上设置了三个互相间隔开的接触件段，在第一栅极231上设置了两个互相间隔开的接触件段。
在上面的实施例中，通过在各个栅极上设置不同数量的接触件段来实现各个栅极上的耗散层接触件的密度不同，从而达到耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小。
在另一些实施例中，在各个栅极的面积基本相等的情况下，也可以在栅极上设置面积不同(这样可以使得面积占比不同)的且一体形成的耗散层接触件，因此这也可以实现各个栅极上的耗散层接触件的密度不同。例如，可以在第一栅极231、第二栅极232和第三栅极233上分别设置一条一体形成的耗散层接触件，在这些耗散层接触件中，在第一栅极231上耗散层接触件的面积<在第二栅极232上耗散层接触件的面积<在第三栅极233上耗散层接触件的面积。例如，在各个耗散层接触件的宽度相等的情况下，只需设置为：在第一栅极231上耗散层接触件的长度<在第二栅极232上耗散层接触件的长度<在第三栅极233上耗散层接触件的长度即可。这在一定程度上也可以起到阵列装置均匀散热的效果。
在本发明的实施例中，如图2A和图2B所示，该ESD晶体管阵列装置还可以包括：在掺杂区域21中且分别在每个栅极两侧的沿着该栅极的延伸方向排列的至少一个源极251和至少一个漏极252。例如，在每个栅极两侧可以有多个源极和多个漏极。这里，每个栅极和在该栅极两侧的每个源极和漏极作为每个ESD晶体管的栅极、源极和漏极。例如，图2A中示出了距离左侧的第一接触区部分最近的ESD晶体管201和距离左侧的第一接触区部分最远的ESD晶体管202。
在一个实施例中，在相邻的栅极之间的源极或漏极为该相邻的栅极所共用的源极或漏极。例如，两个相邻的栅极之间可以共用一个或多个源极或漏极。
在一个实施例中，如图2A和图2B所示，该ESD晶体管阵列装置还可以包括：在每个源极251上的源极接触件241和在每个漏极252上的漏极接触件242。例如，源极接触件241和漏极接触件242的材料可以包括诸如钨等的金属。
在一个实施例中，该ESD晶体管阵列装置可以包括多个ESD晶体管，例如可以包括ESD晶体管201和202等。每个栅极和在该栅极两侧的每个源极和漏极可以作为每个ESD晶体管的栅极、源极和漏极。在一个实施例中，该ESD晶体管可以为GGNMOS晶体管。例如，所述多个栅极可以连接在一起且接地。例如，如图2A所示，该ESD晶体管阵列装置还可以包括：将所述多个栅极23连接在一起的连接部(例如多晶硅)235，以及在该连接部235上的栅极接触件(例如诸如钨的金属)290。其中，该栅极接触件290可以接地。
在上述实施例中，上述ESD晶体管阵列装置可以是GGNMOS晶体管阵列装置，通过在GGNMOS晶体管阵列装置的各个栅极上设置耗散层接触件，并且该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小，从而使得在ESD晶体管阵列装置的中间区域的耗散层接触件的密度最大，并且越靠近第一接触区部分，其密度越小，这样有利于使得被局域在阵列中间区域的热量被散掉得更多，从而有利于温度降低，而处在边缘的器件被影响较小，从而使得整个GGNMOS晶体管阵列装置能够均匀地散热，进而使得整个GGNMOS晶体管阵列装置能够均匀地工作。
图3A是示意性地示出根据本发明另一个实施例的ESD晶体管阵列装置的俯视图。图3B是示意性地示出沿着图3A中的线B-B’截取的结构的横截面图。其中，该图3B示意性地示出了图3A所示的该ESD晶体管阵列装置中的一个ESD晶体管的横截面图。下面结合图3A和图3B详细描述根据本发明另一个实施例的ESD晶体管阵列装置。
图3A所示的ESD晶体管阵列装置的结构与图2A所示的ESD晶体管阵列装置的结构基本相同，对于相同或相似的结构，这里将不再赘述。图3A所示的ESD晶体管阵列装置与图2A所示的ESD晶体管阵列装置的不同点在于：如图3所示，在每个栅极23上设置平行排列的2条耗散层接触件40。例如，在第一栅极231上设置了2条第一耗散层接触件41，在第二栅极232上设置了2条第二耗散层接触件42，以及在第三栅极233上设置了2条第三耗散层接触件43。
在一个实施例中，在每个栅极上所设置的每一条耗散层接触件40包括多个接触件段401。其中，在每个栅极上所设置的所述多个接触件段401的数量随着该多个接触件段所在的栅极到相应侧的第一接触区部分221的距离的减小而减少。例如，在第二栅极232上设置了六个接触件段401(每条第二耗散层接触件42包括三个接触件段401)，而在距离第一接触区部分221更近的第一栅极231上设置了四个接触件段401(每条第一耗散层接触件41包括两个接触件段401)。
需要说明的是，与前面类似地，这里所说的在每个栅极上设置的“2条耗散层接触件”中的每一条耗散层接触件指的是沿着同一条直线排列的各个接触件段的整体，如图3A中沿着栅极的延伸方向延伸的虚线框所标出的若干接触件段即可以作为一条耗散层接触件，因此在图3所示的ESD晶体管阵列装置中，在每个栅极上设置了2条耗散层接触件。
如图3B所示，以第一耗散层接触件41为例，在每个栅极上，
该2条耗散层接触件间隔开，例如，间隔距离S2可以大于0.04μm。而且这2条耗散层接触件不超过其所在的栅极，例如，每条耗散层接触件与栅极边缘的距离S1的距离可以大于0.05μm，这样可以避免在该栅极上的耗散层接触件与相邻的源极接触件或漏极接触件相连。
在本发明上述实施例的ESD晶体管阵列装置中，通过在ESD晶体管阵列装置的各个栅极上设置2条耗散层接触件，可以使得ESD晶体管阵列装置更容易散热，该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小，有利于使得被局域在阵列中间区域的热量被散掉得更多，而处在边缘的器件被影响较小，从而使得整个ESD晶体管阵列装置能够均匀地散热，进而使得整个ESD晶体管阵列能够均匀地工作。
需要说明的是，虽然图2A示出了在每个栅极上设置一条耗散层接触件，图3A示出了在每个栅极上设置2条耗散层接触件，但是本发明的范围并不仅限于此，例如，还可以在每个栅极上设置多于2条的耗散层接触件，例如3条或4条等。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (14)

1.一种静电放电ESD晶体管阵列装置，其特征在于，包括：
半导体衬底，所述半导体衬底包括：半导体层、在所述半导体层上的掺杂区域和衬底接触区，其中所述掺杂区域与所述衬底接触区隔离开，所述衬底接触区至少包括分别在所述掺杂区域两侧的第一接触区部分；
在所述掺杂区域之上的平行排列的多个栅极，所述多个栅极的延伸方向与所述第一接触区部分的延伸方向平行；以及
在每个栅极上沿着所述栅极的延伸方向设置的耗散层接触件，其中，所述耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的所述第一接触区部分的距离的减小而减小，所述耗散层接触件不超过所述耗散层接触件所在的栅极。
2.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，
在每个所述栅极上设置一条耗散层接触件或者设置平行排列的多条耗散层接触件。
3.根据权利要求2所述的ESD晶体管阵列装置，其特征在于，
在每个所述栅极上所设置的每一条耗散层接触件包括多个接触件段；
其中，在每个所述栅极上所设置的所述多个接触件段的数量随着该多个接触件段所在的栅极到相应侧的所述第一接触区部分的距离的减小而减少。
4.根据权利要求3所述的ESD晶体管阵列装置，其特征在于，
在与所述相应侧的第一接触区部分的距离最远的栅极上所设置的每条耗散层接触件的所述多个接触件段为一体连接的。
5.根据权利要求3所述的ESD晶体管阵列装置，其特征在于，
在与所述相应侧的第一接触区部分的距离非最远的每个栅极上所设置的每条耗散层接触件的所述多个接触件段为互相间隔开的。
6.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，
所述耗散层接触件处于悬置状态。
7.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，
所述耗散层接触件的材料包括钨。
8.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，还包括：
在所述掺杂区域中且分别在每个所述栅极两侧的沿着所述栅极的延伸方向排列的至少一个源极和至少一个漏极。
9.根据权利要求8所述的ESD晶体管阵列装置，其特征在于，
在相邻的所述栅极之间的源极或漏极为所述相邻的栅极所共用的源极或漏极。
10.根据权利要求8所述的ESD晶体管阵列装置，其特征在于，还包括：
在每个所述源极上的源极接触件和在每个漏极上的漏极接触件。
11.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，
所述衬底接触区还包括：与所述第一接触区部分的延伸方向相交的第二接触区部分；
其中，所述第一接触区部分和所述第二接触区部分一起包围所述掺杂区域。
12.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，还包括：将所述掺杂区域与所述衬底接触区隔离开的沟槽隔离部。
13.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，
所述掺杂区域为有源区域；
所述掺杂区域包括：在所述半导体层上的多个间隔开的被掺杂的半导体鳍片；其中，每个所述栅极横跨在至少一个所述半导体鳍片上。
14.根据权利要求8所述的ESD晶体管阵列装置，其特征在于，
所述ESD晶体管阵列装置包括多个ESD晶体管；
其中，每个所述栅极和在该栅极两侧的每个所述源极和漏极作为每个所述ESD晶体管的栅极、源极和漏极，所述ESD晶体管为栅极接地N型沟道金属氧化物半导体GGNMOS晶体管。
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