JP5061443B2 - 横型絶縁ゲートバイポーラトランジスタ - Google Patents

Description

本発明は、横型絶縁ゲートバイポーラトランジスタに係り、特にラッチアップの防止に優れた横型絶縁ゲートバイポーラトランジスタに関する。

近年、電力用スイッチング素子としては、高速性及び低いオン抵抗を兼ね備えた絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下ＩＧＢＴと称す。）が使われている。ＩＧＢＴは、ドリフト領域となるｎ型半導体基板の一方の表面から内部に延びるｐ型のベース領域及びベース領域の表面から内部に延びるｎ型のエミッタ領域を形成し、半導体基板の他方の表面にベース領域から離れてｐ型のコレクタ領域を形成し、エミッタ領域とベース領域にエミッタ電極を、コレクタ領域にコレクタ電極を設けた構造を有している。ＩＧＢＴは、コレクタ電極がエミッタ電極より正電位となる電圧を印加し、ゲート電極に正の電位を加えるとエミッタ領域の電子がチャネル及びドリフト領域を通ってコレクタ領域に達する。コレクタ領域に達した電子はコレクタ領域から正孔の注入を促し、これにより高抵抗のドリフト領域は伝導度変調され低抵抗領域となり、ほぼ同じ構造で、コレクタ領域を正孔の注入機能のないｐ型のドレイン領域に変えたＭＯＳＦＥＴより低いオン抵抗を実現できる。

このようなＩＧＢＴを他の回路素子と共に集積してＩＣを実現する場合には、相互の結線を容易にするためにエミッタ電極、コレクタ電極及びゲート電極を半導体基板の同一表面上に設けた横型構造（ラテラル構造）が望ましい。この構造のＩＧＢＴが、特許文献１に記載されている。一方、ＩＧＢＴはコレクタ−エミッタ対で構成する単位ユニットで流しうる電流値に限界があるため、半導体基体内に多くの単位ＩＧＢＴを集積化することにより所望の電流容量を実現している。

特許文献１に記載されているＩＧＢＴは、半導体基体表面でエミッタ領域とベース領域とコレクタ領域とが櫛型形状を有し、両者の歯部が組合わさった形状となっている。ベース領域及びその近傍のドリフト領域及びエミッタ領域上には、絶縁膜を介しゲート電極が設けられている。エミッタ領域とベース領域上及びコレクタ領域上にはそれぞれエミッタ電極及びコレクタ電極が設けられ、両電極も櫛型形状を有し、両者の櫛歯部が組合わさった形状となっている。

また、ＩＧＢＴを他の回路と共に集積しＩＣを実現するため、ＩＧＢＴおよび必要に応じて他のデバイスは、それぞれが誘電体分離技術により他のデバイスとは絶縁分離されている。これにより、種類の異なるデバイスを組合わせ回路機能を持ったＩＣが実現できる。

特開平５−２９６１４号公報（図１、図２、図５、図９）

ｎ型埋め込み層を有する誘電体分離基板上に横型ＩＧＢＴを形成した場合、エミッタ領域の電子がコレクタ電極に達する経路は２経路ある。一方はチャネル及びドリフト領域を介し隣接する（対を成す）コレクタ領域からコレクタ電極へ移動する第１の経路であり、他方はチャネル、ドリフト領域及びｎ型埋め込み層を介しＩＧＢＴ端部のコレクタ領域からコレクタ電極へ移動する第２の経路である。この第２の経路の存在により、多数ある単位ＩＧＢＴの内、端部の単位ＩＧＢＴには他の単位ＩＧＢＴに比べ電流が多く流れる。これは端部の単位ＩＧＢＴへの電流集中を意味しており、結果として電流が集中した部分でラッチアップ現象が起こる。従って、ＩＧＢＴが制御できる電流が設計値より低いレベルにとどまっていた。

本発明の目的は、ラッチアップの防止に優れた横型絶縁ゲートバイポーラトランジスタを提供することである。

本発明の横型ＩＧＢＴでは、ＩＧＢＴを形成する単結晶シリコン領域を２つ以上に分割し、単結晶シリコン領域の端部に配置したコレクタの数を４つ以上に増やした。

本発明によれば、エミッタから、ｎ型埋め込み層を介して単結晶シリコン領域端部のコレクタへ流れる電流を低減できる。

以下、図面を用いて本発明の実施例について詳しく説明する。

本実施例を図１と、図２に示して説明する。図１は本実施例のｎ型の横型ＩＧＢＴの断面構造を示す模式図であり、図２は横型ＩＧＢＴの平面パターンを説明するための模式図である。本実施例のｎ型の横型ＩＧＢＴは、図１に示すように多結晶シリコン３に酸化膜４、４′で絶縁分離したｎ型シリコンの単結晶シリコン領域６、６′を有する誘電体分離基板上に形成されている。

まず、本実施例のＩＧＢＴの製造工程を説明する。ｎ型シリコン単結晶基板を主表面２からアルカリ異方性のホトエッチ技術を用いてエッチングし、単結晶シリコン領域６と単結晶シリコン領域６′とを形成する。次に単結晶シリコン領域６と単結晶シリコン領域６′にイオン注入を行って、ｎ型埋め込み層５を形成する。次に単結晶シリコン領域６と単結晶シリコン領域６′とを分離する酸化膜４を成長させる。次に単結晶シリコン領域６と単結晶シリコン領域６′とを支持するための多結晶シリコン３を堆積させ、この多結晶シリコン３を研削して平坦にする。次に素子形成領域となるｎ型シリコン基板の別の主表面１を素子分離の酸化膜４が現れるまで研削し、誘電体分離基板を作製する。

作製した誘電体分離基板の単結晶シリコン領域６と単結晶シリコン領域６′のそれぞれに横型ＩＧＢＴを形成する。図１に示す符号１５はＩＧＢＴのチャネルを形成するｐ型拡散層、９はエミッタを形成するｎ型拡散層であり、ｐ型拡散層１５とｎ型拡散層９とはエミッタ電極１４によって短絡されている。図１に示す符号１１はポリシリコンのゲート電極、１２はゲート酸化膜、８は絶縁膜である。また、図１に示す符号７はコレクタを構成するｐ型拡散層、１３はコレクタ電極である。本実施例のＩＧＢＴでは、これらコレクタを構成するｐ型拡散層７と、エミッタを形成するｎ型拡散層９とは何れも主表面１に延在したストライプ形状を成して対向して配置されており、ｐ型拡散層７とｎ型拡散層９の各々の長さは略等しく、最外列にはコレクタを構成するｐ型拡散層７を図１に示すように配置した。このように、本実施例のＩＧＢＴでは、これらレクタを構成するｐ型拡散層７と、エミッタを形成するｎ型拡散層９とを交互に複数個櫛歯型に配置し、さらに、チャネルを形成するストライプ状のｐ型拡散層１５の上に、ゲートを構成するストライプ形状のゲート酸化膜１２とポリシリコンのゲート電極１１とを配置し、チャネルを形成するストライプ状のｐ型拡散層１５をエミッタを形成するｎ型拡散層９の両脇に配置した。

図２に本実施例の横型ＩＧＢＴの平面構造を示す。隣接する２つの単結晶シリコン領域６と単結晶シリコン領域６′それぞれに横型ＩＧＢＴを形成し、各ＩＧＢＴのエミッタ電極１４の一端をエミッタ配線１４′で接続し、また、各ＩＧＢＴのコレクタ電極１３の一端をコレクタ配線１３′によって接続した。さらに、隣接する２つの単結晶シリコン領域６と単結晶シリコン領域６′それぞれに形成した横型ＩＧＢＴのエミッタ電極１４どうしをエミッタ配線１４′で接続し、コレクタ電極１３どうしをコレクタ配線１３′で接続した。このように、本実施例では、横型ＩＧＢＴを形成する単結晶シリコン領域を２つに分割し、１つの単結晶シリコン領域内の単位ＩＧＢＴの数を低減した。言い換えると、本実施例では、横型ＩＧＢＴを形成する単結晶シリコン領域を２つに分割したので、単結晶シリコン領域に形成する最外列のコレクタを構成するｐ型拡散層７が２本のストライプから４本のストライプに増加した。そのために、単結晶シリコン領域の端に配置された単位ＩＧＢＴのコレクタへの電流集中を緩和することができた。

なお、図１、図２に示すように、隣接する２つの単結晶シリコン領域６と単結晶シリコン領域６′とは絶縁層である酸化膜４だけを挟んで多結晶シリコン３を介することなく、ｎ型シリコン基板の主表面１で接している。

前述の従来技術の横型ＩＧＢＴの構造では、所望の電流容量を得るため１つの単結晶シリコン領域に多数の単位ＩＧＢＴを配置しており、チャネルからｎ型埋め込み層５を介し両端の２個の単位ＩＧＢＴに電流が集中し、この電流が集中した部分でラッチアップを起こす場合があった。しかし、本実施例では、図１に示すように、単結晶シリコン領域を２つに分割し、１つの単結晶シリコン領域内の単位ＩＧＢＴ数を低減することにより、端の単位ＩＧＢＴへの電流集中を緩和し、ラッチアップを発生しにくくした。

このように、本実施例によれば、酸化膜４で絶縁分離した１つの単結晶シリコン領域の単位ＩＧＢＴ数を６つに減少させ、逆に最外列のコレクタを構成するｐ型拡散層７の数をＩＧＢＴ全体では４つに増やしたので、ｎ型埋め込み層５を介しＩＧＢＴ端部のコレクタへ流れる電流を低減することができる。

本実施例のｎ型の横型ＩＧＢＴの断面構造を図３に示す。本実施例では、図３に示すように３つの単結晶シリコン領域６、６′、６″にかけて横型ＩＧＢＴを形成し、各単結晶シリコン領域に形成したＩＧＢＴを実施例１と同様に並列接続した。

本実施例でも実施例１と同様に、３つの単結晶シリコン領域６、６′、６″それぞれに形成する単位ＩＧＢＴの数を図３に示すように４つに低減し、逆に最外列のコレクタを構成するｐ型拡散層７の数をＩＧＢＴ全体では６つに増やした。これによって、本実施例のｎ型の横型ＩＧＢＴでも単結晶シリコン領域の端に配置された単位ＩＧＢＴのコレクタへの電流集中を緩和することができ、ラッチアップ防止性能を改善することができる。

なお、１つの横型ＩＧＢＴを形成するために並列接続する単結晶シリコン領域の数は２個、３個に限らず複数個あれば同様な効果が得られる。本発明において重要な点は、隣接する複数の誘電体分離した単結晶シリコン領域にＩＧＢＴを形成し、単位ＩＧＢＴを並列接続することにより、１つの単結晶シリコン領域内の単位ＩＧＢＴ数を低減し、最外列のコレクタを構成するｐ型拡散層７の数を増加させることである。

本実施例では、実施例１と実施例２のｎ型の横型ＩＧＢＴで、単結晶シリコン領域６と各拡散層の導電型を逆にしたｐ型の横型ＩＧＢＴとした。これ以外の構成は実施例１、実施例２と同様である。

本実施例のｐ型の横型ＩＧＢＴでも、実施例１、実施例２のｎ型の横型ＩＧＢＴと同様に、隣接する複数の誘電体分離したｐ型の単結晶シリコン領域にＩＧＢＴを形成し、単位ＩＧＢＴを並列接続することにより、１つの単結晶シリコン領域内の単位ＩＧＢＴ数を低減し、最外列のコレクタを構成するｎ型拡散層の数を増加させた。これによって、単結晶シリコン領域の端に配置された単位ＩＧＢＴのコレクタへの電流集中を緩和することができ、ラッチアップ防止性能を改善できる。

実施例１の横型絶縁ゲートトランジスタの断面構造の模式図。 実施例１の横型絶縁ゲートトランジスタの平面構造の模式図。 実施例２の横型絶縁ゲートトランジスタの断面構造の模式図。

符号の説明

１、２…主表面、３…多結晶シリコン、４…酸化膜、５…ｎ型埋め込み層、６、６′、６″…単結晶シリコン領域、７、１５…ｐ型拡散層、８…絶縁膜、９…ｎ型拡散層、１１…ゲート電極、１２…ゲート酸化膜、１３…コレクタ電極、１３′…コレクタ配線、１４…エミッタ電極、１４′…エミッタ配線。

Claims (6)

1. 半導体基板から絶縁分離した単結晶シリコン領域を有する誘電体分離基板に形成した横型絶縁ゲートバイポーラトランジスタにおいて、
   該横型絶縁ゲートバイポーラトランジスタが、
   隣接し、かつ互いに絶縁分離されると共に、埋め込み層を備えた複数の単結晶シリコン領域に跨って、前記複数の単結晶シリコン領域の各主表面に、ストライプ形状の複数のコレクタと、前記コレクタに対向して配置したストライプ形状の複数のエミッタとが交互に形成され、
   前記複数の単結晶シリコン領域の各々において、前記コレクタおよびエミッタのストライプからなる複数の列の各最外列が、前記埋め込み層に隣接する前記コレクタであることを特徴とする横型絶縁ゲートバイポーラトランジスタ。
2. 請求項１に記載の横型絶縁ゲートバイポーラトランジスタにおいて、
   前記複数の単結晶シリコン領域の各主表面に形成した前記コレクタと前記エミッタとの間にストライプ形状のチャネルを延在させたことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
3. 請求項１に記載の横型絶縁ゲートバイポーラトランジスタにおいて、
   前記ストライプ形状のコレクタの上に配置したコレクタ電極の一端が互いに接続され、
   前記ストライプ形状のエミッタの上に配置したエミッタ電極の一端が互いに接続され、
   前記互いに接続されたコレクタ電極とエミッタ電極とが櫛歯状に配置されていることを特徴とする横型絶縁ゲートバイポーラトランジスタ。
4. 半導体基板と、該半導体基板から酸化膜で絶縁分離した第１導電型の単結晶シリコン領域を有する誘電体分離基板に形成した横型絶縁ゲートバイポーラトランジスタにおいて、
   前記第１導電型の単結晶シリコン領域が前記酸化膜に接する第１導電型の埋め込み層を備えており、
   前記横型絶縁ゲートバイポーラトランジスタが、隣接し、かつ互いに絶縁分離されている複数の第１導電型の単結晶シリコン領域に跨って、前記複数の単結晶シリコン領域の各主表面に、ストライプ形状の第２導電型の複数のコレクタと、前記コレクタに対向して配置したストライプ形状の第１導電型の複数のエミッタとが交互に形成され、
   前記複数の単結晶シリコン領域の各々において、前記コレクタおよびエミッタのストライプからなる複数の列の各最外列が、前記埋め込み層に隣接する前記コレクタであることを特徴とする横型絶縁ゲートバイポーラトランジスタ。
5. 請求項４に記載の横型絶縁ゲートバイポーラトランジスタにおいて、
   前記複数の単結晶シリコン領域の各主表面に形成した前記第２導電型のコレクタと前記第１導電型のエミッタとの間にストライプ形状の第２導電型のチャネルを延在させたことを特徴とする横型絶縁ゲートバイポーラトランジスタ。
6. 請求項５に記載の横型絶縁ゲートバイポーラトランジスタにおいて、
   前記ストライプ形状のコレクタの上に配置したコレクタ電極の一端が互いに接続され、
   前記ストライプ形状のエミッタの上に配置したエミッタ電極の一端が互いに接続され、
   前記互いに接続されたコレクタ電極とエミッタ電極とが櫛歯状に配置されていることを特徴とする横型絶縁ゲートバイポーラトランジスタ。

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