CN111933695A - 一种低损耗耦合电容器的装置和方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 62
- 230000008878 coupling Effects 0.000 title claims abstract description 36
- 238000010168 coupling process Methods 0.000 title claims abstract description 36
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 171
- 239000002184 metal Substances 0.000 claims abstract description 171
- 239000004065 semiconductor Substances 0.000 claims abstract description 78
- 239000000463 material Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012212 insulator Substances 0.000 claims description 34
- 239000004020 conductor Substances 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000010276 construction Methods 0.000 abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
- H01L29/66189—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors with PN junction, e.g. hybrid capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种低损耗耦合电容器结构，包括n型变容二极管(NVAR)构造(100)和p型变容二极管(PVAR)构造(200)。所述NVAR构造(100)中的结构包括掺杂p型半导体基板(Psub)(106)、所述Psub(106)中的深度掺杂n型半导体阱(DNW)(105)和所述DNW中的掺杂p型半导体阱(P阱)(104)。所述电路结构还包括P阱(104)内的掺杂p型半导体材料的源极端子(102)和所述P阱(104)中的所述掺杂p型半导体材料的漏极端子(101)。此外，所述电路结构包括在所述P阱(104)的表面上的绝缘栅极(103)，包含多层金属线(107)的金属图案，以及通过所述金属线(107)的多个通孔(108)。所述通孔(108)为将所述金属线(107)连接到所述栅极(103)、所述源极端子(102)和所述漏极端子(101)的接点。
Description
相关申请案交叉申请
本申请要求2015年04月15日提交的发明名称为“一种低损耗耦合电容器的装置和方法”的第14/687,549号美国非临时专利案的在先申请优先权，该在先申请的全部内容以引用的方式并入本文本中。
技术领域
本发明涉及金属氧化物半导体(metal-oxide-semiconductor，MOS)电容器设计，在具体实施例中，涉及一种可用于射频(radio frequency，RF)或其他应用的低损耗耦合电容器的装置和方法。
背景技术
耦合电容器是一种可以用于隔离一个电路块直流(direct current，DC)偏置与另一电路块DC偏置的电容器。例如，在模拟电路中，耦合电容器用于连接两个电路，从而使仅来自第一电路的AC信号可以通往下一个电路，而DC则被阻塞。这种技术有助于隔离这两个耦合电路的DC偏置设置。在另一个示例中，耦合电容器可以用于数字电路中的AC耦合，以传输具有零DC分量的数字信号，也可以称为DC平衡信号。DC平衡波形在通信系统中非常有用，因为它们可以在AC耦合电气连接上使用，从而避免电压不平衡问题以及联网系统或组件之间的电荷积累。需要改进耦合电容器设计来减少损耗并且提高耦合效率，同时还使电容器结构的设计尺寸降到最小。例如，这可以在紧凑型设备中用于减小尺寸和降低功耗。
发明内容
根据根据一个实施例，耦合电容器的电路结构包括掺杂p型半导体基板(p-dopedsemiconductor substrate，Psub)、所述Psub中的深度掺杂n型半导体阱(deep n-dopedsemiconductor well，DNW)和所述DNW中的掺杂p型半导体阱(P阱)。所述电路结构还包括从所述P阱的表面延伸到所述P阱中的掺杂p型半导体材料的第一块，以及从所述P阱的所述表面延伸到所述P阱中的所述掺杂p型半导体材料的第二块。所述第一块为源极端子，所述第二块为漏极端子。此外，所述电路结构包括在所述源极和所述漏极之间的所述P阱上的绝缘层，作为所述栅极的所述绝缘层的表面上的导体材料，包括近似平行于所述表面的多层金属线的金属图案，以及穿过所述金属线且垂直于所述金属线的多个通孔。最低级的通孔为将所述金属线连接到所述栅极、所述源极端子和所述漏极端子的接点。
根据根据另一个实施例，耦合电容器的电路结构包括Psub和所述Psub中的掺杂n型半导体阱(N阱)。所述电路结构还包括从所述N阱的表面延伸到所述N阱中的掺杂n型半导体材料的第一块，以及从所述N阱的所述表面延伸到所述N阱中的所述掺杂n型半导体材料的第二块。所述第一块作为源极端子，所述第二块为漏极端子。此外，所述电路结构还包括在所述源极和所述漏极之间的所述N阱的所述表面上的绝缘层，作为所述栅极的所述绝缘层的表面上的导体材料，包括近似平行于所述表面的多层金属线的金属图案，以及穿过所述金属线且垂直于所述金属线的多个通孔。接点将所述金属线连接到所述栅极、所述源极端子和所述漏极端子。
根据根据另一个实施例，一种在n型变容二极管(NVAR)构造中制作耦合电容器结构的方法，包括在Psub中构成DNW，在所述DNW中构成掺杂p型半导体阱(P阱)，在所述P阱的表面上放置绝缘体，然后在所述绝缘体的表面上放置金属栅极。所述方法还包括在所述P阱的所述表面内的所述P阱内，在所述绝缘体和金属栅极的一侧构成掺杂p型半导体源极端子，以及在所述绝缘体和金属栅极的相反侧构成掺杂p型半导体漏极端子。多层金属线覆盖在所述金属栅极和所述源极/漏极端子上。进一步地，多个通孔垂直于所述层进行插入，并将所述金属线与所述金属栅极、所述掺杂p型半导体源极端子和所述掺杂p型半导体漏极端子连接。
根据再一个实施例，一种在p型变容二极管(p-type varactor，PVAR)构造中制作耦合电容器结构的方法，包括在Psub中构成N阱，在所述N阱的表面上放置绝缘体，然后再设置金属栅极，在所述P阱的表面内的所述N阱内，在所述绝缘体/金属栅极的一侧构成掺杂n型半导体源极端子，以及在所述绝缘体和金属栅极的相反侧构成掺杂n型半导体漏极端子。所述方法还包括将多层金属线覆盖在所述金属栅极和所述源极/漏极端子上。进一步地，多个通孔垂直于所述层进行插入，并将所述金属线连接到所述金属栅极、所述掺杂n型半导体源极端子和所述掺杂n型半导体漏极端子。
上文相当宽泛地概述了本发明的实施例的特征，目的是让人能更好地理解下文对本发明的详细描述。下文中将描述本发明的实施例的额外特征和优点，其构成本发明的权利要求书的标的物。所属领域的技术人员应了解，所公开的概念和具体实施例可容易地用作修改或设计用于实现本发明的相同目的的其他结构或过程的基础。所属领域的技术人员还应意识到，此类等效构造不脱离所附权利要求书中所提出的本发明的精神和范围。
附图说明
为了更完整地理解本发明及其优点，现在参考下文结合附图进行的描述，其中：
图1为n型变容二极管(n-type varactor，NVAR)构造中的电容器结构的实施例的横截面侧视图；
图2为p型变容二极管(p-type varactor，PVAR)构造中的电容器结构的实施例的横截面侧视图；
图3示出了用于栅极连接和源极/漏极连接的金属图案的实施例的顶视图；
图4为电容器阵列布局的实施例的顶视图；
图5示出了用于栅极和源极/漏极连接的金属图案的实施例的等距视图；
图6示出了一种在NVAR构造中制作低损耗耦合电容器结构的方法的实施例；
图7示出了一种在PVAR构造中制作低损耗耦合电容器结构的方法的实施例。
除非另有指示，否则不同图中的对应标号和符号通常指代对应部分。绘制各图是为了清楚地说明实施例的相关方面，因此未必是按比例绘制的。
具体实施方式
下文将详细论述当前优选实施例的制作和使用。然而，应了解，本发明提供可在各种具体上下文中体现的许多适用的发明性概念。所论述的具体实施例仅仅说明用以实施和使用本发明的具体方式，而不限制本发明的范围。
本文提供了用于低损耗耦合电容器结构的实施例，可以使用金属氧化物半导体(metal–oxide–semiconductor，MOS)技术或其他合适的集成电路制造工艺来构造。实施例包括n型变容二极管(n-type varactor，NVAR)构造和p型变容二极管(p-type varactor，PVAR)构造。构造的选择取决于电路情况和所需应用。变容二极管是一种具有可变电容的二极管，该可变电容随着应用在其端子上的电压的函数而变化。变容二极管可以用作电压控制电容器，例如用于电压控制振荡器、参量放大器和频率乘法器中，这些可以用在例如无线发射器或信号调制器里。在NVAR和PVAR构造中，多个栅极和源极/漏极连接分别通过用于栅极和源极/漏极连接的交织金属图案的堆叠层来实现。结构设计可以减少电阻和寄生电容，从而降低电容器的损耗。可以通过反向偏置结构阱电容来减少寄生电容。进一步地，金属图案被设计用以增强所需电容，减少寄生电容。该结构也允许将阵列中的多个耦合电容器集成在尺寸紧凑的芯片上，从而实现每个区域的高电容。这种结构可以用于射频(radiofrequency，RF)或无线信号应用，例如提供低损耗RF差分信号路径。可以通过将电容器放置在隔离阱中来适应差分信号。
图1示出了NVAR构造100中的电容器结构(电路)的一个实施例。NVAR构造100包括用作漏极101(P+漏极)的合适的p型半导体(P)块以及用作电容器的源极102(P+源极)的另一个P块。例如，漏极101和源极102为掺杂p型硅片或其他合适的半导体材料。漏极101和源极102均放置在p型阱104(P阱)中，例如，在掺杂p型硅中。p阱104构成于半导体基板106中，例如硅基板。具体而言，基板106(Psub)是掺杂p型的。例如，基板106为掺杂p型硅。P阱104从表面的顶部延伸到DNW 105中适当的确定深度。绝缘层119构成于P阱104的表面上，导体块构成于绝缘层119的上表面，绝缘层119大致位于其下方的P阱104的中间。导体块作为电容器结构的栅极103，可以由多晶硅或其他合适的金属/导体材料制成。在其他实施例中，可以使用除硅或多晶硅以外的半导体材料来构成上述组件。这种材料的示例包括硅化碳(SiC)、砷化镓(GaAs)和氮化镓(GaN)。进一步地，P阱104放置在基板内的深度n型阱105中。DNW 105构成于Psub 106中。DNW 105从表面的顶部延伸到基板106中适当的确定深度。如图所示，DNW 105相对掺杂得较多，比P阱104更深更大，而且围绕P阱104。DNW 105比P阱104掺杂得更多。
如图所示，源极102和漏极101位于基板106内的P阱104中，位于栅极103的对端，栅极103位于基板106的表面之上，栅极和P阱之间具有绝缘层。栅极构成电容器的一个端子。如下所述，源极102和漏极101构成第二端子，源极102和漏极101通过P阱进行电连接，并通过金属连接从外部进行连接。栅极、源极102/漏极101和绝缘体的这种设置构成耦合电容器，其中电容产生于栅极103和源极102/漏极101连接之间。
图1中的结构的横截面侧视图示出了P阱104中的一对源极102/漏极101和对应的栅极103。但是，NVAR构造100可以包括按此配置的多个电容器元件，即穿过与Psub106相似的对应阱来分发和覆盖源极/漏极以及对应的栅极块。电容器元件可以相互连接，例如平行连接，以增加耦合电容，即通过堆叠和交织表面上的层中的金属线(电线)，以及通过金属/导体通孔108将所得到的金属图案107互连到表面水平上对应的栅极和源极/漏极端子。金属图案107覆盖在表面上，通孔108为将对应金属线连接到对应栅极和源极/漏极端子的垂直通孔。金属图案107包括连接栅极的线或电线,还包括连接源极/漏极端子的线。在一个实施例中，如图1所示，连接源极/漏极侧的金属线可以位于连接栅极侧的金属线旁边或下面。下文示出了可以用以互连电容器元件的金属图案设计的示例。
在NVAR构造100中，电容器结构分离施加不同DC偏置(不同DC电压)的2个电路块。一个电路块的DC偏置连接到源极102/漏极101，另一个电路块的DC偏置连接到栅极103。因此，这两个DC电压偏置电容器结构导致了比源极102/漏极101和栅极103没有被偏置的情况更高的电容。对于NVAR，栅极处于比源极102/漏极101更低的电位。连接电阻器111的电压源109设置为与施加到源极102/漏极101或栅极103的电压不同的电压。电源109的不同电压的目的在于反向偏置P阱104/DNW 105结点和DNW 105/Psub 106结点。反向偏置这些结点可以减少不必要的寄生电容。
图2示出了PVAR构造200中的电容器结构(电路)的实施例。PVAR构造200包括作为漏极201(N+漏极)的合适的n型半导体(N)块和作为电容器的源极202(N+源极)的另一个N块。漏极201和源极202是掺杂n型硅片或其他合适的半导体材料。漏极201和源极202均可以放置在n型阱210(N阱)中，例如放置在掺杂n型硅中。N阱210比NVAR构造100中的DNW 105的掺杂得要少。在PVAR构造200中，N阱210在半导体基板206中构成，例如硅基板。具体而言，基板206(Psub)为掺杂p型。例如，基板206为掺杂p型硅。N阱210从表面的顶部延伸到Psub 206中适当的确定深度。绝缘层219构成于N阱210的表面上，随后是大致位于其下方的N阱210的中间的导体块。导体块作为电容结构的栅极203，可以由多晶硅或其他合适的金属/导体材料制成。在其他实施例中，可以使用除硅或多晶硅以外的掺杂半导体材料来构成上述组件，例如硅化碳(SiC)、砷化镓(GaAs)和氮化镓(Gan)。
如图所示，源极202和漏极201位于绝缘体219/栅极203的对端的N阱210中，绝缘体219/栅极203被置于Psub 206的表面上。栅极203构成PVAR电容器的一个端子，源极202/漏极201构成PVAR电容器的第二个端子。如下所述，源极202和漏极201通过N阱210进行电连接并由金属线从外部进行连接。
与NVAR构造100相似，图2中的PVAR构造200的横截面侧视图示出了N阱210中的一对源极202/漏极201和对应的栅极203。但是，NVAR构造200可以包括按此配置的多个电容器元件，即通过在类似于N阱210的阱中分布和覆盖源极/漏极以及对应的栅极块。电容器元件可以相互连接，例如平行连接，以增加耦合电容，即通过堆叠和交织表面上的层中的金属线(或电线)，以及通过金属/导体通孔208将所得到的金属图案207互相连接到表面上对应的栅极和源极/漏极端子。金属图案207覆盖在表面上，通孔208为将对应金属线连接到对应栅极和源极/漏极端子的垂直通孔。金属图案207与金属图案107相似，包括连接栅极的线,还包括连接源极/漏极端子的线。与NVAR相似，PVAR分离两个拥有不同DC偏置的块。一个块的DC偏置与栅极203相连，另一个DC偏置与源极202/漏极210相连。相比于NVAR，栅极偏置高于源极/栅极偏置。
图3为栅极连接和源极/漏极连接的金属图案300的实施例的顶视图。例如，金属图案可以对应NVAR构造100中的金属图案107，类似地对应PVAR构造200中的金属图案207。金属图案300将多个源极/漏极端子连接到源极/漏极端子块。相同或相似的金属设置将多个栅极端子连接到电容器结构(NVAR或PVAR结构)上的其他栅极端子块，从而构成具有希望增加的电容和更低损耗(例如，由于低寄生电容和其他寄生参数导致的损耗)的合并电容器。栅极端子构成电容器的一个输入端，源极/漏极端子构成电容器的第二输入端。源极/漏极端子和栅极块可以被分布在例如结构基板中对应阱(NVAR中的P阱或者PVAR中的N阱)中的二维阵列图案中。金属图案300包括相对于结构基板在水平方向上的堆叠和交错的导体/金属线，以及将线连接到其相应的源极/漏极和栅极块的垂直通孔。任一层的交错的线为与栅极块和源极/漏极端子有交替连接(使用通孔)的相邻线。图案300部分示出了多层线(与基板垂直堆叠)的顶视图。在实际结构中，对金属线进行延伸以填充基板上的给定区域。在此示例中，图案300包括三层栅极连接，还包括三层源极/漏极连接。金属线可以放置于栅极上并对齐，因为栅极和源极/漏极之间的电容是可取的。但是，金属线不会放置在DNW或基板上，因为耦合到这些区域导致不可取的寄生电容。减少寄生电容，从而减少电容结构的损耗。每一层的金属线可能相似，不同层的金属线可能有不同的尺寸，例如不同的宽度、厚度和/或长度。
图4为栅极和源极/漏极(S/D)连接的金属图案的实施例的等距视图，可以用于NVAR构造以及类似地用于PVAR构造中。金属图案包括多层，例如在此示例中，金属线到栅极元件和源极/漏极元件的连接有四层(M1至M4)。每层的线都是平行的，相邻堆叠层的线是垂直的。每层包括栅极连接线和源极/漏极连接线的交替线。这些层的栅极连接线通过垂直于这些层的通孔相互连接。类似地，这些层的源极/漏极连接线通过一组独立的通孔相互连接。
图5为电容器阵列布局的实施例的顶视图。电容器阵列可以如此设置在NVAR构造100上，以及类似地设置在PVAR构造200上。如图所示，阵列包括多个相似的单元。第一金属顶层(金属层1)包括垂直的平行金属线，其具有连接在基板表面处的金属层下方的源极、漏极和栅极材料的接点(通孔)。在第一金属层上方的第二金属层(金属层2)包括水平平行金属线，也具有连接到第一金属层的通孔。在第一层上方的每一金属层中，通孔连接到相邻的金属层。在第一金属层，接点连接到栅极和源极/栅极，通孔连接到金属层1上面的层。部分金属线或层可能没有直接连接到栅极和源极/漏极，但是通过通孔连接到其他金属线，这些金属线通过其他通孔直接连接到栅极和源极/漏极。布局可以包括附加的金属线层。高级金属层(面向基板的顶部)可能具有比下面的金属层更大的宽度和更大的间隔。这样以层来堆叠金属连接增加了整体结构的有效电容，并减少了由于较低的寄生电容而导致的损耗。
图6示出了一种通过NVAR构造制作低损耗耦合电容器结构(电路)的方法600的实施例。方法600的步骤可通过任意合适的半导体工艺和电路制备技术(例如，平板印刷术和集成芯片制备工艺)来实施。在步骤610中，在p型硅等掺杂p型半导体基板(Psub)中，例如通过掺杂，构成了例如n型硅的深度n型阱(DNW)。在步骤620中，在DNW中构成例如掺杂p型硅的p型阱(P阱)阵列。在步骤625中，在P阱阵列上构成了绝缘层块阵列。在步骤630中，在掺杂p型基板的表面上的P阱阵列上，构成了栅极和源极/漏极块阵列。源极和漏极材料为掺杂p型，例如p型硅片，栅极材料为导体/金属。源极和漏极块放置于绝缘层块的相反侧的P阱内。栅极位于源极和漏极块之间，并位于绝缘层块的顶部。在步骤640中，在栅极和源极/漏极材料阵列上的基板上，构成了包含多层金属线的金属图案。在步骤645中，堆叠的金属线通过垂直通孔(称为接点)连接至金属层下方的栅极和源极/漏极阵列。在步骤650中，通过将DC偏置连接到栅极连接(例如金属线)和S/D连接，对耦合电容器结构进行偏置。DNW/P阱结点和DNW/Psub结点通过对Psub进行接地，以及通过电阻器将DC电压源连接到结构的DNW部分(例如插入电阻器)，串联在电源和结构的DNW部分。
图7示出了一种通过PVAR构造制作低损耗耦合电容器结构(电路)的方法700的实施例。方法600的步骤可通过任意合适的半导体工艺和电路制备技术(例如，平板印刷术和集成芯片制备工艺)来实施。在步骤710中，在p型硅等掺杂p型基板(Psub)中，例如通过掺杂，构成了例如掺杂n型硅的n型阱(N阱)阵列。在步骤715中，在N阱阵列上构成了绝缘层块阵列。在步骤720中，在掺杂p型基板的表面上的N阱阵列上，构成了栅极和源极/漏极块阵列。源极和漏极材料为掺杂n型，例如n型硅片，栅极材料为导体/金属。源极和漏极块放置于绝缘层块的相反侧的N阱内。栅极位于源极和漏极块之间，并位于绝缘层块的顶部。在步骤730中，在栅极和源极/漏极材料阵列上的基板上，构成了包含多层金属线的金属图案。在步骤735中，堆叠的金属线通过垂直通孔(接点)连接至金属层下方的栅极和源极/漏极阵列。在步骤740中，通过将DC偏置连接到栅极，将第二DC偏置连接至S/D连接(例如金属线)，以及对Psub进行接地对耦合电容器结构进行偏置。
本发明提供了一种耦合电容器装置和一种在变容二极管中制作耦合电容器装置的方法，其中变容二极管包括一种在深阱装置(例如，掺杂p型阱(n-doped well，DNW)中的掺杂p型半导体阱(P阱))内有相反掺杂装置的深度阱装置(例如基板(Psub)中的DNW)。耦合电容装置还包括相反掺杂(例如P阱)装置的表面上的绝缘体装置以及位于绝缘体装置上的金属栅极装置。耦合电容器装置还包括在相反掺杂装置内的位于绝缘体装置和金属栅极装置一侧的掺杂半导体源极端子装置(例如，一个实施例中的掺杂p型源极端子)以及位于绝缘体装置和金属栅极装置的相反侧的半导体漏极端子装置(例如掺杂p型)。耦合电容器装置还包括覆盖在金属栅极装置上的覆盖金属层，插入到层里且用于通过接点将金属线连接到金属栅极装置、半导体源极端子装置和半导体漏极端子装置的插入通孔装置。
虽然本发明中已提供若干实施例，但应理解，在不脱离本发明的精神或范围的情况下，本发明所公开的系统和方法可以以许多其他特定形式来体现。本发明的实例应被视为说明性而非限制性的，且本发明并不限于本文本所给出的细节。例如，各种元件或部件可以在另一系统中组合或合并，或者某些特征可以省略或不实施。
此外，在不脱离本发明的范围的情况下，各种实施例中描述和说明为离散或单独的技术、系统、子系统和方法可以与其它系统、模块、技术或方法进行组合或合并。展示或论述为彼此耦合或直接耦合或通信的其它项也可以采用电方式、机械方式或其它方式通过某一接口、设备或中间部件间接地耦合或通信。其他变化、替代和改变的示例可以由本领域的技术人员在不脱离本文精神和所公开的范围的情况下确定。
Claims (26)
1.一种耦合电容器的电路结构，其特征在于，包括：
掺杂p型半导体基板(p-doped semiconductor substrate，Psub)；
所述Psub中的深度掺杂n型半导体阱(deep n-doped semiconductor well，DNW)；
所述DNW中的掺杂p型半导体阱(P阱)；
从所述P阱的表面延伸到所述P阱中的掺杂p型半导体材料的第一块，其中所述第一块为源极端子；
从所述P阱的所述表面延伸到所述P阱中的所述掺杂p型半导体材料的第二块，其中所述第二块为漏极端子；
在所述源极端子和所述漏极端子之间的P阱上的绝缘体块；
在所述源极端子和所述漏极端子之间的所述绝缘体块上的导体材料，其中所述导体材料为栅极；
包括近似平行于所述表面的多层金属线的金属图案，以及穿过所述金属线且垂直于所述金属线的多个通孔，其中所述通孔(接点)将所述金属线连接到所述栅极、所述源极端子和所述漏极端子。
2.根据权利要求1所述的电路结构，其特征在于，还包括：
所述DNW中的至少一个第二P阱；
作为第二源极端子的所述掺杂p型半导体材料的另一块，所述第二源极端子从所述第二P阱的表面延伸到所述第二P阱中；
作为第二漏极端子的所述掺杂p型半导体材料的另一块，所述第二漏极端子从所述第二P阱的所述表面延伸到所述第二P阱中；
作为第二栅极的所述导体材料的另一块，所述第二栅极位于所述第二源极端子和所述第二漏极端子之间的所述第二P阱的所述表面，其中所述通孔还将所述金属线连接到所述第二栅极、所述第二源极端子和所述第二漏极端子。
3.根据权利要求1所述的电路结构，其特征在于，所述金属线在所述金属图案的连续层的方向为相互近似垂直。
4.根据权利要求1所述的电路结构，其特征在于，所述金属图案的每层中的所述金属线近似平行。
5.根据权利要求1所述的电路结构，其特征在于，每层中的所述金属线包括交替的第一线和第二线，所述第一线通过所述通孔连接到所述栅极，所述第二线通过所述通孔连接到所述源极端子和所述漏极端子。
6.根据权利要求1所述的电路结构，其特征在于，所述DNW比所述P阱掺杂得更多。
7.根据权利要求1所述的电路结构，其特征在于，所述栅极的对端侧壁与所述源极端子和所述漏极端子的侧壁相邻。
8.根据权利要求1所述的电路结构，其特征在于，所述金属图案的多层中的所述金属线拥有不同的尺寸，包括不同间隔、不同宽度、不同深度和不同长度中的至少一个。
9.根据权利要求1所述的电路结构，其特征在于，来自所述表面的所述金属图案的高层中的所述金属线比低金属层中的所述金属线具有更大的宽度和更大的间隔。
10.根据权利要求1所述的电路结构，其特征在于，所述栅极和所述源极端子和漏极端子连接至直流(direct current，DC)通孔，所述Psub接地，所述DNW通过电阻器连接至电源。
11.一种耦合电容器的电路结构，其特征在于，包括：
掺杂p型半导体基板(p-doped semiconductor substrate，Psub)；
所述Psub中的掺杂n型半导体阱(N阱)；
从所述N阱的表面延伸到N阱中的掺杂n型半导体材料的第一块，其中所述第一块作为源极端子；
从所述N阱的所述表面延伸到所述N阱中的掺杂n型半导体材料的第二块，其中所述第二块为漏极端子；
在所述源极端子和所述漏极端子之间的N阱上的绝缘体块；
在所述源极端子和所述漏极端子之间的所述绝缘体块上的导体材料，其中所述导体材料为栅极；
包括近似平行于所述表面的多层金属线的金属图案，以及穿过所述金属线且垂直于所述金属线的多个通孔，其中所述通孔将所述金属线连接到所述栅极、所述源极端子和所述漏极端子。
12.根据权利要求11所述的电路结构，其特征在于，还包括：
所述Psub中的至少一个第二N阱；
作为第二源极端子的掺杂n型半导体材料的另一块，所述第二源极端子从所述第二N阱的所述表面延伸到所述第二N阱中；
作为第二漏极端子的所述掺杂N型半导体材料的另一块，所述第二漏极端子从所述第二N阱的表面延伸到所述第二N阱中；
作为第二栅极的所述导体材料的另一块，所述第二栅极位于所述第二源极端子和所述第二漏极端子之间的所述第二N阱的表面，其中所述通孔还将所述金属线连接到所述第二栅极、所述源极端子和所述第二漏极端子。
13.根据权利要求11所述的电路结构，其特征在于，所述金属线在所述金属图案的连续层中的方向为相互近似垂直。
14.根据权利要求11所述的电路结构，其特征在于，所述金属图案的每层中的所述金属线近似平行。
15.根据权利要求11所述的电路结构，其特征在于，每层的所述金属线包括交替的第一线和第二线，所述第一线通过通孔连接到所述栅极，所述第二线通过通孔连接到所述源极端子和所述漏极端子。
16.根据利要求11所述的电路结构，其特征在于，所述金属图案的多层中的所述金属线拥有不同的尺寸，包括不同间隔、不同宽度、不同深度和不同长度中的至少一个。
17.根据权利要求11所述的电路结构，其特征在于，来自所述表面的所述金属图案的高层中的所述金属线比低金属层中的所述金属线具有更大的宽度和更大的间隔。
18.根据利要求11所述的电路结构，其特征在于，所述栅极、所述源极和漏极端子连接至直流(direct current，DC)偏置，其中所述Psub接地。
19.一种在n型变容二极管(n-type varactor，NVAR)构造中制作耦合电容器结构的方法，其特征在于，所述方法包括：
在掺杂p型的半导体基板(p-doped semiconductor substrate，Psub)中构成一种深度掺杂n型阱(deep n-doped well，DNW)；
在所述DNW中构成掺杂p型半导体阱(P阱)；
在所述P阱的表面放置绝缘体；
在所述绝缘体上放置金属栅极；
在所述P阱内，在所述绝缘体的一侧和所述金属栅极上构成掺杂p型半导体源极端子，在所述绝缘体的相反侧和所述金属栅极上构成掺杂p型半导体漏极端子；
将多层金属线覆盖在所述金属栅极上；
插入垂直于所述层的通孔并且通过接点将所述金属线连接至所述金属栅极、所述掺杂p型半导体源极端子和所述掺杂p型半导体漏极端子。
20.根据权利要求19所述的方法，其特征在于，还包括：
在所述DNW中构成至少一个第二P阱；
在所述第二P阱的表面放置第二绝缘体；
在所述第二绝缘体上放置第二金属栅极；
在所述第二P阱内，在所述第二绝缘体的一侧和所述第二金属栅极上构成第二掺杂p型半导体源极端子，在所述第二绝缘体的相反侧和所述第二金属栅极上构成第二掺杂p型半导体漏极端子；
通过所述通孔和接点，将所述线层的所述金属线连接至所述第二金属栅极、所述第二掺杂p型半导体源极端子和所述第二掺杂p型半导体漏极端子。
21.根据权利要求19所述的方法，其特征在于，还包括：
将附加的金属线层覆盖在所述栅极上、所述掺杂p型半导体源极端子和所述掺杂p型半导体漏极端子上；
垂直于所述层插入附加通孔并且将所述附加金属线连接到所述金属线。
22.根据权利要求19所述的方法，其特征在于，还包括：
将所述金属栅极和所述掺杂p型半导体源极和漏极端子连接到直流(direct current，DC)偏置；
将所述Psub接地；
通过串联放置在所述电源和所述DNW之间的电阻器将所述DNW连接到电源。
23.一种在p型变容二极管(p-type varactor，PVAR)构造中制作耦合电容器结构的方法，其特征在于，所述方法包括：
在掺杂p型的半导体基板(p-doped semiconductor substrate，Psub)中构成掺杂n型阱(N阱)；
在所述N阱的表面放置绝缘体；
在所述绝缘体上放置金属栅极；
在所述N阱内，在所述绝缘体的一侧和所述金属栅极上构成掺杂n型半导体源极端子，以及在所述绝缘体的和所述金属栅极的相反侧构成掺杂n型半导体漏极端子；
将多层金属线覆盖在所述金属栅极上；
垂直于所述线层插入通孔并且通过接点将所述金属线连接至所述金属栅极、所述掺杂n型半导体源极端子和所述掺杂n型半导体漏极端子。
24.根据权利要求23所述的方法，其特征在于，还包括：
在所述Psub中构成至少一个第二N阱；
在所述第二N阱上放置第二绝缘体；
在所述第二绝缘体上放置第二金属栅极；
在所述第二N阱内，在所述第二绝缘体和所述第二金属栅极的一侧构成第二掺杂n型半导体源极端子，在所述第二绝缘体和所述第二金属栅极的相反侧构成第二掺杂n型半导体漏极端子；
通过所述通孔和接点，将所述层中的所述金属线连接至所述第二金属栅极、所述第二掺杂n型半导体源极端子和所述第二掺杂n型半导体第二漏极端子。
25.根据权利要求23所述的方法，其特征在于，还包括：
将附加的金属线层覆盖在所述栅极、所述掺杂n型半导体源极端子和所述掺杂n型半导体漏极端子上；
垂直于所述层插入附加通孔并且将所述附加金属线连接到所述金属线。
26.根据权利要求23所述的方法，其特征在于，还包括：
将所述金属栅极连接到直流(direct current，DC)偏置；
将所述掺杂n型半导体源极和漏极端子连接到第二DC偏置；
将所述Psub接地。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/687,549 | 2015-04-15 | ||
| US14/687,549 US9837555B2 (en) | 2015-04-15 | 2015-04-15 | Apparatus and method for a low loss coupling capacitor |
| CN201680022288.XA CN107534063B (zh) | 2015-04-15 | 2016-04-14 | 一种低损耗耦合电容器的装置和方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201680022288.XA Division CN107534063B (zh) | 2015-04-15 | 2016-04-14 | 一种低损耗耦合电容器的装置和方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111933695A true CN111933695A (zh) | 2020-11-13 |
Family
ID=57125728
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010639643.6A Pending CN111933695A (zh) | 2015-04-15 | 2016-04-14 | 一种低损耗耦合电容器的装置和方法 |
| CN201680022288.XA Active CN107534063B (zh) | 2015-04-15 | 2016-04-14 | 一种低损耗耦合电容器的装置和方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201680022288.XA Active CN107534063B (zh) | 2015-04-15 | 2016-04-14 | 一种低损耗耦合电容器的装置和方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US9837555B2 (zh) |
| EP (1) | EP3271945A4 (zh) |
| KR (1) | KR102005657B1 (zh) |
| CN (2) | CN111933695A (zh) |
| WO (1) | WO2016165627A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109037342A (zh) * | 2018-08-29 | 2018-12-18 | 广东工业大学 | 一种晶体管、堆叠晶体管及射频开关芯片 |
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-
2015
- 2015-04-15 US US14/687,549 patent/US9837555B2/en active Active
-
2016
- 2016-04-14 KR KR1020177032365A patent/KR102005657B1/ko active IP Right Grant
- 2016-04-14 EP EP16779602.8A patent/EP3271945A4/en active Pending
- 2016-04-14 CN CN202010639643.6A patent/CN111933695A/zh active Pending
- 2016-04-14 WO PCT/CN2016/079268 patent/WO2016165627A1/en active Application Filing
- 2016-04-14 CN CN201680022288.XA patent/CN107534063B/zh active Active
-
2017
- 2017-12-04 US US15/830,927 patent/US10586878B2/en active Active
-
2020
- 2020-03-09 US US16/813,702 patent/US11569393B2/en active Active
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| CN1270704A (zh) * | 1997-09-11 | 2000-10-18 | 艾利森电话股份有限公司 | 电器件及其制造方法 |
| US20020063333A1 (en) * | 2000-08-15 | 2002-05-30 | Farrar Paul A. | Low capacitance wiring layout and method for making same |
| CN1707813A (zh) * | 2004-06-08 | 2005-12-14 | 赛芬半导体有限公司 | 具有减少的寄生电容的mos电容器 |
| US20060006431A1 (en) * | 2004-07-06 | 2006-01-12 | Realtek Semiconductor Corp. | Metal oxide semiconductor (MOS) varactor |
| US20100226166A1 (en) * | 2009-03-03 | 2010-09-09 | Sang-Hee Jung | MOS capacitor and charge pump with MOS capacitor |
| US20120187494A1 (en) * | 2011-01-25 | 2012-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS Varactor Structure and Methods |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180090627A1 (en) | 2018-03-29 |
| EP3271945A4 (en) | 2018-08-01 |
| US20200321479A1 (en) | 2020-10-08 |
| KR20170137147A (ko) | 2017-12-12 |
| KR102005657B1 (ko) | 2019-07-30 |
| US10586878B2 (en) | 2020-03-10 |
| EP3271945A1 (en) | 2018-01-24 |
| US20160308073A1 (en) | 2016-10-20 |
| US9837555B2 (en) | 2017-12-05 |
| CN107534063A (zh) | 2018-01-02 |
| WO2016165627A1 (en) | 2016-10-20 |
| CN107534063B (zh) | 2020-07-28 |
| US11569393B2 (en) | 2023-01-31 |
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