JP3940063B2 - 可変容量素子および可変容量素子内蔵集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、可変容量素子、特に高周波回路に用いられる集積回路に内蔵される可変容量素子に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信市場の発展にともない、回路の小型化、低コスト化などを目的として、インダクタ、キャパシタなど従来は単独部品であった素子のＩＣ集積化が重要となっている。このような素子の１つに可変容量素子がある。可変容量素子は、発振回路の発振周波数を変化させる用途などに用いられる。
【０００３】
このような従来技術には、キャパシタの切替手段を有したVCO回路を含む周波数シンセサイザ（例えば、特許文献１参照）、帯域スイッチされる集積電圧制御発振器（例えば、特許文献２参照）、可変容量素子を用いた周波数補正機能を付加した電圧制御発振器（たとえば、特許文献３参照）がある。
【０００４】
図６(a)は、従来のＩＣ上に構成された可変容量素子の平面構造を示す。図６(b)は、図６(a)におけるＢ−Ｂ断面を示す。同図において、301はｐ型シリコン基板、302はｎ型埋込電極層、303はｎ型表面電極層、304、309は第１、第２のゲート電極層、305、310は第１、第２のゲート酸化膜である。306、311は第１、第２のゲート電極側のビア、307、312は第１、第２のゲート電極側の配線層、308は絶縁体層、313はｎ型埋込電極側のビア、314はｎ型埋込電極側の配線層である。
【０００５】
ｎ型埋込電極層302は、異なる導電型であるｐ型シリコン基板301の上層に形成されている。第１、第２のゲート酸化膜305、310はそれぞれ長方形で、互いの一方の長辺を対向、かつ、近接させて形成されている。第１、第２のゲート酸化膜305、310の短辺は、絶縁体層308に接して形成されている。第１、第２のゲート酸化膜305、310の上層、および絶縁体層308の上層にそれぞれ、第１、第２のゲート電極層304、309が形成されている。第１、第２のゲート電極層304、309の取出し部は、第１、第２のゲート酸化膜305、310を除く領域の、絶縁体層308の上方の配線層307、312と、ビア306、311で接続されている。ｎ型表面電極層303は、第１、第２のゲート酸化膜305、310を除くｎ型埋込電極層302の上面部に形成されている。ｎ型埋込電極層302の取出し部は、第１、第２のゲート酸化膜305、310の他方の長辺に近接して配置され、ｎ型埋込電極側の配線層314とビア313で接続されている。
【０００６】
第１、第２のゲート電極層304、309とｎ型埋込電極層302間の電位差をそれぞれ変化させることにより、第１、第２のゲート電極層304、309とｎ型埋込電極層302間のＭＯＳ接合の空乏層厚がそれぞれ変化する。これにより、第１、第２のゲート電極層304、309とｎ型埋込電極層302間の容量値がそれぞれ変化し、可変容量素子として動作する。また、ｎ型埋込電極層302とシリコン基板301の間はｐｎ接合の空乏層により分離されている。
【０００７】
同様の可変容量素子が、第１、第２のゲート電極層304、309とｐ型埋込電極層の間のＭＯＳ接合を用いて構成されることもある。
【０００８】
【特許文献１】
特開２００１−３３９３０１号公報
【０００９】
【特許文献２】
特開２００１−１９６８５３号公報
【００１０】
【特許文献３】
特開２００１−３５２２１８号公報
【００１１】
【発明が解決しようとする課題】
上記の構成では、第１のゲート電極層304と第２のゲート電極層309は、各々の一方の長辺が対向、かつ、近接して形成されるため、それぞれの可変容量素子間のｎ型埋込電極層302に起因する寄生抵抗は小さくできる。しかしながら、第１、第２のゲート電極層304、309が長方形で、第１、第２のゲート電極側のビア306、311からそれぞれの可変容量素子までの距離が長くなるため、第１、第２のゲート電極層304、309に起因する寄生抵抗は大きくなる。したがって、それぞれの可変容量素子間の寄生抵抗が大きくなり、高周波信号の電力損失が大きくなるという課題を有していた。特に、発振回路の共振回路で用いる場合、それぞれの可変容量素子間の寄生抵抗が原因で、発振出力のノイズ特性を劣化させる。
【００１２】
本発明は上記問題点に鑑み、第１、第２のゲート電極層304、309における寄生抵抗を小さくし、高周波信号の電力損失を低減させた可変容量素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述の課題を解決するために、本発明の可変容量素子は、半導体基板の上面部に前記半導体基板とは異なる導電型の半導体層により形成された埋込電極層と、前記埋込電極層の上層に形成され、平面形状が長方形であり、互いの長辺が間隙を設けて対向するように配置された一対の容量絶縁膜と、前記一対の容量絶縁膜の短辺の外側に設けられた前記埋込電極層の取出し部と、前記埋込電極層の上方に形成され前記埋込電極層の取出し部と接続された配線層と、前記一対の容量絶縁膜の両外側の長辺に各々接するように形成された絶縁体層と、前記一対の容量絶縁膜の上層及びそれに接する前記絶縁体層の上層に亘って各々形成された一対の導電体層と、前記容量絶縁膜の長辺に沿って前記絶縁体層の上方に位置するように設けられた前記一対の導電体層の取出し部と、前記一対の導電体層の取出し部と各々接続された配線層とを備える。前記埋込電極層と前記一対の導電体層との間の電圧を各々変化させることによって前記埋込電極層と前記一対の導電体層との間の容量値を各々変化させることが可能である。
【００１４】
【発明の実施の形態】
本発明の可変容量素子は、半導体基板の上面部に形成された埋込電極層の上層に、実質的に長方形の第１、第２の容量絶縁膜が形成され、各容量絶縁膜がその一方の長辺側において対向し、かつ、近接して配置される点は、従来例と同様である。本発明の可変容量素子の特徴は、各容量絶縁膜の他方の長辺側に絶縁体層が接して形成され、第１、第２の容量絶縁膜の上層及びそれに接する絶縁体層の上層に亘って各々第１、第２の導電体層が形成される点である。第１、第２の導電体層の取出し部は、第１、第２の容量絶縁膜に接する領域の絶縁体層の上方の配線層と接続される。それにより、それぞれの可変容量素子間の埋込電極層に起因する寄生抵抗を大きくすることなく、第１、第２の導電体層のビアからそれぞれの可変容量素子までの距離が短くなるため、第１、第２の導電体層に起因する寄生抵抗は小さくなる。
【００１５】
したがって、それぞれの可変容量素子間の寄生抵抗が小さい可変容量素子を実現できる。特に、発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗を小さくできることにより、発振出力のノイズ特性が改善される。
【００１６】
上記構成の可変容量素子を用いて、本発明の可変容量素子内蔵集積回路が構成される。同回路は、上記構成の可変容量素子を含む共振回路を備え、前記可変容量素子の埋込電極層に印加される電圧を変化させることにより前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１７】
また他の構成の可変容量素子内蔵集積回路においては、並列に接続された上記構成の可変容量素子を少なくとも２個含む共振回路と、レベル変換回路で得られる異なる電圧を各々の前記可変容量素子の埋込電極層に印加する手段を備え、前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１８】
上記のいずれかの可変容量素子内蔵集積回路において好ましくは、前記共振回路に並列に接続された少なくとも１個の、上記構成を有する周波数レンジ切り替え用の可変容量素子と、各々の前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を複数段階に切り替える手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を複数段階に変化させることを可能とする。
【００１９】
前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を切り替える手段は、前記電圧を２段階にに切り替えるように構成することができる。
【００２０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２１】
（実施の形態１）
図１(a)は、実施の形態１における可変容量素子の平面構造を示す。図１(b)は、図１(a)におけるＡ−Ａ断面を示す。同図において、101はｐ型シリコン基板、102はｎ型埋込電極層、103はｎ型表面電極層、105、110は第１、第２のゲート酸化膜、108は絶縁体層、104、109は第１、第２のゲート電極層、106、111は第１、第２のゲート電極側のビア、107、112は第１、第２のゲート電極側の配線層、113はｎ型埋込電極側のビア、114はｎ型埋込電極側の配線層である。
【００２２】
ｎ型埋込電極層102は、異なる導電型であるｐ型シリコン基板101の上層に形成されている。第１、第２のゲート酸化膜105、110はそれぞれ、長方形であり、一方の長辺側において互いに対向し、かつ、近接して形成されている。第１、第２のゲート酸化膜105、110の他方の長辺側に接して、絶縁体層108が形成されている。第１、第２のゲート酸化膜105、110の上層、及び、絶縁体層108の上層それぞれに亘って、第１、第２のゲート電極層104、109が形成されている。第１、第２のゲート酸化膜105、110を除く、絶縁体層108の上方に、第１、第２のゲート電極側配線層107、112が配置されている。第１、第２のゲート電極層104、109の取出し部は、第１、第２のゲート電極側のビア106、111により、第１、第２のゲート電極側配線層107、112と接続されている。
【００２３】
ｎ型表面電極層103は、第１、第２のゲート酸化膜105、110を除く領域のｎ型埋込電極層102の上層に形成されている。ｎ型埋込電極層102の取出し部は、第１、第２のゲート酸化膜105、110の短辺側に近接して配置されたｎ型埋込電極側配線層114と、ｎ型埋込電極側のビア113により接続されている。
【００２４】
ｎ型埋込電極層102と第１、第２のゲート電極層104、109との間の電圧をそれぞれ変化させることによって、ｎ型埋込電極層102と第１、第２のゲート電極層104、109との間の容量値をそれぞれ変化させる。
【００２５】
ここで仮に、本実施の形態の第１、第２のゲート酸化膜105、110と、従来例の第１、第２のゲート酸化膜305、310の幅及び長さと、相対向している辺間の距離が同じであるものとする。その場合、本実施の形態の可変容量素子は、従来例と比較して、それぞれの可変容量素子間のｎ型埋込電極層102に起因する寄生抵抗は大きくなることなく、第１、第２のゲート電極層104、109に起因する寄生抵抗を小さくできる。
【００２６】
ここで、ｎ型埋込電極層102とｎ型埋込電極側のビア113間の寄生抵抗は大きくなるが、差動型発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗が小さくできており、仮想接地点での寄生抵抗が大きくなるだけなので、発振出力のノイズ特性としての特性劣化に対する実質的な影響はない。
【００２７】
このような構成により、それぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００２８】
また、本実施の形態の構成において、ｎ型埋込電極層102の代わりにｐ型埋込電極層を、ｎ型表面電極層103の代わりにｐ型表面電極層を用いてもよい。
【００２９】
（実施の形態２）
図２(a)は、実施の形態２における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第１の例である。同図において、201は実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、208、209は第１、第２の発振出力端子である。
【００３０】
第１の発振出力端子208は、可変容量素子201の第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201の第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、可変容量素子201のｎ型埋込電極層端子に接続される。
【００３１】
図２(b)は、発振周波数制御端子207の制御電圧に対する、可変容量素子201の容量値の関係を示す特性図である。
【００３２】
上述のような構成で、発振出力の周波数を変える可変容量素子201として実施の形態１の構成を有する可変容量素子を用いることにより、ノイズ特性のよい発振回路を実現できる。
【００３３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３４】
（実施の形態３）
図３(a)は、実施の形態３における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を、発振回路に応用した第２の例である。同図において、201A、201B、201Cは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、208、209は第１、第２の発振出力端子、210はレベル変換回路である。
【００３５】
第１の発振出力端子208は、可変容量素子201A、201B、201Cの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201B、201Cの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は、第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、レベル変換回路210を介して可変容量素子201A、201B、201Cの各ｎ型埋込電極層端子に接続される。
【００３６】
図３(b)は、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201B、201Cの各容量値及び合成した容量値の関係を示す特性図である。
【００３７】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201B、201Cとして実施の形態１の構成を有する３つの可変容量素子を用い、レベル変換回路２１０を付加しそれぞれ異なる制御電圧を与えることにより、広い制御電圧範囲を持つノイズ特性のよい発振回路を実現できる。
【００３８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３９】
（実施の形態４）
図４(a)は、実施の形態４における可変容量内蔵集積回路示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第３の例である。同図において、201A、201Dは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、211は周波数レンジ切替制御端子、208、209は第１、第２の発振出力端子である。
【００４０】
第１の発振出力端子208は、可変容量素子201A、201Dの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201Dの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、可変容量素子201Aのｎ型埋込電極層端子に接続され、周波数レンジ切替端子211は可変容量素子201Dのｎ型埋込電極層端子に接続される。
【００４１】
図４(b)は、周波数レンジ切替端子211を切り替えた各々の場合の、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201Dを合成した容量値の関係を示す特性図である。
【００４２】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201Dとして実施の形態１の構成を有する２つの可変容量素子を用い、周波数レンジ切替を行い制御電圧を与えることにより、曲線ａ、ｂで示される２つの周波数レンジを持つノイズ特性のよい発振回路を実現できる。
【００４３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４４】
（実施の形態５）
図５(a)は、実施の形態５における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第４の例である。同図において、201A、201B、201C、201Dは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、211は周波数レンジ切替制御端子、208、209は第１、第２の発振出力端子、210はレベル変換回路である。
【００４５】
第１の発振出力端子208は、可変容量素子201A、201B、201C、201Dの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201B、201C、201Dの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207はレベル変換回路210を介して可変容量素子201A、201B、201Cの各ｎ型埋込電極層端子に接続され、周波数レンジ切替端子211は可変容量素子201Dのｎ型埋込電極層端子に接続される。
【００４６】
図５(b)は、周波数レンジ切替端子211を切り替えた各々の場合の、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201B、201C、201Dを合成した各容量値の関係を示す特性図である。
【００４７】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201B、201C、201Dとして実施の形態１の構成を有する４つの可変容量素子を用い、レベル変換回路210を付加しそれぞれ異なる制御電圧を与え、曲線ｃ、ｄで示される周波数レンジ切替を行い制御電圧を与えることにより、広い制御電圧範囲と２つの周波数レンジを持つ、ノイズ特性のよい発振回路を実現できる。
【００４８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４９】
【発明の効果】
本発明によれば、容量絶縁膜の上層の電極を形成する導電体層における寄生抵抗を小さくし、従ってそれぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００５０】
また、本発明を発振回路の共振回路に適用すればノイズ特性のよい発振回路を実現できる。
【図面の簡単な説明】
【図１】 (a)は実施の形態１における可変容量素子の上面図、(b)は同可変容量素子のＡ−Ａ断面図
【図２】 (a)は実施の形態２における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図３】 (a)は実施の形態３における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図４】 (a)は実施の形態４における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図５】 (a)は実施の形態５における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図６】 (a)は従来例の可変容量素子の上面図、(b)は同可変容量素子のＢ−Ｂ断面図
【符号の説明】
101、301 ｐ型シリコン基板
102、302 ｎ型埋込電極層
103、303 ｎ型表面電極層
104、304 第１のゲート電極層
105、305 第１のゲート酸化膜
106、306 第１のゲート電極側のビア
107、307 第１のゲート電極側の配線層
108、308 絶縁体層
109、309 第２のゲート電極層
110、310 第２のゲート酸化膜
111、311 第２のゲート電極側のビア
112、312 第２のゲート電極側の配線層
113、313 ｎ型埋込電極側のビア
314 ｎ型埋込電極側の配線層
201、201A、201B、201C、201D 可変容量素子
202、203 共振用コイル
204、205 ＣＭＯＳトランジスタ
206 電流源
207 周波数制御端子
208、209 発振出力端子
210 レベル変換回路
211 周波数レンジ切替制御端子
【発明の属する技術分野】
本発明は、可変容量素子、特に高周波回路に用いられる集積回路に内蔵される可変容量素子に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信市場の発展にともない、回路の小型化、低コスト化などを目的として、インダクタ、キャパシタなど従来は単独部品であった素子のＩＣ集積化が重要となっている。このような素子の１つに可変容量素子がある。可変容量素子は、発振回路の発振周波数を変化させる用途などに用いられる。
【０００３】
このような従来技術には、キャパシタの切替手段を有したVCO回路を含む周波数シンセサイザ（例えば、特許文献１参照）、帯域スイッチされる集積電圧制御発振器（例えば、特許文献２参照）、可変容量素子を用いた周波数補正機能を付加した電圧制御発振器（たとえば、特許文献３参照）がある。
【０００４】
図６(a)は、従来のＩＣ上に構成された可変容量素子の平面構造を示す。図６(b)は、図６(a)におけるＢ−Ｂ断面を示す。同図において、301はｐ型シリコン基板、302はｎ型埋込電極層、303はｎ型表面電極層、304、309は第１、第２のゲート電極層、305、310は第１、第２のゲート酸化膜である。306、311は第１、第２のゲート電極側のビア、307、312は第１、第２のゲート電極側の配線層、308は絶縁体層、313はｎ型埋込電極側のビア、314はｎ型埋込電極側の配線層である。
【０００５】
ｎ型埋込電極層302は、異なる導電型であるｐ型シリコン基板301の上層に形成されている。第１、第２のゲート酸化膜305、310はそれぞれ長方形で、互いの一方の長辺を対向、かつ、近接させて形成されている。第１、第２のゲート酸化膜305、310の短辺は、絶縁体層308に接して形成されている。第１、第２のゲート酸化膜305、310の上層、および絶縁体層308の上層にそれぞれ、第１、第２のゲート電極層304、309が形成されている。第１、第２のゲート電極層304、309の取出し部は、第１、第２のゲート酸化膜305、310を除く領域の、絶縁体層308の上方の配線層307、312と、ビア306、311で接続されている。ｎ型表面電極層303は、第１、第２のゲート酸化膜305、310を除くｎ型埋込電極層302の上面部に形成されている。ｎ型埋込電極層302の取出し部は、第１、第２のゲート酸化膜305、310の他方の長辺に近接して配置され、ｎ型埋込電極側の配線層314とビア313で接続されている。
【０００６】
第１、第２のゲート電極層304、309とｎ型埋込電極層302間の電位差をそれぞれ変化させることにより、第１、第２のゲート電極層304、309とｎ型埋込電極層302間のＭＯＳ接合の空乏層厚がそれぞれ変化する。これにより、第１、第２のゲート電極層304、309とｎ型埋込電極層302間の容量値がそれぞれ変化し、可変容量素子として動作する。また、ｎ型埋込電極層302とシリコン基板301の間はｐｎ接合の空乏層により分離されている。
【０００７】
同様の可変容量素子が、第１、第２のゲート電極層304、309とｐ型埋込電極層の間のＭＯＳ接合を用いて構成されることもある。
【０００８】
【特許文献１】
特開２００１−３３９３０１号公報
【０００９】
【特許文献２】
特開２００１−１９６８５３号公報
【００１０】
【特許文献３】
特開２００１−３５２２１８号公報
【００１１】
【発明が解決しようとする課題】
上記の構成では、第１のゲート電極層304と第２のゲート電極層309は、各々の一方の長辺が対向、かつ、近接して形成されるため、それぞれの可変容量素子間のｎ型埋込電極層302に起因する寄生抵抗は小さくできる。しかしながら、第１、第２のゲート電極層304、309が長方形で、第１、第２のゲート電極側のビア306、311からそれぞれの可変容量素子までの距離が長くなるため、第１、第２のゲート電極層304、309に起因する寄生抵抗は大きくなる。したがって、それぞれの可変容量素子間の寄生抵抗が大きくなり、高周波信号の電力損失が大きくなるという課題を有していた。特に、発振回路の共振回路で用いる場合、それぞれの可変容量素子間の寄生抵抗が原因で、発振出力のノイズ特性を劣化させる。
【００１２】
本発明は上記問題点に鑑み、第１、第２のゲート電極層304、309における寄生抵抗を小さくし、高周波信号の電力損失を低減させた可変容量素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述の課題を解決するために、本発明の可変容量素子は、半導体基板の上面部に前記半導体基板とは異なる導電型の半導体層により形成された埋込電極層と、前記埋込電極層の上層に形成され、平面形状が長方形であり、互いの長辺が間隙を設けて対向するように配置された一対の容量絶縁膜と、前記一対の容量絶縁膜の短辺の外側に設けられた前記埋込電極層の取出し部と、前記埋込電極層の上方に形成され前記埋込電極層の取出し部と接続された配線層と、前記一対の容量絶縁膜の両外側の長辺に各々接するように形成された絶縁体層と、前記一対の容量絶縁膜の上層及びそれに接する前記絶縁体層の上層に亘って各々形成された一対の導電体層と、前記容量絶縁膜の長辺に沿って前記絶縁体層の上方に位置するように設けられた前記一対の導電体層の取出し部と、前記一対の導電体層の取出し部と各々接続された配線層とを備える。前記埋込電極層と前記一対の導電体層との間の電圧を各々変化させることによって前記埋込電極層と前記一対の導電体層との間の容量値を各々変化させることが可能である。
【００１４】
【発明の実施の形態】
本発明の可変容量素子は、半導体基板の上面部に形成された埋込電極層の上層に、実質的に長方形の第１、第２の容量絶縁膜が形成され、各容量絶縁膜がその一方の長辺側において対向し、かつ、近接して配置される点は、従来例と同様である。本発明の可変容量素子の特徴は、各容量絶縁膜の他方の長辺側に絶縁体層が接して形成され、第１、第２の容量絶縁膜の上層及びそれに接する絶縁体層の上層に亘って各々第１、第２の導電体層が形成される点である。第１、第２の導電体層の取出し部は、第１、第２の容量絶縁膜に接する領域の絶縁体層の上方の配線層と接続される。それにより、それぞれの可変容量素子間の埋込電極層に起因する寄生抵抗を大きくすることなく、第１、第２の導電体層のビアからそれぞれの可変容量素子までの距離が短くなるため、第１、第２の導電体層に起因する寄生抵抗は小さくなる。
【００１５】
したがって、それぞれの可変容量素子間の寄生抵抗が小さい可変容量素子を実現できる。特に、発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗を小さくできることにより、発振出力のノイズ特性が改善される。
【００１６】
上記構成の可変容量素子を用いて、本発明の可変容量素子内蔵集積回路が構成される。同回路は、上記構成の可変容量素子を含む共振回路を備え、前記可変容量素子の埋込電極層に印加される電圧を変化させることにより前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１７】
また他の構成の可変容量素子内蔵集積回路においては、並列に接続された上記構成の可変容量素子を少なくとも２個含む共振回路と、レベル変換回路で得られる異なる電圧を各々の前記可変容量素子の埋込電極層に印加する手段を備え、前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１８】
上記のいずれかの可変容量素子内蔵集積回路において好ましくは、前記共振回路に並列に接続された少なくとも１個の、上記構成を有する周波数レンジ切り替え用の可変容量素子と、各々の前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を複数段階に切り替える手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を複数段階に変化させることを可能とする。
【００１９】
前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を切り替える手段は、前記電圧を２段階にに切り替えるように構成することができる。
【００２０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２１】
（実施の形態１）
図１(a)は、実施の形態１における可変容量素子の平面構造を示す。図１(b)は、図１(a)におけるＡ−Ａ断面を示す。同図において、101はｐ型シリコン基板、102はｎ型埋込電極層、103はｎ型表面電極層、105、110は第１、第２のゲート酸化膜、108は絶縁体層、104、109は第１、第２のゲート電極層、106、111は第１、第２のゲート電極側のビア、107、112は第１、第２のゲート電極側の配線層、113はｎ型埋込電極側のビア、114はｎ型埋込電極側の配線層である。
【００２２】
ｎ型埋込電極層102は、異なる導電型であるｐ型シリコン基板101の上層に形成されている。第１、第２のゲート酸化膜105、110はそれぞれ、長方形であり、一方の長辺側において互いに対向し、かつ、近接して形成されている。第１、第２のゲート酸化膜105、110の他方の長辺側に接して、絶縁体層108が形成されている。第１、第２のゲート酸化膜105、110の上層、及び、絶縁体層108の上層それぞれに亘って、第１、第２のゲート電極層104、109が形成されている。第１、第２のゲート酸化膜105、110を除く、絶縁体層108の上方に、第１、第２のゲート電極側配線層107、112が配置されている。第１、第２のゲート電極層104、109の取出し部は、第１、第２のゲート電極側のビア106、111により、第１、第２のゲート電極側配線層107、112と接続されている。
【００２３】
ｎ型表面電極層103は、第１、第２のゲート酸化膜105、110を除く領域のｎ型埋込電極層102の上層に形成されている。ｎ型埋込電極層102の取出し部は、第１、第２のゲート酸化膜105、110の短辺側に近接して配置されたｎ型埋込電極側配線層114と、ｎ型埋込電極側のビア113により接続されている。
【００２４】
ｎ型埋込電極層102と第１、第２のゲート電極層104、109との間の電圧をそれぞれ変化させることによって、ｎ型埋込電極層102と第１、第２のゲート電極層104、109との間の容量値をそれぞれ変化させる。
【００２５】
ここで仮に、本実施の形態の第１、第２のゲート酸化膜105、110と、従来例の第１、第２のゲート酸化膜305、310の幅及び長さと、相対向している辺間の距離が同じであるものとする。その場合、本実施の形態の可変容量素子は、従来例と比較して、それぞれの可変容量素子間のｎ型埋込電極層102に起因する寄生抵抗は大きくなることなく、第１、第２のゲート電極層104、109に起因する寄生抵抗を小さくできる。
【００２６】
ここで、ｎ型埋込電極層102とｎ型埋込電極側のビア113間の寄生抵抗は大きくなるが、差動型発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗が小さくできており、仮想接地点での寄生抵抗が大きくなるだけなので、発振出力のノイズ特性としての特性劣化に対する実質的な影響はない。
【００２７】
このような構成により、それぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００２８】
また、本実施の形態の構成において、ｎ型埋込電極層102の代わりにｐ型埋込電極層を、ｎ型表面電極層103の代わりにｐ型表面電極層を用いてもよい。
【００２９】
（実施の形態２）
図２(a)は、実施の形態２における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第１の例である。同図において、201は実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、208、209は第１、第２の発振出力端子である。
【００３０】
第１の発振出力端子208は、可変容量素子201の第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201の第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、可変容量素子201のｎ型埋込電極層端子に接続される。
【００３１】
図２(b)は、発振周波数制御端子207の制御電圧に対する、可変容量素子201の容量値の関係を示す特性図である。
【００３２】
上述のような構成で、発振出力の周波数を変える可変容量素子201として実施の形態１の構成を有する可変容量素子を用いることにより、ノイズ特性のよい発振回路を実現できる。
【００３３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３４】
（実施の形態３）
図３(a)は、実施の形態３における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を、発振回路に応用した第２の例である。同図において、201A、201B、201Cは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、208、209は第１、第２の発振出力端子、210はレベル変換回路である。
【００３５】
第１の発振出力端子208は、可変容量素子201A、201B、201Cの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201B、201Cの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は、第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、レベル変換回路210を介して可変容量素子201A、201B、201Cの各ｎ型埋込電極層端子に接続される。
【００３６】
図３(b)は、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201B、201Cの各容量値及び合成した容量値の関係を示す特性図である。
【００３７】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201B、201Cとして実施の形態１の構成を有する３つの可変容量素子を用い、レベル変換回路２１０を付加しそれぞれ異なる制御電圧を与えることにより、広い制御電圧範囲を持つノイズ特性のよい発振回路を実現できる。
【００３８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３９】
（実施の形態４）
図４(a)は、実施の形態４における可変容量内蔵集積回路示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第３の例である。同図において、201A、201Dは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、211は周波数レンジ切替制御端子、208、209は第１、第２の発振出力端子である。
【００４０】
第１の発振出力端子208は、可変容量素子201A、201Dの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201Dの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207は、可変容量素子201Aのｎ型埋込電極層端子に接続され、周波数レンジ切替端子211は可変容量素子201Dのｎ型埋込電極層端子に接続される。
【００４１】
図４(b)は、周波数レンジ切替端子211を切り替えた各々の場合の、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201Dを合成した容量値の関係を示す特性図である。
【００４２】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201Dとして実施の形態１の構成を有する２つの可変容量素子を用い、周波数レンジ切替を行い制御電圧を与えることにより、曲線ａ、ｂで示される２つの周波数レンジを持つノイズ特性のよい発振回路を実現できる。
【００４３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４４】
（実施の形態５）
図５(a)は、実施の形態５における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第４の例である。同図において、201A、201B、201C、201Dは実施の形態１に示した構成を有する可変容量素子、202、203は第１、第２の共振用コイル、204、205は第１、第２のＣＭＯＳトランジスタ、206は電流源、207は周波数制御端子、211は周波数レンジ切替制御端子、208、209は第１、第２の発振出力端子、210はレベル変換回路である。
【００４５】
第１の発振出力端子208は、可変容量素子201A、201B、201C、201Dの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ204のドレイン端子、及び第２のＣＭＯＳトランジスタ205のゲート端子に接続され、第１の共振用コイル202を介して電源端子VDDに接続される。第２の発振出力端子209は、可変容量素子201A、201B、201C、201Dの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ205のドレイン端子、及び第１のＣＭＯＳトランジスタ204のゲート端子に接続され、第２の共振用コイル203を介して電源端子VDDに接続される。第１のＣＭＯＳトランジスタ204のソース端子は第２のＣＭＯＳトランジスタ205のソース端子に接続され、電流源206を介して接地される。周波数制御端子207はレベル変換回路210を介して可変容量素子201A、201B、201Cの各ｎ型埋込電極層端子に接続され、周波数レンジ切替端子211は可変容量素子201Dのｎ型埋込電極層端子に接続される。
【００４６】
図５(b)は、周波数レンジ切替端子211を切り替えた各々の場合の、発振周波数制御端子207の制御電圧に対する、可変容量素子201A、201B、201C、201Dを合成した各容量値の関係を示す特性図である。
【００４７】
上述のような構成で、発振出力の周波数を変える可変容量素子201A、201B、201C、201Dとして実施の形態１の構成を有する４つの可変容量素子を用い、レベル変換回路210を付加しそれぞれ異なる制御電圧を与え、曲線ｃ、ｄで示される周波数レンジ切替を行い制御電圧を与えることにより、広い制御電圧範囲と２つの周波数レンジを持つ、ノイズ特性のよい発振回路を実現できる。
【００４８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４９】
【発明の効果】
本発明によれば、容量絶縁膜の上層の電極を形成する導電体層における寄生抵抗を小さくし、従ってそれぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００５０】
また、本発明を発振回路の共振回路に適用すればノイズ特性のよい発振回路を実現できる。
【図面の簡単な説明】
【図１】 (a)は実施の形態１における可変容量素子の上面図、(b)は同可変容量素子のＡ−Ａ断面図
【図２】 (a)は実施の形態２における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図３】 (a)は実施の形態３における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図４】 (a)は実施の形態４における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図５】 (a)は実施の形態５における可変容量素子内蔵集積回路の回路図、(b)は同可変容量素子内蔵集積回路の特性図
【図６】 (a)は従来例の可変容量素子の上面図、(b)は同可変容量素子のＢ−Ｂ断面図
【符号の説明】
101、301 ｐ型シリコン基板
102、302 ｎ型埋込電極層
103、303 ｎ型表面電極層
104、304 第１のゲート電極層
105、305 第１のゲート酸化膜
106、306 第１のゲート電極側のビア
107、307 第１のゲート電極側の配線層
108、308 絶縁体層
109、309 第２のゲート電極層
110、310 第２のゲート酸化膜
111、311 第２のゲート電極側のビア
112、312 第２のゲート電極側の配線層
113、313 ｎ型埋込電極側のビア
314 ｎ型埋込電極側の配線層
201、201A、201B、201C、201D 可変容量素子
202、203 共振用コイル
204、205 ＣＭＯＳトランジスタ
206 電流源
207 周波数制御端子
208、209 発振出力端子
210 レベル変換回路
211 周波数レンジ切替制御端子
Claims (5)
- 半導体基板の上面部に前記半導体基板とは異なる導電型の半導体層により形成された埋込電極層と、
前記埋込電極層の上層に形成され、平面形状が長方形であり、互いの長辺が間隙を設けて対向するように配置された一対の容量絶縁膜と、
前記一対の容量絶縁膜の短辺の外側に設けられた前記埋込電極層の取出し部と、
前記埋込電極層の上方に形成され前記埋込電極層の取出し部と接続された配線層と、
前記一対の容量絶縁膜の両外側の長辺に各々接するように形成された絶縁体層と、
前記一対の容量絶縁膜の上層及びそれに接する前記絶縁体層の上層に亘って各々形成された一対の導電体層と、
前記容量絶縁膜の長辺に沿って前記絶縁体層の上方に位置するように設けられた前記一対の導電体層の取出し部と、
前記一対の導電体層の取出し部と各々接続された配線層とを備え、
前記埋込電極層と前記一対の導電体層との間の電圧を各々変化させることによって前記埋込電極層と前記一対の導電体層との間の容量値を各々変化させることが可能な可変容量素子。 - 請求項１に記載の構成を有する可変容量素子を含む共振回路を備え、前記可変容量素子の埋込電極層に印加される電圧を変化させることにより前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する可変容量素子内蔵集積回路。
- 並列に接続された請求項１に記載の構成を有する可変容量素子を少なくとも２個含む共振回路と、レベル変換回路で得られる異なる電圧を各々の前記可変容量素子の埋込電極層に印加する手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する可変容量素子内蔵集積回路。
- 前記共振回路に並列に接続された少なくとも１個の、請求項１に記載の構成を有する周波数レンジ切り替え用の可変容量素子と、各々の前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を複数段階に切り替える手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を複数段階に変化させることを可能とした請求項２または３に記載の可変容量素子内蔵集積回路。
- 前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を切り替える手段は、前記電圧を２段階に切り替えるように構成された請求項４に記載の可変容量素子内蔵集積回路。
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