JP2000252480A - Ｍｏｓ型キャパシタ及び半導体集積回路装置 - Google Patents
Ｍｏｓ型キャパシタ及び半導体集積回路装置Info
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- JP2000252480A JP2000252480A JP11345483A JP34548399A JP2000252480A JP 2000252480 A JP2000252480 A JP 2000252480A JP 11345483 A JP11345483 A JP 11345483A JP 34548399 A JP34548399 A JP 34548399A JP 2000252480 A JP2000252480 A JP 2000252480A
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Abstract
(57)【要約】
【課題】 新規ＭＯＳ型キャパシタ及びこれを用いるこ
とにより広範囲の周波数可変のでき、かつ集積化容易な
電圧制御型発振器（ＶＣＯ）の集積回路装置を提供す
る。 【解決手段】 一方の電極となる第１導電型半導体領域
５１上に容量絶縁膜５４を介して他方の電極となる導電
体層５３を有し、前記第１導電型半導体基板５１の前記
導電体層５３に対向する領域に近接した表面近傍に第２
導電型不純物領域５２を有するＭＯＳ型キャパシタをＶ
ＣＯを構成する可変容量キャパシタとする。
とにより広範囲の周波数可変のでき、かつ集積化容易な
電圧制御型発振器（ＶＣＯ）の集積回路装置を提供す
る。 【解決手段】 一方の電極となる第１導電型半導体領域
５１上に容量絶縁膜５４を介して他方の電極となる導電
体層５３を有し、前記第１導電型半導体基板５１の前記
導電体層５３に対向する領域に近接した表面近傍に第２
導電型不純物領域５２を有するＭＯＳ型キャパシタをＶ
ＣＯを構成する可変容量キャパシタとする。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器等に使用され
る、水晶振動子、セラミック振動子などを利用した電圧
により発振周波数の制御ができる発振回路（以下、ＶＣ
Ｏ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉ
ｌａｔｅｒ）と称する）に関し、特に半導体集積回路装
置にした場合において、制御電圧による発振周波数の可
変範囲を大きくでき、電子機器の精密な調整を容易に
し、低コスト化を図ることができるようにしたものであ
る。
る、水晶振動子、セラミック振動子などを利用した電圧
により発振周波数の制御ができる発振回路（以下、ＶＣ
Ｏ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉ
ｌａｔｅｒ）と称する）に関し、特に半導体集積回路装
置にした場合において、制御電圧による発振周波数の可
変範囲を大きくでき、電子機器の精密な調整を容易に
し、低コスト化を図ることができるようにしたものであ
る。
【０００２】
【従来の技術】図８は、標準的なＡＴカット水晶を用い
た水晶発振回路の発振周波数の温度変動を表すグラフで
ある。縦軸は２５℃の周波数をｆ0とした時の温度変動
△ｆ／ｆ0（ｐｐｍ）を示し、横軸は温度（℃）であ
る。このグラフからわかるように、例えば−４０℃から
＋９０℃の間で±（プラス・マイナス）４０ｐｐｍの変
動がある。さらに同一条件で量産したＡＴカット水晶振
動子の個体間にも３０〜５０ｐｐｍ程度の発振周波数の
偏差がある。これらの要因で発振周波数がねらいの周波
数から偏移すると、近年の電子機器、特には無線電波を
使用する携帯電話や携帯情報端末などの発振周波数とし
て使用した場合、数々の問題が生じることになる。従っ
て、発振周波数を例えば±１０ｐｐｍ以内、さらには１
ｐｐｍ以内に調整するためには、制御電圧により発振周
波数を変えることのできる機能を持つＶＣＯが使われて
いる。
た水晶発振回路の発振周波数の温度変動を表すグラフで
ある。縦軸は２５℃の周波数をｆ0とした時の温度変動
△ｆ／ｆ0（ｐｐｍ）を示し、横軸は温度（℃）であ
る。このグラフからわかるように、例えば−４０℃から
＋９０℃の間で±（プラス・マイナス）４０ｐｐｍの変
動がある。さらに同一条件で量産したＡＴカット水晶振
動子の個体間にも３０〜５０ｐｐｍ程度の発振周波数の
偏差がある。これらの要因で発振周波数がねらいの周波
数から偏移すると、近年の電子機器、特には無線電波を
使用する携帯電話や携帯情報端末などの発振周波数とし
て使用した場合、数々の問題が生じることになる。従っ
て、発振周波数を例えば±１０ｐｐｍ以内、さらには１
ｐｐｍ以内に調整するためには、制御電圧により発振周
波数を変えることのできる機能を持つＶＣＯが使われて
いる。
【０００３】図９は、水晶振動子やセラミック振動子を
用いたＶＣＯの代表的な回路図である。かかる回路は、
外部に接続される水晶振動子１１０を接続するための外
部接続端子１２１及び１２２を有する。また、ＣＭＯＳ
インバータ１２３を有し、このＣＭＯＳインバータ１２
３は、その入力側端子１２４と出力側端子１２５との間
に接続されたバイアス抵抗Ｒｆ１２６と一体で増幅回路
を構成する。この増幅回路の出力端となる出力側端子１
２５と外部接続端子１２２との間には、抵抗Ｒｄ１２７
（１ＭＨｚ以上の高い周波数の発振回路の場合は省くこ
とも多いが、発振周波数の安定化のためにはあった方が
良い）が接続されている。また、外部接続端子１２２に
は、容量Ｃｄ１２８が接続され、その間に設けられたＣ
ｏ容量接続端子１２９には、外付けで調整用外付け付加
容量Ｃｏ１１５（必要がなければ不要）が接続されてい
る。一方、外部接続端子１２１には、直流電圧を遮断す
る容量Ｃｐ１３０を介して容量Ｃｇ１３１、可変容量素
子としてのＰＮ接合キャパシタ（ＰＮ接合ダイオードと
同じ構成である）Ｄｉ１３２、及び抵抗Ｒ1１３３が接
続され、抵抗Ｒ1１３３の他端がＶｃ端子１３４となっ
ている。
用いたＶＣＯの代表的な回路図である。かかる回路は、
外部に接続される水晶振動子１１０を接続するための外
部接続端子１２１及び１２２を有する。また、ＣＭＯＳ
インバータ１２３を有し、このＣＭＯＳインバータ１２
３は、その入力側端子１２４と出力側端子１２５との間
に接続されたバイアス抵抗Ｒｆ１２６と一体で増幅回路
を構成する。この増幅回路の出力端となる出力側端子１
２５と外部接続端子１２２との間には、抵抗Ｒｄ１２７
（１ＭＨｚ以上の高い周波数の発振回路の場合は省くこ
とも多いが、発振周波数の安定化のためにはあった方が
良い）が接続されている。また、外部接続端子１２２に
は、容量Ｃｄ１２８が接続され、その間に設けられたＣ
ｏ容量接続端子１２９には、外付けで調整用外付け付加
容量Ｃｏ１１５（必要がなければ不要）が接続されてい
る。一方、外部接続端子１２１には、直流電圧を遮断す
る容量Ｃｐ１３０を介して容量Ｃｇ１３１、可変容量素
子としてのＰＮ接合キャパシタ（ＰＮ接合ダイオードと
同じ構成である）Ｄｉ１３２、及び抵抗Ｒ1１３３が接
続され、抵抗Ｒ1１３３の他端がＶｃ端子１３４となっ
ている。
【０００４】ここで、抵抗Ｒｄ１２７、水晶振動子１１
０、容量Ｃｄ１２８、調整用外付け付加容量Ｃｏ１１
５、容量Ｃｇ１３１、可変容量素子としてのＰＮ接合キ
ャパシタＤｉ１３２、及び容量Ｃｐ１３０は共振回路を
構成し、かかる共振回路は、ＣＭＯＳインバータ１２３
及びバイアス抵抗Ｒｆ１２６とで構成される増幅回路に
より駆動されるようになっている。また、前記共振回路
からの出力は、前記増幅回路の出力側に接続された水晶
振動子１１０の反対側端子が接続された外部接続端子１
２１から前記増幅回路の入力側端子１２４に帰還される
構成となっている。さらに、周波数制御電圧は、Ｖｃ端
子１３４より、抵抗Ｒ1１３３を介して、ＰＮ接合キャ
パシタＤｉ１３２に入力される構成となっている。
０、容量Ｃｄ１２８、調整用外付け付加容量Ｃｏ１１
５、容量Ｃｇ１３１、可変容量素子としてのＰＮ接合キ
ャパシタＤｉ１３２、及び容量Ｃｐ１３０は共振回路を
構成し、かかる共振回路は、ＣＭＯＳインバータ１２３
及びバイアス抵抗Ｒｆ１２６とで構成される増幅回路に
より駆動されるようになっている。また、前記共振回路
からの出力は、前記増幅回路の出力側に接続された水晶
振動子１１０の反対側端子が接続された外部接続端子１
２１から前記増幅回路の入力側端子１２４に帰還される
構成となっている。さらに、周波数制御電圧は、Ｖｃ端
子１３４より、抵抗Ｒ1１３３を介して、ＰＮ接合キャ
パシタＤｉ１３２に入力される構成となっている。
【０００５】このような回路では、前記共振回路を構成
する容量Ｃｄ１２８、調整用外付け容量抵抗Ｃｏ１１
５、容量Ｃｇ１３１、ＰＮ接合キャパシタＤｉ１３２及
び直流遮断容量Ｃｐ１３０からなる合成容量が発信周波
数ｆ0を決定する。従って、Ｖｃ端子１３４から入力さ
れる電圧により可変容量としてのＰＮ接合キャパシタＤ
ｉ１３２の容量を変化させ、これにより発信周波数ｆ0
を変更することができる。
する容量Ｃｄ１２８、調整用外付け容量抵抗Ｃｏ１１
５、容量Ｃｇ１３１、ＰＮ接合キャパシタＤｉ１３２及
び直流遮断容量Ｃｐ１３０からなる合成容量が発信周波
数ｆ0を決定する。従って、Ｖｃ端子１３４から入力さ
れる電圧により可変容量としてのＰＮ接合キャパシタＤ
ｉ１３２の容量を変化させ、これにより発信周波数ｆ0
を変更することができる。
【０００６】ここで、ＰＮ接合キャパシタＤｉ１３２の
電圧−容量特性（Ｃ−Ｖ特性）を図４の曲線７２に示
す。図４において、横軸が制御電圧、縦軸が容量値を示
し、制御電圧０〜４Ｖの範囲で単位面積あたりの容量の
変化量は大略２倍程度である。
電圧−容量特性（Ｃ−Ｖ特性）を図４の曲線７２に示
す。図４において、横軸が制御電圧、縦軸が容量値を示
し、制御電圧０〜４Ｖの範囲で単位面積あたりの容量の
変化量は大略２倍程度である。
【０００７】
【発明が解決しようとする課題】上述したように、可変
容量素子としてのＰＮ接合キャパシタでは、制御電圧を
０Ｖから４Ｖ程度としたときの容量変化は大略２倍であ
り、この容量変化量では、水晶振動子で考えた場合、発
振周波数の可変幅△ｆ／ｆ0は±８０ｐｐｍ程度とな
る。
容量素子としてのＰＮ接合キャパシタでは、制御電圧を
０Ｖから４Ｖ程度としたときの容量変化は大略２倍であ
り、この容量変化量では、水晶振動子で考えた場合、発
振周波数の可変幅△ｆ／ｆ0は±８０ｐｐｍ程度とな
る。
【０００８】これに対し、発振周波数の周波数偏移は上
述した温度変動や振動子の製造ばらつきの他にも幾つか
の要因があるため、±８０ｐｐｍ程度の補正量では不充
分な場合が多く、望ましくは±１００ｐｐｍから±２０
０ｐｐｍの変化量が必要である。もちろんＰＮ接合キャ
パシタでも、ＰＮ接合近傍の不純物の濃度プロファイル
に工夫を加えることで大きな容量変化率をもつＰＮ接合
キャパシタを作ることは可能であるが、そのようなＰＮ
接合キャパシタを、増幅器等を構成するＭＯＳ回路とか
ＣＭＯＳ回路等と同一の半導体基板上に形成するのは、
多くの困難を伴う。
述した温度変動や振動子の製造ばらつきの他にも幾つか
の要因があるため、±８０ｐｐｍ程度の補正量では不充
分な場合が多く、望ましくは±１００ｐｐｍから±２０
０ｐｐｍの変化量が必要である。もちろんＰＮ接合キャ
パシタでも、ＰＮ接合近傍の不純物の濃度プロファイル
に工夫を加えることで大きな容量変化率をもつＰＮ接合
キャパシタを作ることは可能であるが、そのようなＰＮ
接合キャパシタを、増幅器等を構成するＭＯＳ回路とか
ＣＭＯＳ回路等と同一の半導体基板上に形成するのは、
多くの困難を伴う。
【０００９】補正量を大きくするその他の手段としては
ＰＮ接合キャパシタを複数個用意して切換えるなどの措
置も考えられるが、チップサイズの増大や補正システム
の複雑化につながるものである。
ＰＮ接合キャパシタを複数個用意して切換えるなどの措
置も考えられるが、チップサイズの増大や補正システム
の複雑化につながるものである。
【００１０】この他にＰＮ接合キャパシタの抱える問題
としては、Ｖｃ端子１３４にかける直流電圧が０Ｖの近
傍にある時に、発振回路の振動振幅が０．６Ｖを越えて
大きくなると、ＰＮ接合キャパシタはダイオードと同じ
構造を有するためダイオードの順方向電流が流れ、これ
が発振周波数の安定性を失わせるという弊害を挙げるこ
とができる。
としては、Ｖｃ端子１３４にかける直流電圧が０Ｖの近
傍にある時に、発振回路の振動振幅が０．６Ｖを越えて
大きくなると、ＰＮ接合キャパシタはダイオードと同じ
構造を有するためダイオードの順方向電流が流れ、これ
が発振周波数の安定性を失わせるという弊害を挙げるこ
とができる。
【００１１】一方、可変容量としてＭＯＳ型キャパシタ
が知られている。このＭＯＳ型キャパシタは、図１０に
示すような構成を有する。
が知られている。このＭＯＳ型キャパシタは、図１０に
示すような構成を有する。
【００１２】図１０はＭＯＳ型キャパシタを表す模式的
断面図である。Ｐ-型半導体基板１５１には、ＭＯＳキ
ャパシタを構成するポリシリコンゲート電極１５３が絶
縁膜１５４を介して設けられている。
断面図である。Ｐ-型半導体基板１５１には、ＭＯＳキ
ャパシタを構成するポリシリコンゲート電極１５３が絶
縁膜１５４を介して設けられている。
【００１３】かかるＭＯＳ型キャパシタでは、ゲート電
極１５３に＋（プラス）電圧が印加されると、Ｐ-型半
導体基板１５１内の表面近傍に空乏層１５５が形成さ
れ、さらにゲート電極１５３に印加される電圧が増加す
ると、基板表面に強反転層が形成されて、空乏層１５５
の厚みは印加電圧に依らずに飽和する。
極１５３に＋（プラス）電圧が印加されると、Ｐ-型半
導体基板１５１内の表面近傍に空乏層１５５が形成さ
れ、さらにゲート電極１５３に印加される電圧が増加す
ると、基板表面に強反転層が形成されて、空乏層１５５
の厚みは印加電圧に依らずに飽和する。
【００１４】ここで、ＭＯＳ型キャパシタの容量値Ｃ
は、絶縁膜１５４の容量Ｃ0と、空乏層１５５の容量と
の直列合成容量である。従って、合成容量はゲート電極
１５３に印加される電圧と共に初めのうちは減少する
が、強反転層が形成されると共に飽和してしまうという
問題がある。
は、絶縁膜１５４の容量Ｃ0と、空乏層１５５の容量と
の直列合成容量である。従って、合成容量はゲート電極
１５３に印加される電圧と共に初めのうちは減少する
が、強反転層が形成されると共に飽和してしまうという
問題がある。
【００１５】本発明は、このような事情に鑑み、このよ
うな問題を解決することのできるＭＯＳ型キャパシタ及
びそれを用いた半導体集積回路装置を提供することを課
題とする。
うな問題を解決することのできるＭＯＳ型キャパシタ及
びそれを用いた半導体集積回路装置を提供することを課
題とする。
【００１６】
【課題を解決するための手段】前記課題を解決する本発
明の第１の態様は、一方の電極となる第１導電型半導体
領域上に容量絶縁膜を介して他方の電極となる導電体層
を有し、前記第１導電型半導体基板の前記導電体層に対
向する領域に近接した表面近傍に第２導電型不純物領域
を有することを特徴とするＭＯＳ型キャパシタにある。
明の第１の態様は、一方の電極となる第１導電型半導体
領域上に容量絶縁膜を介して他方の電極となる導電体層
を有し、前記第１導電型半導体基板の前記導電体層に対
向する領域に近接した表面近傍に第２導電型不純物領域
を有することを特徴とするＭＯＳ型キャパシタにある。
【００１７】本発明の第２の態様は、第１の態様におい
て、前記導電体層に制御電圧を印加することにより、容
量要素としての容量値が変化することを特徴とするＭＯ
Ｓ型キャパシタにある。
て、前記導電体層に制御電圧を印加することにより、容
量要素としての容量値が変化することを特徴とするＭＯ
Ｓ型キャパシタにある。
【００１８】本発明の第３の態様は、第２の態様におい
て、前記第２導電型不純物領域に直流電圧を印加した状
態で用いられることを特徴とするＭＯＳ型キャパシタに
ある。
て、前記第２導電型不純物領域に直流電圧を印加した状
態で用いられることを特徴とするＭＯＳ型キャパシタに
ある。
【００１９】本発明の第４の態様は、第３の態様におい
て、前記直流電圧は前記第１半導体基板及び第２不純物
領域からなるダイオードの逆方向電圧となっていること
を特徴とするＭＯＳ型キャパシタにある。
て、前記直流電圧は前記第１半導体基板及び第２不純物
領域からなるダイオードの逆方向電圧となっていること
を特徴とするＭＯＳ型キャパシタにある。
【００２０】本発明の第５の態様は、第１〜４の何れか
の態様において、前記導電体層は、フラットバンド電圧
が０Ｖ近傍となるように設けられていることを特徴とす
るＭＯＳ型キャパシタにある。
の態様において、前記導電体層は、フラットバンド電圧
が０Ｖ近傍となるように設けられていることを特徴とす
るＭＯＳ型キャパシタにある。
【００２１】本発明の第６の態様は、第１〜５の何れか
の態様において、前記第１導電型半導体の少なくとも前
記ゲート電極に対向する領域の表面近傍に、第１導電型
の高濃度層を有することを特徴とするＭＯＳ型キャパシ
タにある。
の態様において、前記第１導電型半導体の少なくとも前
記ゲート電極に対向する領域の表面近傍に、第１導電型
の高濃度層を有することを特徴とするＭＯＳ型キャパシ
タにある。
【００２２】本発明の第７の態様は、第１〜５の何れか
の態様において、前記第１導電型半導体基板の前記導電
体層に対向する領域の周辺近傍に第１導電型の高濃度領
域を有することを特徴とするＭＯＳ型キャパシタにあ
る。
の態様において、前記第１導電型半導体基板の前記導電
体層に対向する領域の周辺近傍に第１導電型の高濃度領
域を有することを特徴とするＭＯＳ型キャパシタにあ
る。
【００２３】本発明の第８の態様は、同一の半導体基板
上に、発振用増幅器及び制御電圧により容量値を可変で
きる可変容量キャパシタを少なくともその構成要素とす
る電圧制御発振回路を搭載した半導体集積回路装置にお
いて、前記可変容量キャパシタは、一方の電極となる第
１導電型半導体領域上に容量絶縁膜を介して他方の電極
となる導電体層を有すると共に該導電体層に近接して前
記第１導電型半導体基板表面近傍に第２導電型不純物領
域を有する構造を有するＭＯＳ型キャパシタからなる容
量要素を有することを特徴とする半導体集積回路装置に
ある。
上に、発振用増幅器及び制御電圧により容量値を可変で
きる可変容量キャパシタを少なくともその構成要素とす
る電圧制御発振回路を搭載した半導体集積回路装置にお
いて、前記可変容量キャパシタは、一方の電極となる第
１導電型半導体領域上に容量絶縁膜を介して他方の電極
となる導電体層を有すると共に該導電体層に近接して前
記第１導電型半導体基板表面近傍に第２導電型不純物領
域を有する構造を有するＭＯＳ型キャパシタからなる容
量要素を有することを特徴とする半導体集積回路装置に
ある。
【００２４】本発明の第９の態様は、第８の態様におい
て、前記ＭＯＳ型キャパシタは、前記導電体層に制御電
圧を印加することにより、容量要素としての容量値が変
化することを特徴とする半導体集積回路装置にある。
て、前記ＭＯＳ型キャパシタは、前記導電体層に制御電
圧を印加することにより、容量要素としての容量値が変
化することを特徴とする半導体集積回路装置にある。
【００２５】本発明の第１０の態様は、第９の態様にお
いて、前記ＭＯＳ型キャパシタは、前記第２導電型不純
物領域に直流電圧を印加した状態で用いられることを特
徴とする半導体集積回路装置にある。
いて、前記ＭＯＳ型キャパシタは、前記第２導電型不純
物領域に直流電圧を印加した状態で用いられることを特
徴とする半導体集積回路装置にある。
【００２６】本発明の第１１の態様は、第１０の態様に
おいて、前記ＭＯＳ型キャパシタは、前記直流電圧は前
記第１半導体基板及び第２不純物領域からなるダイオー
ドの逆方向電圧となっていることを特徴とする半導体集
積回路装置にある。
おいて、前記ＭＯＳ型キャパシタは、前記直流電圧は前
記第１半導体基板及び第２不純物領域からなるダイオー
ドの逆方向電圧となっていることを特徴とする半導体集
積回路装置にある。
【００２７】本発明の第１２の態様は、第８〜１１の何
れかの態様において、前記ＭＯＳ型キャパシタは、前記
導電体層がフラットバンド電圧が０Ｖ近傍となるように
設けられたものであることを特徴とする半導体集積回路
装置にある。
れかの態様において、前記ＭＯＳ型キャパシタは、前記
導電体層がフラットバンド電圧が０Ｖ近傍となるように
設けられたものであることを特徴とする半導体集積回路
装置にある。
【００２８】本発明の第１３の態様は、第８〜１１の何
れかの態様において、前記ＭＯＳ型キャパシタは、前記
第１導電型半導体の少なくとも前記ゲート電極に対向す
る領域の表面近傍に、第１導電型の高濃度層を有するこ
とを特徴とする半導体集積回路装置にある。
れかの態様において、前記ＭＯＳ型キャパシタは、前記
第１導電型半導体の少なくとも前記ゲート電極に対向す
る領域の表面近傍に、第１導電型の高濃度層を有するこ
とを特徴とする半導体集積回路装置にある。
【００２９】本発明の第１４の態様は、第８〜１３の何
れかの態様において、前記ＭＯＳ型キャパシタは、前記
第１導電型半導体基板の前記導電体層に対向する領域の
周辺近傍に第１導電型の高濃度領域を有することを特徴
とする半導体集積回路装置にある。
れかの態様において、前記ＭＯＳ型キャパシタは、前記
第１導電型半導体基板の前記導電体層に対向する領域の
周辺近傍に第１導電型の高濃度領域を有することを特徴
とする半導体集積回路装置にある。
【００３０】本発明の第１５の態様は、第８〜１４の何
れかの態様において、前記ＭＯＳ型キャパシタは、ＭＯ
Ｓ集積回路あるいはＣＭＯＳ集積回路を作る工程で作ら
れていることを特徴とする半導体集積回路装置にある。
れかの態様において、前記ＭＯＳ型キャパシタは、ＭＯ
Ｓ集積回路あるいはＣＭＯＳ集積回路を作る工程で作ら
れていることを特徴とする半導体集積回路装置にある。
【００３１】本発明の新規なＭＯＳ型キャパシタは、電
圧制御の可変容量素子として、ＰＮ接合型キャパシタの
代わりに用いることができる。かかる新規のＭＯＳ型キ
ャパシタは、上述したとおりであるが、半導体基板上に
形成された絶縁膜（ＭＯＳトランジスタのゲート絶縁膜
と同様の工程で作成されたものでも良い）を介してポリ
シリコンあるいは高融点金属シリサイドなどで形成され
た導電性電極（ゲート電極）を有する構造で、且つ該ゲ
ート電極に平面的形状で隣接して、すなわち、ゲート電
極に対向する領域に隣接して、該半導体基板がＰ型半導
体基板の場合にはそれと反対の導電型のＮ型不純物領域
を有する構造をとり、該Ｎ型不純物領域に電圧を印加で
きる構成を有する。このような新規ＭＯＳ型キャパシタ
は、ＶＣＯの電圧制御の可変容量素子に用いるのが好適
である。
圧制御の可変容量素子として、ＰＮ接合型キャパシタの
代わりに用いることができる。かかる新規のＭＯＳ型キ
ャパシタは、上述したとおりであるが、半導体基板上に
形成された絶縁膜（ＭＯＳトランジスタのゲート絶縁膜
と同様の工程で作成されたものでも良い）を介してポリ
シリコンあるいは高融点金属シリサイドなどで形成され
た導電性電極（ゲート電極）を有する構造で、且つ該ゲ
ート電極に平面的形状で隣接して、すなわち、ゲート電
極に対向する領域に隣接して、該半導体基板がＰ型半導
体基板の場合にはそれと反対の導電型のＮ型不純物領域
を有する構造をとり、該Ｎ型不純物領域に電圧を印加で
きる構成を有する。このような新規ＭＯＳ型キャパシタ
は、ＶＣＯの電圧制御の可変容量素子に用いるのが好適
である。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施形態を
図面を参照して説明する。
図面を参照して説明する。
【００３３】図１は、本発明の一実施形態に係る半導体
集積回路装置の回路図であり、セラミック振動子あるい
は水晶振動子を外部に接続して用いるＶＣＯ回路を表
す。かかる回路は、従来技術として説明した図９の回路
図における可変容量素子であるＰＮ接合キャパシタＤｉ
１３２を新規構造のＭＯＳ型キャパシタ５０で置き換え
た回路構成となっている。よって、図９と同一作用を有
する部分には同一符号を付して重複する説明は省略す
る。
集積回路装置の回路図であり、セラミック振動子あるい
は水晶振動子を外部に接続して用いるＶＣＯ回路を表
す。かかる回路は、従来技術として説明した図９の回路
図における可変容量素子であるＰＮ接合キャパシタＤｉ
１３２を新規構造のＭＯＳ型キャパシタ５０で置き換え
た回路構成となっている。よって、図９と同一作用を有
する部分には同一符号を付して重複する説明は省略す
る。
【００３４】かかるＶＣＯ回路では、図９に示した従来
ＶＣＯ回路の場合と同様に、周波数制御電圧は、Ｖｃ端
子１３４より抵抗Ｒ1１３３を介して、ＭＯＳ型キャパ
シタ５０に入力され、該ＭＯＳ型キャパシタ５０は、共
振回路を構成する容量Ｃｄ１２８、調整用外付け容量抵
抗Ｃｏ１１５、容量Ｃｇ１３１、及び直流遮断容量Ｃｐ
１３０などと一体となって合成容量を形成し、発信周波
数ｆ0を決定している。本実施形態においては、かかる
構成をとることにより、以下の機能・効果が得られる。
ＶＣＯ回路の場合と同様に、周波数制御電圧は、Ｖｃ端
子１３４より抵抗Ｒ1１３３を介して、ＭＯＳ型キャパ
シタ５０に入力され、該ＭＯＳ型キャパシタ５０は、共
振回路を構成する容量Ｃｄ１２８、調整用外付け容量抵
抗Ｃｏ１１５、容量Ｃｇ１３１、及び直流遮断容量Ｃｐ
１３０などと一体となって合成容量を形成し、発信周波
数ｆ0を決定している。本実施形態においては、かかる
構成をとることにより、以下の機能・効果が得られる。
【００３５】ここで、本実施形態に係る新規ＭＯＳ型キ
ャパシタ５０の構造について説明する。図２は新規ＭＯ
Ｓ型キャパシタ５０の構造を表す模式的断面図である。
ャパシタ５０の構造について説明する。図２は新規ＭＯ
Ｓ型キャパシタ５０の構造を表す模式的断面図である。
【００３６】Ｐ-型半導体基板５１には、ＭＯＳキャパ
シタを構成するポリシリコンゲート電極５３が絶縁膜５
４を介して設けられている。また、Ｐ-型半導体基板５
１のゲート電極５３に対向する領域に近接してＮ+型不
純物領域５２が形成されている。また、絶縁膜５４のＮ
+型不純物領域５２に対向する領域にはコンタクトホー
ル５４ａが形成され、Ｎ+型不純物領域５２に電圧を印
加できるようになっている。なお、図２には、これらの
他に、新規ＭＯＳ型キャパシタの動作を説明するため、
ゲート電極５３の電圧により現れる空乏層領域５５及び
半導体基板５１が強反転状態になったときに現れる表面
電荷５６も図示してある。
シタを構成するポリシリコンゲート電極５３が絶縁膜５
４を介して設けられている。また、Ｐ-型半導体基板５
１のゲート電極５３に対向する領域に近接してＮ+型不
純物領域５２が形成されている。また、絶縁膜５４のＮ
+型不純物領域５２に対向する領域にはコンタクトホー
ル５４ａが形成され、Ｎ+型不純物領域５２に電圧を印
加できるようになっている。なお、図２には、これらの
他に、新規ＭＯＳ型キャパシタの動作を説明するため、
ゲート電極５３の電圧により現れる空乏層領域５５及び
半導体基板５１が強反転状態になったときに現れる表面
電荷５６も図示してある。
【００３７】ここで、ＭＯＳ型キャパシタの容量値Ｃ
は、絶縁膜５４の容量Ｃ0と、空乏層５５の容量との直
列合成容量である。従って、合成容量はゲート電極５３
に印加される電圧と共に減少する。
は、絶縁膜５４の容量Ｃ0と、空乏層５５の容量との直
列合成容量である。従って、合成容量はゲート電極５３
に印加される電圧と共に減少する。
【００３８】このとき、Ｎ+型不純物領域５２を有さな
い従来のＭＯＳ型キャパシタ（図１０参照）では、強反
転層が形成されると共に容量の低下が飽和してしまうと
いう問題がある。
い従来のＭＯＳ型キャパシタ（図１０参照）では、強反
転層が形成されると共に容量の低下が飽和してしまうと
いう問題がある。
【００３９】なお、ここでいう強反転状態とは、基板内
部からの少数キャリア（Ｐ型基板の場合にはｅ：エレク
トロン）のビルトアップにより、基板の表面電位がゲー
ト電極５３に印加される電圧に依らず熱平衡状態の電位
（約０．６Ｖ）に固定された状態と考えることができ
る。
部からの少数キャリア（Ｐ型基板の場合にはｅ：エレク
トロン）のビルトアップにより、基板の表面電位がゲー
ト電極５３に印加される電圧に依らず熱平衡状態の電位
（約０．６Ｖ）に固定された状態と考えることができ
る。
【００４０】一方、本実施形態のＭＯＳ型キャパシタで
は、Ｎ+型不純物領域５２が上述したようにゲート電極
５３に対向する領域に近接して設けてあり、このＮ+型
不純物領域５２に、Ｐ-基板５１とＮ+型不純物領域５２
とからなるダイオードの逆方向電圧をバイアスすると、
基板表面に集まってくる少数キャリアは、逆方向ににバ
イアスされたＮ+型不純物領域５２に吸収されてしま
い、強反転状態になりにくくなる。即ち、逆方向にバイ
アスされたＮ+型不純物領域５２のおかげで、ゲート電
極５３に印加する電圧の増加に対し空乏層の厚みは飽和
することなく成長する。例えば、この逆方向電圧とし
て、Ｎ+型不純物領域５２にＶdd（＝５Ｖ）がバイアス
されている場合には、Ｐ-基板５１に対して空乏層表面
の電位が５.６Ｖになるまで、空乏層の厚みは成長を続
ける。したがって、本発明にかかるＭＯＳ型キャパシタ
では、容量値Ｃの可変幅を大きく取ることが可能とな
る。
は、Ｎ+型不純物領域５２が上述したようにゲート電極
５３に対向する領域に近接して設けてあり、このＮ+型
不純物領域５２に、Ｐ-基板５１とＮ+型不純物領域５２
とからなるダイオードの逆方向電圧をバイアスすると、
基板表面に集まってくる少数キャリアは、逆方向ににバ
イアスされたＮ+型不純物領域５２に吸収されてしま
い、強反転状態になりにくくなる。即ち、逆方向にバイ
アスされたＮ+型不純物領域５２のおかげで、ゲート電
極５３に印加する電圧の増加に対し空乏層の厚みは飽和
することなく成長する。例えば、この逆方向電圧とし
て、Ｎ+型不純物領域５２にＶdd（＝５Ｖ）がバイアス
されている場合には、Ｐ-基板５１に対して空乏層表面
の電位が５.６Ｖになるまで、空乏層の厚みは成長を続
ける。したがって、本発明にかかるＭＯＳ型キャパシタ
では、容量値Ｃの可変幅を大きく取ることが可能とな
る。
【００４１】この様子を図３に示す。横軸はゲート電極
に印加された制御電圧、縦軸はゲート電極からみたＭＯ
Ｓキャパシタの微分容量Ｃ（微小振幅の交流信号に対す
る容量）と絶縁膜のみできまる容量Ｃｏの比（相対的容
量）を示す。
に印加された制御電圧、縦軸はゲート電極からみたＭＯ
Ｓキャパシタの微分容量Ｃ（微小振幅の交流信号に対す
る容量）と絶縁膜のみできまる容量Ｃｏの比（相対的容
量）を示す。
【００４２】曲線６１は、本発明の新規ＭＯＳ型キャパ
シタの容量変化を示し、曲線６２は、図１０に示した従
来技術にかかるＭＯＳ型キャパシタの容量変化を示す。
このグラフより、本発明のＭＯＳ型キャパシタでは、ゲ
ート電圧に印加される電圧と共に相対容量が低下するこ
とが明らかである。
シタの容量変化を示し、曲線６２は、図１０に示した従
来技術にかかるＭＯＳ型キャパシタの容量変化を示す。
このグラフより、本発明のＭＯＳ型キャパシタでは、ゲ
ート電圧に印加される電圧と共に相対容量が低下するこ
とが明らかである。
【００４３】図４は本発明のＭＯＳ型キャパシタとＰＮ
接合型キャパシタとのＣ−Ｖ特性を比較する模式的グラ
フである。横軸は印加電圧（Ｖ）、縦軸は単位面積あた
りの容量を示している。
接合型キャパシタとのＣ−Ｖ特性を比較する模式的グラ
フである。横軸は印加電圧（Ｖ）、縦軸は単位面積あた
りの容量を示している。
【００４４】本発明のＭＯＳ型キャパシタのＣ−Ｖ特性
は曲線７１となり、ＰＮ型キャパシタのＣ−Ｖ特性７２
となる。このグラフより、同じ印加電圧範囲において、
本発明のＭＯＳ型キャパシタのＣ−Ｖ特性は、ＰＮ型キ
ャパシタのＣ−Ｖ特性と比べて、大きな容量変化率を示
していることが明らかである。
は曲線７１となり、ＰＮ型キャパシタのＣ−Ｖ特性７２
となる。このグラフより、同じ印加電圧範囲において、
本発明のＭＯＳ型キャパシタのＣ−Ｖ特性は、ＰＮ型キ
ャパシタのＣ−Ｖ特性と比べて、大きな容量変化率を示
していることが明らかである。
【００４５】図５（ａ）はＶＣＯ回路部におけるＣｇと
Ｃｄなどからなる合成容量ＣLに対するＶＣＯの発振周
波数変化を表す模式的グラフである。横軸は該合成容量
ＣL、縦軸はＶＣＯの発振周波数ｆ0（ＭＨｚ）を表して
いる。図５（ｂ）は、図８の従来のＶＣＯと図１の本発
明にかかるＶＣＯとでの、可変容量素子に印加される電
圧と発振周波数変化の関係（以下、周波数可変特性と称
す。）を表すグラフである。横軸が印加電圧、縦軸が発
振周波数である。
Ｃｄなどからなる合成容量ＣLに対するＶＣＯの発振周
波数変化を表す模式的グラフである。横軸は該合成容量
ＣL、縦軸はＶＣＯの発振周波数ｆ0（ＭＨｚ）を表して
いる。図５（ｂ）は、図８の従来のＶＣＯと図１の本発
明にかかるＶＣＯとでの、可変容量素子に印加される電
圧と発振周波数変化の関係（以下、周波数可変特性と称
す。）を表すグラフである。横軸が印加電圧、縦軸が発
振周波数である。
【００４６】図示するようにＰＮ接合型キャパシタによ
る周波数可変特性８２では、周波数調整範囲が印加電圧
０から４Ｖの範囲で約±８０ｐｐｍであるのに対し、本
発明のＭＯＳ型キャパシタによる容量要素による周波数
可変特性８１の場合、２倍以上の周波数可変幅をとるこ
とも可能となる。
る周波数可変特性８２では、周波数調整範囲が印加電圧
０から４Ｖの範囲で約±８０ｐｐｍであるのに対し、本
発明のＭＯＳ型キャパシタによる容量要素による周波数
可変特性８１の場合、２倍以上の周波数可変幅をとるこ
とも可能となる。
【００４７】ここで、一般に使用されるＶＣＯ回路にお
いては、制御電圧は単極性であり、図１の場合について
言えば、０Ｖ〜＋３Ｖあるいは＋４Ｖまでの電圧を使
い、負の電圧は使用しない。従って、この正の電圧範囲
で容量の可変幅を大きく取るには、制御電圧０Ｖの時の
容量Ｃｉ６５を大きくすればよいことになる。この容量
Ｃｉ６５を大きくするには、３つの手段がある。
いては、制御電圧は単極性であり、図１の場合について
言えば、０Ｖ〜＋３Ｖあるいは＋４Ｖまでの電圧を使
い、負の電圧は使用しない。従って、この正の電圧範囲
で容量の可変幅を大きく取るには、制御電圧０Ｖの時の
容量Ｃｉ６５を大きくすればよいことになる。この容量
Ｃｉ６５を大きくするには、３つの手段がある。
【００４８】第１の手段は、図３に示したフラットバン
ド電圧ＶFB６６を０Ｖに近づけることであり、そのため
には、例えば、ゲート電極５３を、Ｐ-基板と仕事関数
の同じ材料、あるいは同じ導電型のシリコン電極などで
形成すればよい。このように構成することにより、フラ
ットバンド電圧ＶFB６６を０Ｖに近づけることができ、
容量Ｃｉ６５を大きくすることができる。
ド電圧ＶFB６６を０Ｖに近づけることであり、そのため
には、例えば、ゲート電極５３を、Ｐ-基板と仕事関数
の同じ材料、あるいは同じ導電型のシリコン電極などで
形成すればよい。このように構成することにより、フラ
ットバンド電圧ＶFB６６を０Ｖに近づけることができ、
容量Ｃｉ６５を大きくすることができる。
【００４９】第２の手段は、Ｐ-基板５１の表面近傍を
イオン注入などの手段により、濃いＰ型層を作り、ゲー
ト電極５３が０Ｖ以下での空乏層の厚みを薄く抑えるこ
とである。すなわち、図６に示すように、ゲート電極５
３に対向する領域にＰ+型層５７を設けることにより、
ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑え
ることができ、容量Ｃｉ６５を大きくすることができ
る。
イオン注入などの手段により、濃いＰ型層を作り、ゲー
ト電極５３が０Ｖ以下での空乏層の厚みを薄く抑えるこ
とである。すなわち、図６に示すように、ゲート電極５
３に対向する領域にＰ+型層５７を設けることにより、
ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑え
ることができ、容量Ｃｉ６５を大きくすることができ
る。
【００５０】第３の手段は、第２の手段と組み合わせて
使うのが効果的であるが、Ｐ-基板５１の不純物濃度を
できるだけ薄くする。これにより、ゲート電極５３に正
の電圧がかかったときの空乏層を厚くなるようにするこ
とができ、制御電圧が大きいときの容量値が減少するた
め、容量の変化幅を大きくすることができる。
使うのが効果的であるが、Ｐ-基板５１の不純物濃度を
できるだけ薄くする。これにより、ゲート電極５３に正
の電圧がかかったときの空乏層を厚くなるようにするこ
とができ、制御電圧が大きいときの容量値が減少するた
め、容量の変化幅を大きくすることができる。
【００５１】次に、さらに容量特性を向上させた構造の
一例を図７を参照して説明する。
一例を図７を参照して説明する。
【００５２】ＭＯＳ型キャパシタの容量変化幅を大きく
したい場合、Ｐ-型基板５１の不純物濃度は薄い方が望
ましいことは述べたが、一方、Ｐ-型基板５１の不純物
濃度が薄い場合、Ｐ-型基板５１と基板表面のゲート電
極５３との間に、寄生抵抗が挿入され、この抵抗が大き
いと発振器の動作に重大な悪影響を及ぼすことになる。
この例は、この寄生抵抗を減少させるために、Ｐ-型基
板５１のゲート電極５３に対向する領域の周辺近傍にＰ
型の高濃度領域であるＰ+領域５８を設けたものであ
る。
したい場合、Ｐ-型基板５１の不純物濃度は薄い方が望
ましいことは述べたが、一方、Ｐ-型基板５１の不純物
濃度が薄い場合、Ｐ-型基板５１と基板表面のゲート電
極５３との間に、寄生抵抗が挿入され、この抵抗が大き
いと発振器の動作に重大な悪影響を及ぼすことになる。
この例は、この寄生抵抗を減少させるために、Ｐ-型基
板５１のゲート電極５３に対向する領域の周辺近傍にＰ
型の高濃度領域であるＰ+領域５８を設けたものであ
る。
【００５３】かかるＰ+領域５８は上述した寄生抵抗を
減少させる目的で形成されるので、図７（ａ）に例示し
たように、該Ｐ+領域５８はできるだけゲート電極５３
に対向する領域の近くで、かつゲート電極５３に対向す
る領域との境界を長く取れるよう配置すれば、寄生容量
を無視できる程度まで下げることができる。従って、こ
の例では、ゲート電極５３の長手辺側の両側にＰ+領域
５８を設け、Ｎ+型不純物領域５２を短手辺側に近接し
て設けている。なお、この構造は、前記第３の手段を講
じたときに特に大きな効果を発揮する。
減少させる目的で形成されるので、図７（ａ）に例示し
たように、該Ｐ+領域５８はできるだけゲート電極５３
に対向する領域の近くで、かつゲート電極５３に対向す
る領域との境界を長く取れるよう配置すれば、寄生容量
を無視できる程度まで下げることができる。従って、こ
の例では、ゲート電極５３の長手辺側の両側にＰ+領域
５８を設け、Ｎ+型不純物領域５２を短手辺側に近接し
て設けている。なお、この構造は、前記第３の手段を講
じたときに特に大きな効果を発揮する。
【００５４】図７（ａ）、（ｂ）では、Ｐ+領域５８は
ゲート電極５３から少し離して形成しているが、図７
（ｃ）に示すように自己整合的に形成してもよい。
ゲート電極５３から少し離して形成しているが、図７
（ｃ）に示すように自己整合的に形成してもよい。
【００５５】以上説明した本発明にかかるＭＯＳ型キャ
パシタは、大きな容量可変幅を有するということに加え
て、容量素子として以下のような優位性を持っている。
ＰＮ接合型キャパシタは、ＰＮ接合にかかる電圧がマイ
ナス側（ダイオードの順方向電圧側）に振れた場合、順
方向電流が流れるため、抵抗成分をもつ低品質の容量と
なってしまういう問題がある。一方、本構成例のＭＯＳ
型キャパシタではゲート電極と半導体基板が絶縁膜によ
り隔てられているため、そういった問題もないことが判
る。
パシタは、大きな容量可変幅を有するということに加え
て、容量素子として以下のような優位性を持っている。
ＰＮ接合型キャパシタは、ＰＮ接合にかかる電圧がマイ
ナス側（ダイオードの順方向電圧側）に振れた場合、順
方向電流が流れるため、抵抗成分をもつ低品質の容量と
なってしまういう問題がある。一方、本構成例のＭＯＳ
型キャパシタではゲート電極と半導体基板が絶縁膜によ
り隔てられているため、そういった問題もないことが判
る。
【００５６】最後に、本発明にかかるＭＯＳ型キャパシ
タを作る方法について述べる。図２に示されているよう
にＭＯＳ型キャパシタはＮＭＯＳトランジスタの構造に
極めて類似している（ＮＭＯＳトランジスタのドレイン
あるいはソースの一方がない構造である）ことからわか
るように、容量絶縁膜５４はＭＯＳトランジスタのゲー
ト酸化膜を作る工程で形成でき、Ｎ+の不純物領域５２
はＮＭＯＳトランジスタのソース・ドレインを作る工程
で形成できる。ここで、ＭＯＳ型キャパシタにおけるＮ
+型不純物領域５２は、該ゲート電極５３に対して近接
しながらも最小限のオーバーラップ（オーバーラップ部
分は不用な容量となる）に抑える構成とするのが望まし
いが、同一半導体基板内に形成されるＮＭＯＳトランジ
スタを作る方法と同様に、ゲート電極５３に対して自己
整合的にイオン注入方式で導入することでほぼ理想的な
構造を作ることができる。
タを作る方法について述べる。図２に示されているよう
にＭＯＳ型キャパシタはＮＭＯＳトランジスタの構造に
極めて類似している（ＮＭＯＳトランジスタのドレイン
あるいはソースの一方がない構造である）ことからわか
るように、容量絶縁膜５４はＭＯＳトランジスタのゲー
ト酸化膜を作る工程で形成でき、Ｎ+の不純物領域５２
はＮＭＯＳトランジスタのソース・ドレインを作る工程
で形成できる。ここで、ＭＯＳ型キャパシタにおけるＮ
+型不純物領域５２は、該ゲート電極５３に対して近接
しながらも最小限のオーバーラップ（オーバーラップ部
分は不用な容量となる）に抑える構成とするのが望まし
いが、同一半導体基板内に形成されるＮＭＯＳトランジ
スタを作る方法と同様に、ゲート電極５３に対して自己
整合的にイオン注入方式で導入することでほぼ理想的な
構造を作ることができる。
【００５７】また、図７（ａ）及び（ｂ）に示したＰ+
領域５８はＣＭＯＳ集積回路装置においては、ＰＭＯＳ
トランジスタのソース・ドレインを作る工程で同時に形
成することが可能である。
領域５８はＣＭＯＳ集積回路装置においては、ＰＭＯＳ
トランジスタのソース・ドレインを作る工程で同時に形
成することが可能である。
【００５８】さらに、ＭＯＳ型キャパシタの可変幅を大
きくする手段として上述した、ＭＯＳ型キャパシタのフ
ラットバンド電圧ＶFBを０Ｖ近傍にすることも、同極ゲ
ートＣＭＯＳ集積回路を作るプロセスであれば、容易に
達成できる。同極ゲートＣＭＯＳプロセスでは、ＮＭＯ
Ｓトランジスタのゲート電極としてＰ+ポリシリコンを
使うため、図２及び図７のゲート電極にそのＰ+ポリシ
リコンを使えば良い。このようにフラットバンド電圧Ｖ
FBを０Ｖ近傍としてＭＯＳ型キャパシタを作るに際して
も特別の工程を必要としないようにすることも可能であ
る。
きくする手段として上述した、ＭＯＳ型キャパシタのフ
ラットバンド電圧ＶFBを０Ｖ近傍にすることも、同極ゲ
ートＣＭＯＳ集積回路を作るプロセスであれば、容易に
達成できる。同極ゲートＣＭＯＳプロセスでは、ＮＭＯ
Ｓトランジスタのゲート電極としてＰ+ポリシリコンを
使うため、図２及び図７のゲート電極にそのＰ+ポリシ
リコンを使えば良い。このようにフラットバンド電圧Ｖ
FBを０Ｖ近傍としてＭＯＳ型キャパシタを作るに際して
も特別の工程を必要としないようにすることも可能であ
る。
【００５９】しかし、同極ゲートＣＭＯＳプロセスは一
般的ではないため、ＭＯＳ型キャパシタの可変幅を大き
くするために、図６に示すように、Ｐ-型基板表面近傍
にＰ型の高濃度層（Ｐ+型層５７）を形成する場合につ
いて述べる。この高濃度層を作る一番簡便な方法は、通
常のＮＭＯＳトランジスタを作る時に、その閾値調整の
ためＮＭＯＳトランジスタのチャンネル領域にＰ型不純
物をイオン注入により導入しているので、その時同時に
ＭＯＳ型キャパシタの基板表面にもＰ型不純物のイオン
注入をおこなえばよい。この方法で実用上問題のないレ
ベルまでＭＯＳ型キャパシタの可変幅を大きくすること
ができる。
般的ではないため、ＭＯＳ型キャパシタの可変幅を大き
くするために、図６に示すように、Ｐ-型基板表面近傍
にＰ型の高濃度層（Ｐ+型層５７）を形成する場合につ
いて述べる。この高濃度層を作る一番簡便な方法は、通
常のＮＭＯＳトランジスタを作る時に、その閾値調整の
ためＮＭＯＳトランジスタのチャンネル領域にＰ型不純
物をイオン注入により導入しているので、その時同時に
ＭＯＳ型キャパシタの基板表面にもＰ型不純物のイオン
注入をおこなえばよい。この方法で実用上問題のないレ
ベルまでＭＯＳ型キャパシタの可変幅を大きくすること
ができる。
【００６０】以上述べたように、本発明にかかるＭＯＳ
型キャパシタは、十分に大きな容量可変幅のある構造を
作る上でも、通常のＭＯＳ及びＣＭＯＳ集積回路の製造
工程に特別の工程を何ら付加することなく形成可能でき
る。
型キャパシタは、十分に大きな容量可変幅のある構造を
作る上でも、通常のＭＯＳ及びＣＭＯＳ集積回路の製造
工程に特別の工程を何ら付加することなく形成可能でき
る。
【００６１】以上、実施例を用いた説明においては、本
発明のＭＯＳ型キャパシタをＰ-基板上に形成した場合
について説明したが、かかるＭＯＳ型キャパシタはＰウ
ェル上に作製することも可能であり、また、Ｎ基板やＮ
ウェル上に上記の実施例と逆の不純物領域を形成するこ
とで、電気的に逆の極性を有するＭＯＳ型キャパシタを
作ることができることは言うまでもない。
発明のＭＯＳ型キャパシタをＰ-基板上に形成した場合
について説明したが、かかるＭＯＳ型キャパシタはＰウ
ェル上に作製することも可能であり、また、Ｎ基板やＮ
ウェル上に上記の実施例と逆の不純物領域を形成するこ
とで、電気的に逆の極性を有するＭＯＳ型キャパシタを
作ることができることは言うまでもない。
【００６２】
【発明の効果】以上、本発明の実施形態と共に詳細を述
べてきたように、本発明によれば、周波数可変幅を大き
く取れるＭＯＳ型キャパシタが実現でき、ＶＣＯ回路を
構成する半導体集積回路装置に好適に用いることができ
る。また、かかる構成は、他の回路との集積化が容易
で、小型化、低コストを可能とするものである。
べてきたように、本発明によれば、周波数可変幅を大き
く取れるＭＯＳ型キャパシタが実現でき、ＶＣＯ回路を
構成する半導体集積回路装置に好適に用いることができ
る。また、かかる構成は、他の回路との集積化が容易
で、小型化、低コストを可能とするものである。
【図１】本発明の一実施形態に係るＶＣＯ回路部を表す
回路図及び模式図である。
回路図及び模式図である。
【図２】本発明の一実施形態のＶＣＸＯ回路部における
新規のＭＯＳ型キャパシタを表す模式的断面図である。
新規のＭＯＳ型キャパシタを表す模式的断面図である。
【図３】本発明にかかる新規ＭＯＳ型キャパシタのＣ−
Ｖ特性を説明する模式的グラフである。
Ｖ特性を説明する模式的グラフである。
【図４】従来のＶＣＯ回路及び本発明にかかるＶＣＯ回
路の発振周波数と制御電圧の関係を比較した模式的グラ
フである。
路の発振周波数と制御電圧の関係を比較した模式的グラ
フである。
【図５】本発明にかかるＶＣＯ回路部におけるＣｇとＣ
ｄなどからなる合成容量ＣLに対する発振周波数の変化
を表す模式的グラフ、及びＰＮ接合キャパシタを用いた
ＶＣＯと新規ＭＯＳ型キャパシタを用いたＶＣＯの各容
量要素に印加される電圧とそれぞれの発振周波数の変化
を比較したグラフである。
ｄなどからなる合成容量ＣLに対する発振周波数の変化
を表す模式的グラフ、及びＰＮ接合キャパシタを用いた
ＶＣＯと新規ＭＯＳ型キャパシタを用いたＶＣＯの各容
量要素に印加される電圧とそれぞれの発振周波数の変化
を比較したグラフである。
【図６】他の実施形態に係るＭＯＳ型キャパシタの構造
を表す模式的断面図である。
を表す模式的断面図である。
【図７】他の実施形態に係るＭＯＳ型キャパシタの構造
を表す模式的平面図と断面図である。
を表す模式的平面図と断面図である。
【図８】標準的なＡＴカット水晶の発振周波数の温度変
化を表すグラフである。
化を表すグラフである。
【図９】従来技術のＶＣＯの代表的回路図である。
【図１０】従来技術に係るＭＯＳ型キャパシタの模式的
断面図である。
断面図である。
５０ 新規構造のＭＯＳ型キャパシタ ５１ Ｐ-基板 ５２ Ｎ+型不純物領域 ５３ ゲート電極 １１０ 水晶振動子 １２１及び１２２ 水晶振動子接続用の端子 １２３ ＣＭＯＳインバータ １３４ 発振周波数の制御電圧印加端子
Claims (15)
- 【請求項１】 一方の電極となる第１導電型半導体領域
上に容量絶縁膜を介して他方の電極となる導電体層を有
し、前記第１導電型半導体基板の前記導電体層に対向す
る領域に近接した表面近傍に第２導電型不純物領域を有
することを特徴とするＭＯＳ型キャパシタ。 - 【請求項２】 請求項１において、前記導電体層に制御
電圧を印加することにより、容量要素としての容量値が
変化することを特徴とするＭＯＳ型キャパシタ。 - 【請求項３】 請求項２において、前記第２導電型不純
物領域に直流電圧を印加した状態で用いられることを特
徴とするＭＯＳ型キャパシタ。 - 【請求項４】 請求項３において、前記直流電圧は前記
第１導電型半導体基板及び第２導電型不純物領域からな
るダイオードの逆方向電圧となっていることを特徴とす
るＭＯＳ型キャパシタ。 - 【請求項５】 請求項１〜４の何れかにおいて、前記導
電体層は、フラットバンド電圧が０Ｖ近傍となるように
設けられていることを特徴とするＭＯＳ型キャパシタ。 - 【請求項６】 請求項１〜５の何れかにおいて、前記第
１導電型半導体の少なくとも前記ゲート電極に対向する
領域の表面近傍に、第１導電型の高濃度層を有すること
を特徴とするＭＯＳ型キャパシタ。 - 【請求項７】 請求項１〜６の何れかにおいて、前記第
１導電型半導体基板の前記導電体層に対向する領域の周
辺近傍に第１導電型の高濃度領域を有することを特徴と
するＭＯＳ型キャパシタ。 - 【請求項８】 同一の半導体基板上に、発振用増幅器及
び制御電圧により容量値を可変できる可変容量キャパシ
タを少なくともその構成要素とする電圧制御発振回路を
搭載した半導体集積回路装置において、前記可変容量キ
ャパシタは、一方の電極となる第１導電型半導体領域上
に容量絶縁膜を介して他方の電極となる導電体層を有す
ると共に該導電体層に近接して前記第１導電型半導体基
板表面近傍に第２導電型不純物領域を有する構造を有す
るＭＯＳ型キャパシタからなる容量要素を有することを
特徴とする半導体集積回路装置。 - 【請求項９】 請求項８において、前記ＭＯＳ型キャパ
シタは、前記導電体層に制御電圧を印加することによ
り、容量要素としての容量値が変化することを特徴とす
る半導体集積回路装置。 - 【請求項１０】 請求項９において、前記ＭＯＳ型キャ
パシタは、前記第２導電型不純物領域に直流電圧を印加
した状態で用いられることを特徴とする半導体集積回路
装置。 - 【請求項１１】 請求項１０において、前記ＭＯＳ型キ
ャパシタは、前記直流電圧は前記第１導電型半導体基板
及び第２導電型不純物領域からなるダイオードの逆方向
電圧となっていることを特徴とする半導体集積回路装
置。 - 【請求項１２】 請求項８〜１１の何れかにおいて、前
記ＭＯＳ型キャパシタは、前記導電体層がフラットバン
ド電圧が０Ｖ近傍となるように設けられたものであるこ
とを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項８〜１２の何れかにおいて、前
記ＭＯＳ型キャパシタは、前記第１導電型半導体の少な
くとも前記ゲート電極に対向する領域の表面近傍に、第
１導電型の高濃度層を有することを特徴とする半導体集
積回路装置。 - 【請求項１４】 請求項８〜１３の何れかにおいて、前
記ＭＯＳ型キャパシタは、前記第１導電型半導体基板の
前記導電体層に対向する領域の周辺近傍に第１導電型の
高濃度領域を有することを特徴とする半導体集積回路装
置。 - 【請求項１５】 請求項８〜１４の何れかにおいて、前
記ＭＯＳ型キャパシタは、ＭＯＳ集積回路あるいはＣＭ
ＯＳ集積回路を作る工程で作られていることを特徴とす
る半導体集積回路装置。
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|---|---|---|---|
| JP10-374448 | 1998-12-28 | ||
| JP37444898 | 1998-12-28 | ||
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| JP2000252480A true JP2000252480A (ja) | 2000-09-14 |
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ID=26578031
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