WO2005013475A1 - 圧電発振器 - Google Patents

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WO2005013475A1
WO2005013475A1 PCT/JP2004/011096 JP2004011096W WO2005013475A1 WO 2005013475 A1 WO2005013475 A1 WO 2005013475A1 JP 2004011096 W JP2004011096 W JP 2004011096W WO 2005013475 A1 WO2005013475 A1 WO 2005013475A1
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conductivity type
mos
capacitance element
circuit
capacitance
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Application number
PCT/JP2004/011096
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Tsuyoshi Ohshima
Shigehisa Kurogo
Masayuki Ishikawa
Susumu Kurosawa
Yuki Fujimoto
Yasutaka Nakashiba
Original Assignee
Toyo Communication Equipment Co., Ltd.
Nec Electronics Corporation
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Definitions

  • the present invention relates to a piezoelectric oscillator, and more particularly to a piezoelectric oscillator using a variable capacitance circuit using a MOS capacitance element for frequency voltage control, frequency temperature compensation, and the like.
  • M is currently attracting attention as a variable capacitance element replacing the varicap diode.
  • This MOS capacitor is used, for example, for temperature compensation used in mobile phones and the like.
  • TCXO compensated crystal oscillator
  • FIG. 12 shows a structure of a conventional MOS capacitance element provided in an IC.
  • This is a structural diagram of a MOS capacitor called an accumulation type.
  • a P-type silicon substrate (P_Sub) 101 is grounded, and an N_Well layer 102, a gate oxide film layer 103 made of silicon oxide as an insulator, and a gate electrode layer made of polysilicon or the like are provided thereon.
  • 104 are formed, and a gate electrode is taken out from the gate electrode layer 104 as an external terminal.
  • N + electrode 105 having a high donor impurity concentration (hereinafter, referred to as an N + electrode) 105 (a drain and a source region in a MOS transistor) is formed at a place near the gate oxide film layer 103 on the N-Well layer 102. These are short-circuited, and the opposite (Back Gate) electrode is taken out as an external terminal.
  • FIG. 13 shows a gate voltage Vgb (hereinafter, referred to as Vgb) with respect to a counter voltage and a capacitance value Cgb (hereinafter, referred to as Cgb) generated between the counter electrode and the gate electrode of the accumulation type MOS capacitor. )).
  • Vgb gate voltage
  • Cgb capacitance value
  • this characteristic curve shows the flat band voltage Vfb due to the potential difference due to the impurity concentration difference between the gate electrode layer 104 and the N-Well layer 102 and the influence of charges such as sodium ions in the gate oxide film layer 103. Only the force S that shifts left and right, here Vfb is assumed to be 0V.
  • Fig. 14 shows the relative charge states in the gate electrode layer 104 and the N-Well layer 102 when Vgb is at a value near (1) in Fig. 13 on the plus side and Cgb is a stable value at a high constant value.
  • FIG. 15 shows a state in which Vgb has decreased to a value near (2) in FIG. This means that the electrons in the electron storage layer 107 that have been attracted to the lower surface of the gate oxide film layer 103 have decreased along with the decrease in the holes accumulated in the gate electrode layer 104.
  • Cgb generated by Vgb with a value from (1) to (2) in FIG. 13 is the gate oxide film capacitance and is a constant value.
  • FIG. 16 shows a state in which Vgb has decreased to a slightly negative value from 0 V near (3) in FIG.
  • the holes 106 stored in the gate electrode layer 104 are replaced by the electrons 108, and the electrons in the electron storage layer 107 are mainly absorbed in the N + electrode 105, and the N_Well near the lower surface of the gate oxide film layer 103 Free electrons of the layer 102 are emitted to a deep layer in the N_Well layer 102. Therefore, a depletion layer 109 made of donor ions is formed on the lower surface of the gate oxide film layer 103. Therefore, Cgb becomes a series combined capacitance value of the gate oxide film capacitance and the depletion layer capacitance, and decreases.
  • FIG. 17 shows a state in which Vgb further decreases to a value near (4) in FIG. This At this time, the width of the depletion layer 109 increases with an increase in the electrons 108 in the gate electrode layer 104, and the value of Cgb sharply decreases due to the increase in the width of the depletion layer with a decrease in Vgb.
  • Vgb becomes equal to or less than a certain value (a value in which twice the built-in voltage generated between N-well layer 102 and the intrinsic semiconductor is applied to depletion layer 109) in FIG. Figure 18 shows the state near the value of).
  • a certain value a value in which twice the built-in voltage generated between N-well layer 102 and the intrinsic semiconductor is applied to depletion layer 109 in FIG. Figure 18 shows the state near the value of.
  • a force is generated by an electric field in the hole depletion layer 109, which is a minority carrier generated by a thermally generated electron-hole pair, and is accumulated on the lower surface of the gate oxide film layer 103.
  • An inversion layer 110 is formed. Therefore, the width of the depletion layer 109 does not increase and becomes equal to the width shown in FIG.
  • the increase or decrease of the holes in the inversion layer 110 requires a finite time since the generation of thermal carriers is involved, and does not contribute as a capacitance when used at high frequencies.
  • the increase and decrease of the electric charge at high frequency are performed only at the end of the depletion layer 109, and the value of Cgb does not change even if Vgb changes from (4) to (5) in FIG.
  • FIG. 19 shows a state in which Vgb further decreases to a value near (6) in FIG. Since the holes forming the inversion layer 110 increase exponentially with the decrease in Vgb, the width of the depletion layer 109 does not change, so that the characteristics of Cgb become a constant value with respect to Vgb.
  • the force shows a tendency for the capacitance value to increase with an increase in the voltage value.
  • the N + electrode is formed on the N-well layer as described above. This is the case when the gate voltage is swept with reference to the counter voltage in the accumulation type MOS capacitance element where the gate voltage is formed.
  • the P + electrode is provided on the P-Well layer, or when the gate voltage is When the voltage is swept, the increasing tendency of the capacitance characteristic curve is reversed.
  • FIG. 20 shows a first example of an oscillation circuit using MS capacitors.
  • This is an amplifier in which a crystal unit X, an indirect temperature compensation circuit, a DC blocking capacitor C1, an external frequency adjustment circuit, and a DC blocking capacitor C2 are connected in series.
  • a reference voltage signal Varef is supplied from the external control circuit to the counter electrode side of the MOS capacitor for external control MA (hereinafter referred to as external MA) via the input resistor R1.
  • the external control circuit power external control voltage signal Vafc is supplied to the gate electrode side of the external MA via the input resistor R2.
  • a reference voltage signal Vref is supplied to an opposite electrode of a temperature compensation MOS capacitor MC (hereinafter, referred to as compensation MC) via an input resistor R3.
  • compensation MC temperature compensation MOS capacitor MC
  • a compensation control voltage signal Vco is supplied to the gate electrode via the input resistor R4.
  • the lines of the reference voltage signal Vref and the compensation control voltage signal Vco are connected to a control circuit, and the control circuit is connected to a temperature-sensitive element such as a thermistor.
  • an M ⁇ S capacitive element having a capacitance characteristic in which Cgb increases as Vgb increases as shown in FIG. 13 is used.
  • the external MA is controlled so that the external control voltage signal Vafc changes from the negative side to the positive side based on the reference voltage signal Varef, and the compensation MC is controlled based on the reference voltage signal Vref.
  • the voltage signal Vco is applied so as to change from the minus side to the plus side, the characteristic that the frequency deviation decreases as Vgb increases as shown in FIG. 21 is obtained.
  • the external frequency adjustment circuit it is possible to supply and adjust a corresponding external control voltage signal to an arbitrary frequency within the frequency control range by the external control circuit. Further, at this time, the frequency variable characteristic of FIG. 21 changes more slowly than the steep change of the capacitance value of the MOS capacitor element of FIG. 13, and fine frequency adjustment by the external control voltage signal Vafc becomes possible.
  • a control voltage signal which is similarly changed by the control circuit, is supplied to the compensation MC for an arbitrary frequency characteristic of the crystal oscillator that changes in a curve with respect to temperature.
  • the control voltage signal to be supplied is stored in advance as digital data, not shown, in a ROM or the like, and the control voltage signal is generated by reading the data based on the ambient temperature information from the temperature sensing element connected to the control circuit. I do.
  • This frequency-temperature characteristic indicates that the temperature is low in the low-temperature part below room temperature (for example, 25 ° C).
  • the frequency decreases in a curve with decreasing temperature, and the change in frequency is small near normal temperature. At higher temperatures than normal temperature, the frequency increases in a curve with increasing temperature.
  • control circuit supplies a control voltage signal having a similar cubic function curve characteristic to temperature to the compensation MC, the control circuit shown in FIG. It is possible to obtain a load capacity curve that cancels the frequency temperature characteristics of the quadratic function curve, and it is possible to perform frequency temperature compensation.
  • the characteristic curve is plotted by applying a bias to the gate electrode force and the built-in voltage generated between the N-well layer 102 and the intrinsic semiconductor in advance to the back gate electrode.
  • Fig. 23 (A) two MOS capacitors are used, which are shifted to the right and have point-symmetric characteristics at the point where Vgb is 0V.
  • Vgb of one MOS capacitor is mainly used on the plus side, and the portion 121 in the same figure (A) is used for compensation at room temperature and below normal temperature, and Vgb of the other MOS capacitor is mainly used.
  • the part 122 in the same figure (A) on the minus side is used for compensation at room temperature and at a higher temperature than room temperature, so that it can be taken out continuously in response to changes in ambient temperature.
  • FIG. 24 shows a second oscillation circuit example using a frequency temperature compensation circuit for realizing this configuration. This can be achieved by connecting a crystal unit X and a series temperature compensation circuit to an amplifier in series.
  • the series temperature compensating circuit in the figure includes a high-temperature-compensating MOS capacitor MH (hereinafter, referred to as a high-temperature MH) as a first MOS capacitor and an adjusting capacitor C1 as a first fixed capacitor. And a second MOS capacitor, a low-temperature compensation MOS capacitor ML (hereinafter referred to as low-temperature ML), and a second fixed capacitor, a DC blocking and adjusting capacitor. And a series circuit with C2.
  • a low-temperature section control voltage signal VL which is a second control voltage signal, is supplied to a connection point between the counter electrode of the low-temperature ML and the capacitor C2 via an input resistor R1, and a gate of the high-temperature MH is provided.
  • the electrode is supplied with the high-temperature control voltage signal VH, which is the first control voltage signal, via the input resistor R2. Then, the gate electrode of the low-temperature ML and the counter electrode of the high-temperature MH are connected, and a connection point is supplied with a reference voltage signal Vref via an input resistor R3.
  • the low-temperature section control voltage signal VL, the high-temperature section control voltage signal VH, and the reference voltage signal Vref are connected to a control circuit, and the control circuit is connected to a temperature-sensitive element such as a thermistor. I have.
  • the control circuit connected to the temperature-sensitive element in the figure shows that, as the ambient temperature changes from a low temperature to a high temperature through a normal temperature, the counter electrode of the low-temperature ML is attached to the counter electrode of the low-temperature ML.
  • the potential difference linearly decreases from around 0V to the negative side (in FIG. 23 (A), Vgb linearly increases from around 0V to the positive side). This is equivalent to supplying the low-temperature section control voltage signal VL.
  • the reference voltage signal Vref input to the high-temperature MH gate electrode and the high-temperature MH counter electrode is used as a reference.
  • the potential difference linearly increases from the negative side to around 0 V (this is also equivalent to Vgb linearly increasing from the negative side to around 0 V in FIG. 23 (A).) Supplying the high-temperature section control voltage signal VH I do.
  • the capacitance characteristics of the above-described accumulation type MOS capacitance element are as follows.
  • Cmin region the region where the capacitance value is low
  • the values of Vgb in (1) to (6) in FIG. 25 coincide with the respective values in FIG. 13.
  • Vgb the value on the dotted line 202
  • the value on the solid line 201 is slightly lower than the value on the solid line 201, which is the characteristic in the steady state in the figure, and then gradually returns to the value on the solid line 201.
  • the cause of this phenomenon is that immediately after Vgb is instantaneously changed from the potential on the positive side from (4) in FIG. 25 to, for example, (5), the holes forming the inversion layer 110 in FIG.
  • the depletion layer 109 corresponds to the total charge amount of the holes. Is thought to have disappeared and its width decreased.
  • the time required for this phenomenon is considered to be the time required for holes, which are a small number of carriers in the depletion layer, to reach a thermal equilibrium state.
  • FIG. 26 shows an experimental result of examining the state of unstable capacitance characteristics in the Cmin region.
  • the MOS capacitors used in Experiments 1 to 4 in the figure are all the same, the vertical axis indicates the capacitance value, the horizontal axis indicates the standing time, and the measurement frequency of the capacitance value is 1 MHz. This means that after leaving Vgb at the initial voltage + 4 V for about 2 minutes, Vgb is instantaneously changed to -4 V in Experiment 1, 3 V in Experiment 2, _2 V in Experiment 3, and-IV in Experiment 4. Are recorded, and the respective capacitance values that change with the standing time from that moment are recorded.
  • the lower the Vgb in the Cmin region (the lower the steady-state capacitance value), the greater the decrease at the moment when Vgb is changed, and the time required to converge to the steady state after that is the entire Cmin. It was found to be about 100 seconds in the area.
  • the initial voltage was +4 V. This characteristic was confirmed to be the same regardless of the initial voltage value, and the same result could be obtained if any voltage value on the positive side from the C min region was used as the initial voltage. It is. )
  • the frequency variable characteristic is as described above. Since the capacitance change is more gradual than the steep MOS capacitance element, the Cmin unstable region in Fig. 25 affects the frequency variable region in Fig. 27 up to the region 203 in Fig. 27. It becomes a factor of time-dependent instability of the mold frequency temperature compensation characteristics.
  • an invention according to claim 1 is a piezoelectric oscillator having a structure in which an amplifier, an external frequency adjustment circuit, and a piezoelectric element (piezoelectric vibrator) are connected in series.
  • the external frequency adjustment circuit is a variable capacitance circuit using a voltage using a MOS capacitance element, supplies a reference signal having a constant voltage value to a counter electrode of the MOS capacitance element, and supplies the reference signal to a gate electrode.
  • a configuration in which a control signal centering on a reference signal is supplied, wherein the MOS capacitance element is of a reverse conductivity type to the first conductivity type formed in the well region of the first conductivity type.
  • a second conductivity type channel transistor wherein a second conductivity type extraction electrode formed in the source and drain regions of the second conductivity type, and a first conductivity type electrode formed in the well region of the first conductivity type. It is characterized in that a bias voltage is applied between it and the mold extraction electrode.
  • the invention according to claim 2 is a piezoelectric oscillator having a structure in which an amplifier, a temperature compensation circuit, and a piezoelectric element are connected in series, wherein the temperature compensation circuit uses a MOS capacitor.
  • a reference signal having a constant voltage value is supplied to a counter electrode of the M ⁇ S capacitive element, and a compensation control signal centered on the reference signal is supplied to a gate electrode.
  • a second conductivity type channel transistor in which the M ⁇ S capacitance element is formed in a well region of the first conductivity type and which is of a conductivity type opposite to the first conductivity type.
  • a bias voltage is applied between the second conductivity type extraction electrode formed in the source and drain regions of the first conductivity type and the first conductivity type extraction electrode formed in the first conductivity type well region. It is characterized by being.
  • the invention according to claim 3 is a piezoelectric oscillator having a structure in which an amplifier, a temperature compensation circuit, and a piezoelectric element are connected in series, wherein the temperature compensation circuit includes two MOs connected in series.
  • a variable capacitance circuit based on a voltage using an S capacitance element, comprising a parallel circuit of a first MOS capacitance element and a first fixed capacitance element, and a second MOS capacitance element and a second fixed capacitance element.
  • a series circuit is connected in series such that an opposing electrode of the first MOS capacitor is connected to a gate electrode of the second MOS capacitor, and the opposing electrode of the first MOS capacitor is connected.
  • a reference signal having a constant voltage value is supplied to a connection point between the electrode and the gate electrode of the second MOS capacitance element, and a first control signal is supplied to a gate electrode of the first MOS capacitance element.
  • a second control signal is supplied to a counter electrode of the second MS capacitance element;
  • the two M ⁇ S capacitive elements are channel transistors of a second conductivity type, which are formed in a well region of the first conductivity type and are of a conductivity type opposite to the first conductivity type, and A bias voltage is applied between a second conductivity type extraction electrode formed in the source and drain regions of the channel transistor and a first conductivity type extraction electrode formed in the first conductivity type well region. It is characterized by having.
  • the invention according to claim 4 is a piezoelectric oscillator having a structure in which an amplifier, a temperature compensation circuit, and a piezoelectric element are connected in series, wherein the temperature compensation circuit includes a first and a second connected in parallel.
  • a variable capacitance circuit based on a voltage using a second MOS capacitance element wherein a series circuit of the second MOS capacitance element and the fixed capacitance element, and the first MS capacitance element, A gate electrode of the second MS capacitive element and a counter electrode of the first MS capacitive element connected in parallel so as to be connected to each other; A reference signal having a constant voltage value is supplied to a connection point of the one M ⁇ S capacitance element with the counter electrode, and a second control signal is supplied to the counter electrode of the second MOS capacitance element. And a configuration for supplying a first control signal to the gate electrode of the M ⁇ S capacitive element.
  • the S-capacitance element is a second conductivity type channel transistor of a conductivity type opposite to the first conductivity type formed in the well region of the first conductivity type.
  • a bias voltage is applied between the formed second conductivity type extraction electrode and the first conductivity type extraction electrode formed in the first conductivity type well region.
  • the invention according to claim 5 is the piezoelectric oscillator according to any one of claims 1 to 4, wherein the connection directions of the gate electrode and the counter electrode of each of the MOS capacitance elements are all the same. It is characterized by being reversed.
  • the invention according to claim 6 is the piezoelectric oscillator according to any one of claims 1 to 5, wherein the first conductivity type is N-type, and the second conductivity type is P-type. It is characterized by
  • the invention according to claim 7 is the piezoelectric oscillator according to any one of claims 1 to 5, wherein the first conductivity type is a P-type and the second conductivity type is an N-type. It is characterized by
  • a first conductivity type or second conductivity type extraction electrode formed in the source and drain regions A via is provided between the first conductivity type extraction electrode provided in the conductivity type well region or the second conductivity type extraction electrode provided in the second conductivity type well region.
  • the temperature compensation circuit can stabilize the room-temperature frequency characteristic over time. Or, in an external control circuit, it was possible to stabilize the frequency control characteristics over time in a wide applied voltage range.
  • FIG. 1 is a structural diagram of a P-channel (Pch) transistor type MOS capacitor provided in an IC used in the present invention.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • a second conductivity type (P-type) silicon substrate (P—Sub) 1 is grounded, and a well region of the first conductivity type, which is a reverse conductivity type to the second conductivity type, is formed thereon.
  • a gate oxide film layer 3 made of silicon oxide as an insulator, and a gate electrode layer 4 made of polysilicon or the like.
  • Gate electrode is taken out as an external terminal.
  • a second conductivity type (P-type) lead electrode 5 drain and source regions in the MS transistor having a high impurity concentration is formed in the N-well layer 2 near the gate oxide film layer 3 at many places.
  • a depletion layer 6 composed of a PN junction is formed at the interface between the P-type lead electrode 5 and the N-well layer 2.
  • An N + extraction electrode 7 having a high donor impurity concentration is formed on the N-well layer 2, from which an opposite (Back Gate) electrode is extracted to the outside.
  • a bias voltage is applied from a power supply 9 with the connection point 8 where the two P-type extraction electrodes 5 are short-circuited on the minus side and the counter electrode on the plus side.
  • the connection point 8 is grounded.
  • FIG. 2 shows the gate voltage Vgb of this Pch transistor type MOS capacitance element with respect to the opposite voltage.
  • Vgb the capacitance C gb
  • Cgb the capacitance generated between the counter electrode and the gate electrode
  • Fig. 3 shows the relative charge states in the gate electrode layer 4 and the N-well layer 2 where Vgb is at a value near (1) in Fig. 2 on the positive side and Cgb is a stable value at a high constant value.
  • the electrons, which are majority carriers in the N-well layer 2 attracted to the electric field of the holes 11, are accumulated on the lower surface of the gate oxide film layer 3 by an amount of charge equal to the total amount of charges of the holes 11, and
  • the storage layer 12 is formed. Therefore, a capacitance Cgb is generated here in inverse proportion to the thickness of the gate oxide film layer 3.
  • FIG. 4 shows a state where Vgb has decreased to a value near (2) in FIG. This shows that the electron accumulation layer 12 attracted to the lower surface of the gate oxide film layer 3 also decreased along with the decrease of the holes accumulated in the gate electrode layer 4.
  • Cgb generated by Vgb having a value from (1) to (2) in FIG. 2 is a gate oxide film capacitance and is a constant value.
  • FIG. 5 shows a state where Vgb has decreased to a slightly negative value from 0V near (3) in FIG.
  • the holes 11 (see FIG. 4) stored in the gate electrode layer 4 are replaced with the electrons 13, and the electrons in the electron storage layer 12 (see FIG. 4) and the N 11 near the lower surface of the gate oxide film layer 3 -Free electrons in Well layer 2 are emitted to deep layers in N-Well layer 2. Therefore, a depletion layer 14 composed of donor ions is formed on the lower surface of the gate oxide film layer 3. Therefore, Cgb becomes a series combined capacitance value of the capacitance of the good oxide film layer and the capacitance of the depletion layer, and decreases.
  • FIG. 6 shows a state in which Vgb further decreases to a value near (4) in FIG. At this time, as the number of electrons 13 in the gate electrode layer 4 increases, the width of the depletion layer 14 increases, and the value of Cgb sharply decreases due to the increase in the width of the depletion layer as Vgb decreases.
  • Vgb changes to the negative side, so that a schematic diagram in which electrons 13 are accumulated in the gate electrode is shown.
  • the so-called threshold voltage is not exceeded even if the gate potential drops due to the drop in Vgb. Holes do not flow in and do not form P-channels.
  • Vgb is equal to or less than a certain value (a value in which twice the built-in voltage generated between the N-well layer 2 and the intrinsic semiconductor is applied to the depletion layer 14 as described above).
  • Figure 7 shows the state where the value near (5) in Fig. 2 is obtained.
  • holes serving as minority carriers are generated in the depletion layer 14 by thermally generated electron-hole pairs.
  • the holes generated here are absorbed by the P-type lead electrode 5 and released to GND. Therefore, no inversion layer is formed on the lower surface of the gate oxide film layer 3, and the width of the depletion layer increases. Therefore, even if Vgb is instantaneously transformed into the Cmin unstable region in the accumulation type shown in FIG. 2, Cgb is represented by the solid line in FIG. It is a value and does not change.
  • FIG. 8 shows a state in which Vgb is further reduced and reaches a value near (6) in FIG. In this case as well, no inversion layer is formed and the width of the depletion layer increases, as described above, so that the instability in the Cmin region seen in the conventional accumulation type is improved.
  • the flat band voltage Vfb is described as OV for simplicity.
  • the gate electrode force and the N-well layer 2 By applying a bias by the built-in voltage generated between the intrinsic semiconductor and the characteristic curve and shifting it to the right as shown in Fig. 23 (A), it is possible to obtain a characteristic curve that is almost point-symmetric at the OV point. I can do it. Therefore, if this Pch transistor type MOS capacitor is incorporated as the external MA and the compensating MC in FIG. 20, the external frequency variable characteristics and the temperature compensation characteristics that are stable over time can be realized. If it is incorporated in the series temperature compensation circuit shown in Fig. 24, the room temperature frequency characteristics that are stable over time can be realized.
  • FIGS. 9A and 9B show examples of a third oscillation circuit using a P-channel transistor type MOS capacitance element.
  • a crystal unit X a parallel temperature compensation circuit, and a DC blocking capacitor C1 are connected in series to an amplifier.
  • the parallel temperature compensation circuit in the same figure (A) is for the high-temperature section compensation, which is the first MS capacitor.
  • the MOS capacitor element MH hereinafter referred to as high-temperature MH as described above
  • the second MOS capacitor element hereinafter also referred to as low-temperature ML as described above
  • It is connected in parallel with a series circuit with a DC blocking and adjusting capacitor C2, which is a capacitive element.
  • a low-temperature section control voltage signal VL which is a second control signal, is supplied to a connection point between the counter electrode of the low-temperature ML and the capacitor C2 via an input resistor R1, and the gate of the high-temperature MH is also supplied.
  • the electrode is supplied with the high-temperature section control voltage signal VH, which is the first control signal, via the input resistor R2.
  • the gate electrode of the low-temperature ML is connected to the opposite electrode of the high-temperature MH, and a connection point is supplied with a reference signal (reference voltage signal) Vref via an input resistor R3.
  • Each line of the low-temperature section control voltage signal VL, the high-temperature section control voltage signal VH, and the reference signal Vref is connected to a control circuit, and the control circuit is connected to a temperature-sensitive element such as a thermistor. ing.
  • the Cmin instability is improved, and a stable temperature compensation characteristic at room temperature can be obtained.
  • the MOS capacitor of the Nch transistor type in which the conductivity type of the semiconductor constituting the MOS capacitor in FIG. 2 is reversed, is the same as the first oscillation circuit example or the second oscillation circuit example.
  • the same effect as described above can be expected even when incorporated in the third oscillation circuit example.
  • FIG. 9 (B) is a modification of the oscillator shown in FIG. 9 (A).
  • the difference from FIG. 9 (A) is that the first MOS capacitance of the oscillator circuit is the MOS capacitor for high temperature portion compensation.
  • the gate electrode and the counter electrode of the element MH and the MOS element ML for low-temperature compensation, which is the second MS capacitance element Are connected in the opposite directions.
  • Fig. 10 shows a structural diagram of the Nch transistor type MOS capacitance element provided in the IC
  • Fig. 11 shows the characteristic curve of the capacitance change.
  • the first conductivity type is P-type and the second conductivity type is N-type.
  • This capacitance characteristic curve diagram 11 shows an increasing tendency opposite to the characteristic of the Pch transistor type MOS capacitance element.
  • Vgb is on the negative side
  • Cgb is a high constant value, but as the force Vgb increases, Cgb increases. It shows a characteristic that Cgb stabilizes at a low constant value when it decreases sharply and Vgb increases to a certain value.
  • FIG. 10 is a schematic diagram showing the relative change in charge between the gate electrode layer 24 and the P-well layer 22 in the state where Vgb is near (1) in FIG. 11 as a change in the number of holes or electrons. It is shown in.
  • a second conductivity type (N-type) silicon substrate (N-Sub) 21 is connected to a power supply 32 of a voltage Vdd, and a first conductivity type well region (hereinafter referred to as P — A well layer) 22, a gate oxide film layer 23 made of silicon oxide as an insulator, and a gate electrode layer 24 made of polysilicon or the like. Electrodes are taken out as external terminals.
  • a second conductivity type (N-type) lead-out electrode 25 drain and source regions in a MOS transistor) having a high donor impurity concentration is formed in the vicinity of the gate oxide film layer 23 on the P-well layer 22 at a false location.
  • a depletion layer 26 composed of a PN junction is formed around the interface between the N-type lead electrode 25 and the P-well layer 22.
  • a P + lead electrode 27 having a high impurity concentration is formed, from which a counter (Back Gate) electrode is drawn to the outside.
  • a bias voltage is applied from a power supply 29 with the connection point 28 where the two N-type lead electrodes 25 are short-circuited on the plus side and the counter electrode on the minus side. (The direction is opposite to that of the Pch transistor type bias.)
  • the connection point 28 is connected to the power supply 32.
  • holes 30 accumulate in the gate electrode layer 24 in FIG. 10 because Vgb is on the positive side. Has been. Due to the electric field of the holes 30, the holes of the P-Well layer near the lower surface of the gate oxide film 23 are released deep into the P-Well layer and into the layer, and a depletion layer 31 made of aptceptor ions is formed. As described above, in the depletion layer 31, the force generated by electrons, which are minority carriers generated by thermally generated electron-hole pairs, is absorbed by the N-type extraction electrode 25, and the inversion layer is not formed. Therefore, the instability in the Cmin region is improved.
  • the gap between the N-well layer 22 and the intrinsic semiconductor is previously transferred from the gate electrode to the back gate electrode.
  • a bias by the generated built-in voltage if the characteristic curve is shifted to the right, a characteristic curve that is almost point-symmetrical at the point where Vgb is 0 V can be obtained. It can be used for the temperature compensation circuit described in the oscillation circuit example.
  • the present invention can be applied not only to a crystal oscillator using a crystal oscillator, but also to a piezoelectric oscillator using another piezoelectric element (piezoelectric oscillator) using, for example, ceramic langasite.
  • FIG. 1 is a structural diagram of a Pch transistor type MS capacitance element.
  • FIG. 2 is a diagram showing capacitance characteristics of a Pch transistor type MS capacitance element.
  • FIG. 3 is a schematic diagram of electric charges of a Pch transistor type MS capacitance element.
  • FIG. 4 A schematic diagram of charges of a Pch transistor type MS capacitor.
  • FIG. 5 is a schematic diagram of electric charge of a P-channel transistor type MOS capacitance element.
  • FIG. 6 is a schematic diagram of electric charge of a Pch transistor type MOS capacitance element.
  • FIG. 7 is a schematic diagram of electric charge of a Pch transistor type MOS capacitance element.
  • FIG. 8 is a schematic diagram of electric charge of a Pch transistor type MOS capacitance element.
  • FIG. 9 is a diagram showing a third oscillation circuit example using a MOS capacitance element.
  • FIG. 10 is a structural diagram of an Nch transistor type MOS capacitance element.
  • FIG. 1 l is a diagram showing capacitance characteristics of an Nch transistor type MOS capacitance element.
  • FIG. 12 is a structural diagram of an accumulation type MS capacitor.
  • FIG. 13 is a view showing a capacitance characteristic 1 of an accumulation type MS capacitor.
  • FIG. 14 is a schematic diagram of the charge of an accumulation type MS capacitor.
  • FIG. 15 is a schematic view of the charge of an accumulation type MS capacitor.
  • FIG. 16 is a schematic view of the charge of an accumulation type MS capacitor.
  • FIG. 17 is a schematic view of the charge of an accumulation type MS capacitor.
  • FIG. 18 is a schematic view of the charge of an accumulation type MS capacitor.
  • FIG. 19 is a schematic view of the charge of an accumulation type MS capacitor.
  • FIG. 20 is a diagram showing a first example of an oscillation circuit using a MOS capacitance element.
  • FIG. 21 is a diagram showing frequency variable characteristics 1 using MOS capacitance characteristics.
  • FIG. 22 is a diagram showing frequency temperature characteristics of a crystal unit (AT cut).
  • FIG. 23 is a diagram showing a mechanism for obtaining a cubic function load capacitance characteristic from a MOS capacitance characteristic.
  • FIG. 24 is a diagram showing a second example of an oscillation circuit using a MOS capacitance element.
  • FIG. 25 is a view showing a capacitance characteristic 2 of the accumulation type MOS capacitance element.
  • FIG. 26 is a diagram showing a Cmin capacity value leaving experiment.
  • FIG. 27 is a diagram showing frequency variable characteristics 2 using MOS capacitance characteristics.
  • C1, C2, C3 fixed capacitors R1, R2, R3, R4, R5 fixed resistance elements, MC, MA, ML, MH MOS capacitance elements, VL, VH, Vref, Varef control signals, X crystal oscillator.

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Abstract

　アキュムレーション型ＭＯＳ容量素子を使用した従来の圧電発振器における経時的周波数安定度の劣化を改善する。圧電発振器に使用する可変容量回路内のＭＯＳ容量素子を、Ｐｃｈトランジスタ型或いはＮｃｈトランジスタ型として、ソース及びドレイン領域に形成されたＰ型或いはＮ型の引き出し電極と、Ｎ−Ｗｅｌｌ領域に設けたＮ型引き出し電極或いはＰ−Ｗｅｌｌ領域に設けたＰ型引き出し電極との間にバイアス電圧をかけ、ＭＯＳ容量素子の経時的不安定性を解消する。

Description

技術分野
[0001] 本発明は圧電発振器に関し、特に周波数電圧制御や周波数温度補償等に MOS 容量素子を利用した可変容量回路を用レ、た圧電発振器に関するものである。
背景技術
[0002] バリキャップダイオードに代わる可変容量素子として現在注目を集めているのが M
明
OS容量素子である。この MOS容量素子は、例えば携帯電話等に使用する温度補 田
償型水晶発振器 (以下 TCXOと称す。）に利用するにあたって、少ない電圧変化でも 大きな容量変化が得られるという特徴を有しているので、発振回路の低電圧化が進 み可変容量素子に印加できる電圧も小さくせざるを得ない状況の下でも、実用上充 分な容量特性を持つ。
[0003] まず図 12に IC内に設けた従来の MOS容量素子の構造を示す。これはアキュムレ ーシヨン（蓄積)型と呼ばれる MOS容量素子の構造図である。同図において、 P型シ リコン基板（P_Sub) 101は接地されており、その上に N_Well層 102と、絶縁物とし ての酸化シリコンによるゲート酸化膜層 103と、ポリシリコン等からなるゲート電極層 1 04とが形成されていて、このゲート電極層 104からゲート（Gate)電極が外部端子と して取り出されてレ、る。そして N-Well層 102上のゲート酸化膜層 103付近のニケ所 にドナー不純物濃度の高い N型の引き出し電極（以下 N +電極と称す。） 105 (MO Sトランジスタにおけるドレイン及びソース領域）が形成されており、これらをショートし て対向（Back Gate)電極が外部端子として取り出されてレ、る。
[0004] 図 13にこのアキュムレーシヨン型 MOS容量素子の、対向電圧に対するゲート電圧 Vgb (以下 Vgbと称す。）と対向電極とゲート電極との間に発生する容量値 Cgb (以下 Cgbと称す。）との特性の一例を示す。この特性曲線は、横軸の Vgbがプラス側のと きは縦軸の Cgbが高レ、一定値であったもの力 Vgbが減少し 0Vより低くなると Cgbは 急峻に減少し、 Vgbがある値まで減少すると Cgbは低レ、一定値に安定するとレ、うもの である。 また実際にはこの特性曲線は、ゲート電極層 104と N-Well層 102との不純物の濃 度差による電位差や、ゲート酸化膜層 103中のナトリウムイオン等の電荷による影響 により、フラットバンド電圧 Vfbだけ左右にシフトする力 S、ここでは Vfbは 0Vと仮定して 説明する。
[0005] 以下に、 Vgbを図 13中（1)から（6)まで順次減少させたときの、ゲート電極層 104と N— Well層 102中における相対的な電荷量の変化を、正孔又は電子の数の変化とし て、模式的に表した各図を基に詳細に説明する。
図 14は、 Vgbがプラス側の図 13中（1)付近の値にあり Cgbが高い一定値に安定し た値の、ゲート電極層 104と N-Well層 102中の相対的な電荷の状態を表した模式 図である。図 14中のゲート電極層 104内には、 Vgbがプラス側にある為に正孔 106 が蓄積されている。この正孔 106の電界に引き寄せられた N +電極 105中及び N— Well層 102中の多数キャリアである電子力 正孔 106の総電荷量と等しい電荷量分 だけゲート酸化膜層 103の下面に蓄積され、電子蓄積層 107を形成している。よって ここに、ゲート酸化膜層 103の厚みに反比例した静電容量 Cgbが発生している。 （以 下これをゲート酸化膜容量と称す。 )
次に、 Vgbが図 13中（2)付近の値まで減少した状態を表したものが図 15である。こ れはゲート電極層 104に蓄積されていた正孔の減少と伴に、ゲート酸化膜層 103の 下面に引き寄せられていた電子蓄積層 107の電子も減少した様子である。図 13中（ 1)から（2)までの値の Vgbにより発生する Cgbは、ゲート酸化膜容量であり一定値と なる。
[0006] 図 16は、 Vgbが図 13中（3)付近の 0Vより僅かにマイナス側の値まで減少した状態 を表す。ゲート電極層 104中に蓄積されていた正孔 106は電子 108に代わり、それ に伴い電子蓄積層 107の電子は主に N +電極 105中に吸収され、またゲート酸化膜 層 103下面近隣の N_Well層 102がもつ自由電子は、 N_Well層 102中の深い層に 放出される。よってゲート酸化膜層 103の下面にはドナーイオンからなる空乏層 109 が形成される。この為 Cgbはゲート酸化膜容量とこの空乏層容量との直列合成容量 値となり減少する。
更に Vgbが図 13中（4)付近の値まで減少した状態を表したものが図 17である。こ のときゲート電極層 104中の電子 108の増加に伴い空乏層 109はその幅を広げるこ とになり、 Cgbの値は Vgbの減少に伴うこの空乏層幅の増加によって急峻に減少す る。
[0007] 更に Vgbを減少させて、 Vgbがある値（この N— Well層 102と真性半導体との間に 生じるビルトイン電圧の 2倍が空乏層 109に加わる値)以下となる図 13中（5)付近の 値になった状態を図 18に表す。このとき空乏層 109内においては、熱的に生成され た電子正孔対により発生した少数キャリアである正孔カ 空乏層 109内の電界により 力を受け、ゲート酸化膜層 103下面に蓄積されて反転層 110を形成する。この為空 乏層 109の幅は増加せず前記図 17で表した幅と同等となる。
一方この反転層 110中の正孔の増減には、熱的なキャリアの生成が関係する為に 有限の時間が必要となり、高周波に使用する場合は静電容量として寄与しない。した 力 Sつて高周波における電荷の増減は空乏層 109の端のみで行なわれ、 Vgbが図 13 中（4)から（5)へ変化しても Cgbの値は変化しなレ、。
この後更に Vgbが図 13中（ 6 )付近の値まで減少した状態を表したものが図 19であ る。反転層 110を形成する正孔は Vgbの減少に対し指数関数的に増加するので空 乏層 109の幅は変化せず、よって Cgbの特性は Vgbに対し一定値となる。
[0008] またこの図 13に示した容量特性の例では、電圧値の増加に対して容量値も増加す る傾向を示している力 これは上述の様に N— Well層上に N +電極を形成したアキュ ムレーシヨン型 MOS容量素子において、対向電圧を基準としてゲート電圧を掃引し た場合等におけるものであり、 P— Well層上に P +電極を設けた場合や、ゲート電圧 を基準として対向電圧を掃引した場合においてはこの容量特性曲線の増加傾向は 逆にもなる。
[0009] 上述の様な M〇S容量素子の容量特性を利用して、 TCXOの外部周波数調整や 周波数温度補償を行う様々な回路形態が提案されており、以下にその例を図を基に 説明する。
図 20は M〇S容量素子を利用した第一の発振回路例である。これは増幅器に水晶 振動子 Xと、間接型温度補償回路と、直流阻止用コンデンサ C1と、外部周波数調整 回路と、直流阻止用コンデンサ C2と、を直列に接続したものである。 同図中の外部周波数調整回路において、外部制御用 MOS容量素子 MA (以下、 外部用 MAと称す。 )の対向電極側には外部制御回路から基準電圧信号 Varefが入 力抵抗 R1を介して供給されていて、外部用 MAのゲート電極側には外部制御回路 力 外部制御電圧信号 Vafcが入力抵抗 R2を介して供給されている。
また同図中の間接型温度補償回路においては、温度補償用 MOS容量素子 MC ( 以下、補償用 MCと称す。）の対向電極には基準電圧信号 Vrefが入力抵抗 R3を介 して供給されていて、ゲート電極には補償用制御電圧信号 Vcoが入力抵抗 R4を介 して供給されている。そして前記基準電圧信号 Vrefと補償用制御電圧信号 Vcoのラ インは制御回路に夫々接続されていて、その制御回路はサーミスタ等による感温素 子に接続されている。
[0010] 前記外部用 MA及び補償用 MCに、前記図 13に示すような Vgbの増加に伴い Cg bが増加する容量特性を持つ M〇S容量素子を使用する。そして外部用 MAについ ては、基準電圧信号 Varefを基準として外部制御電圧信号 Vafcをマイナス側からプ ラス側へと変化する様に、また補償用 MCにおいても、基準電圧信号 Vrefを基準とし て制御電圧信号 Vcoをマイナス側からプラス側へと変化する様に夫々印加したとき、 その周波数偏差は図 21に示す様に Vgbの増加に伴い減少する特性を得る。
[0011] ここで外部周波数調整回路においては、周波数制御範囲内における任意の周波 数へ、外部制御回路によって対応する外部制御電圧信号を供給し調整することが可 能となる。またこのとき図 21の周波数可変特性は、前記図 13の急峻な MOS容量素 子の容量値変化に比較すると緩やかな変化となり、外部制御電圧信号 Vafcによる微 細な周波数調整が可能となる。
一方間接型温度補償回路においては、温度に対して曲線的に変化する水晶振動 子の任意の周波数特性に対して、制御回路によって同様に変化する制御電圧信号 を補償用 MCに供給する。この供給すべき制御電圧信号はデジタルデータとして図 示しなレ、 ROM等に予め記憶しておき、制御回路に接続された感温素子による周囲 温度の情報を基にデータを読み出し制御電圧信号を生成する。
今例えば図 22に示す様な水晶振動子 (ATカット）の周波数温度特性の補償を考 える。この周波数温度特性は、常温 (例えば 25°C)以下の低温部においては温度の 低下に伴い周波数が曲線的に減少し、常温近傍において周波数の変化は小さく、 常温以上の高温では温度の上昇に伴い周波数が曲線的に増加するという 3次関数 曲 f泉である。
[0012] ここでこの間接型温度補償回路においては、前記制御回路により温度に対して同 様な 3次関数曲線特性をもつ制御電圧信号を補償用 MCに供給すれば、図 22に示 す 3次関数曲線の周波数温度特性を相殺する負荷容量曲線を得ることができ、周波 数の温度補償を行うことが可能となる。
しかしこの方式は、供給すべき 3次関数曲線をもつ制御電圧信号をアナログ的に導 出する為、複雑なロジック回路を IC化技術を駆使して実現する必要がある。
[0013] そこでこの図 22に示す 3次関数曲線をもつ水晶振動子の温度補償を行う際に、 M OS容量素子の本来有する曲線的な容量変化を利用した TCXOの温度補償方式が 、本出願人により出願された特許文献 1に開示されており以下にその原理を図を基 に簡単に説明する。
[0014] 前述の MOS容量素子の特性において、予めゲート電極力 バックゲート電極へ N 一 Well層 102と真性半導体との間に生じるビルトイン電圧だけバイアスを印加してお くことにより、特性曲線を図 23 (A)に示す様に右にシフトさせ、 Vgbが 0Vの点におい てほぼ点対称となる特性をもつ二つの MOS容量素子を使用する。
すなわち、一方の MOS容量素子の Vgbが主にプラス側にあたる同図（A)中 121 の部分を常温及び常温より低温側の補償用として使用し、また他方の MOS容量素 子の Vgbが主にマイナス側にあたる同図（A)中 122の部分を常温及び常温より高温 側の補償用として使用し、周囲の温度変化に対して連続的に取り出せるように構成 する。
すると同図（B)に示す様に、前記図 22に示した水晶振動子における周波数温度 特性を相殺する様な負荷容量特性が得られ、周波数の温度補償を行うことが可能と なる。
[0015] この構成を実現する周波数温度補償回路を用いた第二の発振回路例を図 24に示 す。これは増幅器に水晶振動子 Xと、直列温度補償回路と、を直列に接続したもので める。 同図中の直列温度補償回路は、第一の MOS容量素子である高温部補償用 MOS 容量素子 MH (以下、高温用 MHと称す。）と第一の固定容量素子である調整用コン デンサ C1との並列回路と、第二の MOS容量素子である低温部補償用 MOS容量素 子 ML (以下、低温用 MLと称す。）と第二の固定容量素子である直流阻止用及び調 整用コンデンサ C2との直列回路と、の直列接続からなっている。
前記低温用 MLの対向電極とコンデンサ C2との接続点には第二の制御電圧信号 である低温部制御電圧信号 VLが入力抵抗 R1を介して供給されてレ、て、前記高温 用 MHのゲート電極には入力抵抗 R2を介して第一の制御電圧信号である高温部制 御電圧信号 VHが供給されてレ、る。そしてこの低温用 MLのゲート電極と高温用 MH の対向電極とを接続し、その接続点には入力抵抗 R3を介して基準電圧信号 Vrefが 供給されている。
また前記低温部制御電圧信号 VL、前記高温部制御電圧信号 VH、及び前記基準 電圧信号 Vrefのラインは制御回路に夫々接続されていて、その制御回路はサーミス タ等による感温素子に接続されている。
[0016] ここで、同図中の感温素子に接続された制御回路によって、周囲温度が低温から 常温を経て高温へと変化するのに伴い低温用 MLの対向電極に、その低温用 MLの ゲート電極に入力された基準電圧信号 Vrefを基準として、その電位差が 0V近辺か らマイナス側へ直線的に減少する（図 23 (A)において、 Vgbが 0V近辺からプラス側 に直線的に増加することと等しい。）低温部制御電圧信号 VLを供給する。一方、周 囲温度が同じく低温から常温を経て高温へと変化するのに伴い高温用 MHのゲート 電極に、その高温用 MHの対向電極に入力された前記基準電圧信号 Vrefを基準と して、その電位差がマイナス側から 0V近辺へ直線的に増加する（図 23 (A)において も、 Vgbがマイナス側から 0V近辺へ直線的に増加することと等しい。）高温部制御電 圧信号 VHを供給する。
[0017] するとこの低温用 MLの容量変化は、低温から常温に向力 につれて急峻に増加し 、常温及び常温以上においては僅少となる。一方、この高温用 MHの容量変化は、 低温から常温近辺においては僅少であり、常温より高温に向力 につれて急峻に増 加する。よってこの低温用 ML及び高温用 MHとの直列合成容量値は、互いの補償 温度範囲において干渉することはない。そしてこの低温用 MLに直列に接続されたコ ンデンサ C2及び高温用 MHに並列に接続されたコンデンサ C1の値を調整すること により、前記図 23 (B)に示す様な任意の負荷容量曲線を得ることが可能となる。 特許文献 1：特開 2001-60828
発明の開示
発明が解決しょうとする課題
[0018] し力 ながら前述のアキュムレーシヨン型 MOS容量素子の容量特性は、図 25に示 す容量値の低い領域（以下、 Cmin領域と称す。）において、 Cgbが経時的に不安定 な領域が存在する。 （ここで図 25中（1)から（6)の Vgbの値は前記図 13中の夫々の 値と一致している。 )それは Vgbを Cmin領域よりプラス側から Cmin領域内へ瞬時に 変化させた直後は、 Cgbは同図中の定常状態における特性である実線 201上の値 より僅かに低い点線 202上の値となり、その後徐々に実線 201上の値へ戻るという現 象である。
この現象の原因としては、 Vgbを図 25中（4)よりプラス側の電位から例えば（5)まで 瞬時に変化させた直後は、前述の図 18中の反転層 110を形成する正孔は生じず空 乏層 109の幅が増加し、その後有限の時間をかけて熱励起された正孔が反転層 11 0を形成するのに伴って、その正孔の総電荷量分だけの空乏層 109が消滅しその幅 が減少する為と考えられる。またこの現象に要する時間は、空乏層内における少数キ ャリアである正孔が熱平衡状態に達する迄の時間と考えられる。
[0019] この Cmin領域における、不安定な容量特性の様子を調べた実験結果を図 26に示 す。同図中の実験 1乃至 4に使用した MOS容量素子は全て同一のものであり、縦軸 は容量値を示し横軸は放置時間を示していて、また容量値の測定周波数は 1MHz である。これは Vgbを初期電圧 + 4Vに約 2分間放置した後、実験 1においては- 4V へ、実験 2においては 3Vへ、実験 3においては _2Vへ、そして実験 4においては— IVへと瞬時に Vgbを変化させ、その瞬間から放置時間に伴って変化する夫々の容 量値を記録したものである。
[0020] 実験 1のグラフを見ると、 Vgbを初期電圧 + 4Vから 4Vへと変化させた瞬間から容 量値は徐々に増加していき、約 100秒間経過した後約 9PFと一定の値に収束してい る。この実験 1のグラフ力ら Vgbを一 4Vに変化させた瞬間の容量値は、 Vgbが- 4Vの 定常状態における容量値に対して約 18%低い値を示すことが分かる。実験 2、実験 3、実験 4においても同様に、 Vgbを初期電圧から夫々 -3V、 -2V、 -IVへと変化さ せた瞬間は夫々の定常状態の容量値より低い値、すなわち一 3Vでは定常状態の約 17%、—2Vでは約 14%、—IVでは約 7%低い値を示し、その後夫々の容量値は約 100秒間かけて定常状態の値へと収束していく。
これらの実験により、前記 Cminの領域において Vgbが低いほど（定常状態の容量 値が低い値ほど) Vgbを変化させた瞬間の減少分は大きぐその後定常状態へ収束 するまでの時間は Cminの全領域において約 100秒間であることが分かった。 ほた この実験において初期電圧は + 4Vである力 この特性は初期電圧の値によらず、 C min領域よりプラス側の任意の電圧値を初期電圧とすれば同様な結果を得ることが 確認済みである。 )
[0021] この Cminの領域において不安定な特性をもつ従来のアキュムレーシヨン型 MOS 容量素子を、図 20中の外部用 MA及び補償用 MCに使用した場合、周波数可変特 性は前述の様に急峻な MOS容量素子の容量変化よりも緩やかであるので、図 25中 の Cmin不安定領域は図 27中では周波数可変領域である同図中 203の領域まで影 響し、外部周波数可変特性及び間接型周波数温度補償特性の経時的不安定要因 となる。
また、図 24中の直列温度補償回路に使用した場合は、前述の様に高温用 MHに おける常温近辺の負荷容量の不安定要因、すなわち常温周波数偏差の不安定要 因となり重大な問題となる。
課題を解決するための手段
[0022] 上記課題を解決する為に請求項 1に記載の発明は、増幅器と、外部周波数調整回 路と、圧電素子 (圧電振動子）と、を直列に接続した構造の圧電発振器であって、前 記外部周波数調整回路は、 MOS容量素子を利用した電圧による可変容量回路で あって、該 MOS容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲ ート電極に前記基準信号を中心とする制御信号を供給した構成を備えており、前記 MOS容量素子が第一導電型の Well領域に形成された前記第一導電型とは逆導型 の第二導電型チャンネルトランジスタであり、前記第二導電型- のソース及びドレイン領域に形成された第二導電型の引き出し電極と、前記第一導 電型の Well領域に形成された第一導電型引き出し電極との間にバイアス電圧を与 えたものであることを特徴としている。
[0023] 請求項 2に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続 した構造の圧電発振器であって、前記温度補償回路は、 MOS容量素子を利用した 電圧による可変容量回路であって、該 M〇S容量素子の対向電極に電圧値が一定 である基準信号を供給し、ゲート電極に前記基準信号を中心とする補償用制御信号 を供給した構成を備えており、前記 M〇S容量素子が第一導電型の Well領域に形 成された前記第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、前 記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第二導 電型の引き出し電極と、前記第一導電型の Well領域に形成された第一導電型の引 き出し電極との間にバイアス電圧を与えたものであることを特徴としている。
[0024] 請求項 3に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続 した構造の圧電発振器であって、前記温度補償回路は、直列に接続した二つの MO S容量素子を利用した電圧による可変容量回路であって、第一の MOS容量素子と 第一の固定容量素子との並列回路と、第二の MOS容量素子と第二の固定容量素 子との直列回路とを、前記第一の MOS容量素子の対向電極と、前記第二の MOS 容量素子のゲート電極とが接続するように直列接続した構造であり、前記第一の MO S容量素子の対向電極と前記第二の MOS容量素子のゲート電極との接続点に電圧 値が一定である基準信号を供給し、前記第一の MOS容量素子のゲート電極には第 一の制御信号を供給し、前記第二の M〇S容量素子の対向電極に第二の制御信号 を供給する構成を備えており、前記二つの M〇S容量素子がいずれも第一導電型の Well領域に形成された前記第一導電型とは逆導型の第二導電型チャンネルトランジ スタであり、前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成 された第二導電型の引き出し電極と、前記第一導電型の Well領域に形成された第 一導電型の引き出し電極との間にバイアス電圧を与えたものであることを特徴として いる。 [0025] 請求項 4に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続 した構造の圧電発振器であって、前記温度補償回路は、並列に接続した第一及び 第二の MOS容量素子を利用した電圧による可変容量回路であって、前記第二の M OS容量素子と固定容量素子との直列回路と、前記第一の M〇S容量素子とを、前記 第二の M〇S容量素子のゲート電極と、前記第一の M〇S容量素子の対向電極とが 接続するように並列接続した構造であり、前記第二の MOS容量素子のゲート電極と 前記第一の M〇S容量素子の対向電極との接続点に電圧値が一定である基準信号 を供給し、前記第二の MOS容量素子の対向電極に第二の制御信号を供給し、前記 第一の M〇S容量素子のゲート電極に第一の制御信号を供給する構成を備えており 、前記二つの M〇S容量素子がいずれも第一導電型の Well領域に形成された前記 第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、前記第二導電 型チャンネルトランジスタのソース及びドレイン領域に形成された第二導電型の引き 出し電極と、前記第一導電型の Well領域に形成された第一導電型の引き出し電極 との間にバイアス電圧を与えたものであることを特徴としている。
[0026] 請求項 5に記載の発明は、請求項 1乃至 4のいずれか一項に記載の圧電発振器で あって、前記夫々の MOS容量素子のゲート電極と対向電極の接続の向きをいずれ も逆にしたことを特徴としている。
[0027] 請求項 6に記載の発明は、請求項 1乃至 5のいずれか一項に記載の圧電発振器で あって、前記第一導電型が N型であり、前記第二導電型が P型であることを特徴とし ている。
請求項 7に記載の発明は、請求項 1乃至 5のいずれか一項に記載の圧電発振器で あって、前記第一導電型が P型であり、前記第二導電型が N型であることを特徴とし ている。
発明の効果
[0028] 本発明によれば、前記第一導電型チャンネルトランジスタ或いは第二導電型チャン ネルトランジスタとして、ソース及びドレイン領域に形成された第一導電型或いは第二 導電型の引き出し電極と、第一導電型の Well領域に設けた第一導電型引き出し電 極或いは第二導電型の Well領域に設けた第二導電型引き出し電極との間にバイァ ス電圧を与えたものとすることにより、前記 MOS容量素子の低容量値範囲における 経時的不安定性は改善する。
そしてこの改善した MOS容量素子を、上記特許文献 1に開示された様な温度補補 償回路、又は外部制御回路等に利用することにより、温度補償回路においては経時 的な常温周波数特性の安定化、又は外部制御回路においては広い印加電圧範囲 における経時的な周波数制御特性の安定化を可能とした。
発明を実施するための最良の形態
[0029] 図 1は、本発明に利用する IC内に設けた Pチャンネル（Pch)トランジスタ型 MOS容 量素子の構造図である。なお、図 1一図 9においては第一導電型が N型であり、第二 導電型が P型である。
図 1において、第二導電型（P型）シリコン基板（P— Sub) 1は接地されており、その上 に、第二導電型とは逆導型とされる第一導電型の Well領域 (以下、 N - Well層という ) 2と、絶縁物としての酸化シリコンによるゲート酸化膜層 3と、ポリシリコン等からなる ゲート電極層 4とが形成されてレ、て、このゲート電極層 4からゲート (Gate)電極が外 部端子として取り出されている。そして N— Well層 2上のゲート酸化膜層 3付近のニケ 所にァクセプタ不純物濃度の高い第二導電型（P型）引き出し電極 5 (M〇Sトランジ スタにおけるドレイン及びソース領域）が形成されており、これら P型引き出し電極 5の 周囲の N— Well層 2との界面には PN接合よりなる空乏層 6が形成されている。また N 一 Well層 2上にはドナー不純物濃度の高い N +引き出し電極 7が形成されていて、こ こから対向（Back Gate)電極が外部に引き出されている。ここで前記二つの P型引 き出し電極 5をショートした接続点 8をマイナス側に、対向電極をプラス側にして電源 9によりバイアス電圧が与えられている。また接続点 8は接地されている。
[0030] 図 2にこの Pchトランジスタ型 MOS容量素子の、対向電圧に対するゲート電圧 Vgb
(前述と同様、以下 Vgbと称す。）と対向電極とゲート電極との間に発生する容量値 C gb (前述と同様、以下 Cgbと称す。）との特性の一例を示す。この特性曲線は、従来 技術で説明したアキュムレーシヨン型 MOS容量素子と同様に、横軸の Vgbがプラス 側のときは Cgbが高レ、一定値であったもの力 Vgbが減少し 0Vより低くなると Cgbは 急峻に減少し、 Vgbがある値まで減少すると Cgbは低レ、一定値に安定するとレ、うもの である。
また実際にはこの特性曲線は、フラットバンド電圧 Vfbだけ左右にシフトすることは 前述と同様である。
[0031] 以下に、 Vgbを図 2中（1)から（6)まで順次減少させたときの、ゲート電極層 4と N— Well層 2とにおける相対的な電荷量の変化を、正孔又は電子の数の変化として、模 式的に表した各図を基に詳細に説明する。
図 3は、 Vgbがプラス側の図 2中（1)付近の値にあり Cgbが高い一定値に安定した 値の、ゲート電極層 4と N— Well層 2中の相対的な電荷の状態を表した模式図である 。図 3中のゲート電極層 4内には、 Vgbがプラス側にある為に正孔 11が蓄積されてい る。この正孔 11の電界に引き寄せられた N— Well層 2中の多数キャリアである電子が 、正孔 11の総電荷量と等しい電荷量分だけゲート酸化膜層 3の下面に蓄積され、電 子蓄積層 12を形成している。よってここに、ゲート酸化膜層 3の厚みに反比例した静 電容量 Cgbが発生している。 （前述と同様に、以下これをゲート酸化膜容量と称す。 ) 次に、 Vgbが図 2中（2)付近の値まで減少した状態を表したものが図 4である。これ はゲート電極層 4に蓄積されていた正孔の減少と伴に、ゲート酸化膜層 3の下面に引 き寄せられていた電子蓄積層 12も減少した様子である。この図 2中（1)から（2)まで の値の Vgbにより発生する Cgbは、ゲート酸化膜容量であり一定値となる。
[0032] 図 5は、 Vgbが図 2中（3)付近の 0Vより僅かにマイナス側の値まで減少した状態を 表す。ゲート電極層 4中に蓄積されていた正孔 11 (図 4参照）は電子 13に代わり、そ れに伴い電子蓄積層 12の電子（図 4参照）、及びゲート酸化膜層 3下面近隣の N - W ell層 2が持つ自由電子は、 N— Well層 2中の深い層に放出される。よってゲート酸化 膜層 3の下面にはドナーイオンからなる空乏層 14が形成される。この為 Cgbは、グー ト酸化膜層容量とこの空乏層容量との直列合成容量値となり減少する。
更に Vgbが図 2中（4)付近の値まで減少した状態を表したものが図 6である。このと きゲート電極層 4中の電子 13の増加に伴い空乏層 14はその幅を広げることになり、 Cgbの値は Vgbの減少に伴うこの空乏層幅の増加によって急峻に減少する。
ここで図 5、図 6において、 Vgbがマイナス側に変化することで、ゲート電極には電 子 13が蓄積された模式図となっているが、接地された P型引き出し電極 5から対向電 極に電源 9により充分なバイアス電圧を与えることによって、 Vgbが下がることでゲー ト電位が下がっても所謂しきい値電圧を超えることはなぐ P型引き出し電極 5からゲ ート酸化膜層 3下面へ正孔が流入し Pチャネルを形成することはない。
[0033] 更に Vgbを減少させて、 Vgbがある値（前述と同様に、この N— Well層 2と真性半導 体との間に生じるビルトイン電圧の 2倍が空乏層 14に加わる値)以下となる図 2中（5) 付近の値になった状態を図 7に表す。このとき前述のアキュムレーシヨン型と同様に 空乏層 14内においては、熱的に生成された電子正孔対により小数キャリアである正 孔が発生する。ここでこの発生した正孔は、 P型引き出し電極 5に吸収され GNDへ放 出される。よってゲート酸化膜層 3下面に反転層は形成されず空乏層幅は増加する。 この為 Vgbが図 2中のアキュムレーシヨン型における Cmin不安定領域内へ瞬時に変 ィ匕しても、小数キャリアである正孔は常に熱平衡状態にあるため、 Cgbは同図中実線 部分の値になり、変化することはない。
この後 Vgbを更に減少させ図 2中（6)付近の値になった状態を図 8に示す。この場 合も前述と同様に反転層は形成されず空乏層幅が増加する為に、従来のアキュムレ ーシヨン型において見られた Cmin領域における不安定性は改善される。
[0034] この図 2における例では、簡単の為フラットバンド電圧 Vfbを OVとして説明したが、 前述のアキュムレーシヨン型での説明の通り、予めゲート電極力 バックゲート電極へ N— Well層 2と真性半導体との間に生じるビルトイン電圧だけバイアスを印加して、特 性曲線を図 23 (A)に示す様に右にシフトさせることにより、 OV点においてほぼ点対 称な特性曲線を得ることが出来る。よってこの Pchトランジスタ型 MOS容量素子を前 記図 20中の外部用 MA及び補償用 MCとして組込めば、経時的に安定した外部周 波数可変特性及び温度補償特性を実現する。また図 24中の直列温度補償回路に 組込めば、経時的に安定した常温周波数特性を実現する。
[0035] また、 Pchトランジスタ型 MOS容量素子を利用した第三の発振回路の例を図 9 (A) 及び図 9 (B)に示す。
これは増幅器に水晶振動子 Xと、並列温度補償回路と、直流阻止用コンデンサ C1 と、を直列に接続したものである。
同図 (A)中の並列温度補償回路は、第一の M〇S容量素子である高温部補償用 MOS容量素子 MH (前述同様に以下、高温用 MHと称す。）と、第二の MOS容量 素子である低温部補償用 MOS容量素子 ML (前述同様に以下、低温用 MLと称す 。）と固定容量素子である直流阻止及び調整用コンデンサ C2との直列回路と、の並 列接続からなっている。
また前記低温用 MLの対向電極とコンデンサ C2との接続点には第二の制御信号 である低温部制御電圧信号 VLが入力抵抗 R1を介して供給されてレ、て、前記高温 用 MHのゲート電極には入力抵抗 R2を介して第一の制御信号である高温部制御電 圧信号 VHが供給されてレ、る。そしてこの低温用 MLのゲート電極と高温用 MHの対 向電極とを接続し、その接続点には入力抵抗 R3を介して基準信号 (基準電圧信号） Vrefが供給されている。
そして、前記低温部制御電圧信号 VL、前記高温部制御電圧信号 VH、及び前記 基準信号 Vrefの各ラインは制御回路に夫々接続されていて、その制御回路はサーミ スタ等による感温素子に接続されている。
[0036] この並列温度補償回路の動作については、本出願人により既に出願された特許出 願において詳細に説明している。また周囲温度に対する低温用 ML及び高温用 MH の容量値は、前記直列温度補償回路で説明した内容と同様の原理により夫々変化 し、この並列合成容量値の変化も前記直列温度補償回路と同様に夫々互いの補償 温度範囲において干渉することはなぐ前記図 23 (B)に示す様な任意の負荷容量 曲線を実現する。
従ってこの第三の発振回路例においても前述の直列温度補償回路と同様に、前記 Cmin不安定性が改善され常温周波数の安定した温度補償特性を得ることができる
[0037] またここで、図 2における MOS容量素子を構成する半導体の導電型を逆とし Nchト ランジスタ型とした MOS容量素子を、前記第一の発振回路例、又は第二の発振回 路例、又は第三の発振回路例に組込んでも、前述と同様な効果が期待できる。
図 9 (B)は、上記図 9 (A)に示した発振器の変形実施例であって、図 9 (A)と異なる 点は発振回路の第一の MOS容量である高温部補償用 MOS容量素子 MHと、第二 の M〇S容量素子である低温部補償用 MOS容量素子 MLのゲート電極と対抗電極 の接続の向きをいずれも逆としたものである。
このように構成し、かつ第一及び第二の制御信号を供給することにより、図 9 (A)と 同様の温度補償を行うことができる。
図 10に IC内に設けた Nchトランジスタ型 MOS容量素子の構造図を示し、その容 量変化の特性曲線を図 11に示す。なお、図 10、図 11においては第一導電型が P型 であり、第二導電型が N型である。
この容量特性曲線図 11は、前記 Pchトランジスタ型 MOS容量素子の特性とは逆の 増加傾向を示し、 Vgbがマイナス側のときは Cgbが高い一定値であったもの力 Vgb が増加するにつれて Cgbは急峻に減少し、 Vgbがある値まで増加すると Cgbは低い 一定値に安定するという特性を示す。
また図 10は、図 11中 Vgbが（1)付近の状態のゲート電極層 24と P— Well層 22とに おける相対的な電荷量の変化を、正孔又は電子の数の変化として模式的に表してい る。
[0038] 図 10において、第二導電型（N型）シリコン基板（N-Sub) 21には電圧 Vddの電源 32に接続されており、その上に第一導電型の Well領域（以下、 P— Well層という） 22 と、絶縁物としての酸化シリコンによるゲート酸化膜層 23と、ポリシリコン等からなるゲ ート電極層 24とが形成されていて、このゲート電極層 24力 ゲート（Gate)電極が外 部端子として取り出されている。そして P— Well層 22上のゲート酸化膜層 23付近の ニケ所にドナー不純物濃度の高い第二導電型 (N型）引き出し電極 25 (MOSトラン ジスタにおけるドレイン及びソース領域）が形成されており、これら N型引き出し電極 2 5の周囲の P— Well層 22との界面には PN接合よりなる空乏層 26が形成されている。
[0039] そして P— Well層 22上にはァクセプタ不純物濃度の高い P +引き出し電極 27が形 成されていて、ここから対向（Back Gate)電極が外部に引き出されている。ここで前 記二つの N型引き出し電極 25をショートした接続点 28をプラス側に、対向電極をマ イナス側にして電源 29によりバイアス電圧が与えられている。 （前記 Pchトランジスタ 型のバイアスとは逆方向である。）またこの接続点 28は前記電源 32に接続されてい る。
また、図 10中のゲート電極層 24内には、 Vgbがプラス側にある為に正孔 30が蓄積 されている。この正孔 30の電界により、ゲート酸化膜 23下面近隣の P-Well層が持 つ正孔は P— Well層中の深レ、層に放出され、ァクセプタイオンからなる空乏層 31が 形成される。そして前述と同様、この空乏層 31内において、熱的に生成された電子 正孔対により発生した小数キャリアである電子が発生する力 N型引き出し電極 25に 吸収され反転層を形成することがなぐよって Cmin領域における不安定性は改善さ れる。
更にまた、前述の Pchトランジスタ型と同様に、対向電極から N型引き出し電極 25 には電源 29により充分なバイアス電圧を与えているので、 Vgbが増加することでゲー ト電位が上がっても所謂しきい値電圧を超えることはなぐ Nチャネルを形成すること はない。
[0040] そしてこの図 11において、前述の Pchトランジスタ型 M〇S容量素子の容量特性で 説明した内容と同様に、予めゲート電極からバックゲート電極へ N— Well層 22と真性 半導体との間に生じるビルトイン電圧だけバイアスを印加しておくことにより、特性曲 線を右にシフトすれば Vgbが 0Vの点においてほぼ点対称な特性曲線を得られ、前 記第二の発振回路例、又は第三の発振回路例で説明した温度補償回路にも利用す ること力 Sできる。
またこの発明は、水晶振動子を用いた水晶発振器に限らず、例えばセラミックゃラ ンガサイトを用いた他の圧電素子 (圧電振動子）を用いた圧電発振器にも適用出来 ることは言うまでもない。
図面の簡単な説明
[0041] [図 l]Pchトランジスタ型 M〇S容量素子の構造図。
[図 2]Pchトランジスタ型 M〇S容量素子の容量特性を示す図。
[図 3]Pchトランジスタ型 M〇S容量素子の電荷の模式図。
[図 4]Pchトランジスタ型 M〇S容量素子の電荷の模式図。
[図 5]Pchトランジスタ型 MOS容量素子の電荷の模式図。
[図 6]Pchトランジスタ型 MOS容量素子の電荷の模式図。
[図 7]Pchトランジスタ型 MOS容量素子の電荷の模式図。
[図 8]Pchトランジスタ型 MOS容量素子の電荷の模式図。 [図 9]MOS容量素子を利用した第三の発振回路例を示す図。
[図 10]Nchトランジスタ型 MOS容量素子の構造図。
[図 1 l]Nchトランジスタ型 MOS容量素子の容量特性を示す図。
[図 12]アキュムレーシヨン型 M〇S容量素子の構造図。
[図 13]アキュムレーシヨン型 M〇S容量素子の容量特性 1を示す図。
[図 14]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 15]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 16]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 17]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 18]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 19]アキュムレーシヨン型 M〇S容量素子の電荷の模式図。
[図 20]MOS容量素子を利用した第一の発振回路例を示す図。
[図 21]MOS容量特性を利用した周波数可変特性 1を示す図。
[図 22]水晶振動子 (ATカット)の周波数温度特性を示す図。
[図 23]MOS容量特性より 3次関数曲線負荷容量特性を得る仕組みを示す図。
[図 24]MOS容量素子を利用した第二の発振回路例を示す図。
[図 25]アキュムレーシヨン型 MOS容量素子の容量特性 2を示す図。
[図 26]Cmin容量値放置実験を示す図。
[図 27]MOS容量特性を利用した周波数可変特性 2を示す図。
符号の説明
C1,C2,C3 固定コンデンサ、 R1，R2,R3，R4,R5 固定抵抗素子、 MC,MA，ML， MH MOS容量素子、 VL,VH，Vref,Varef 制御信号、 X 水晶振動子。

Claims

請求の範囲
[1] 増幅器と、外部周波数調整回路と、圧電素子と、を直列に接続した構造の圧電発 振器であって、
前記外部周波数調整回路は、 M〇S容量素子を利用した電圧による可変容量回路 であって、該 MOS容量素子の対向電極に電圧値が一定である基準信号を供給し、 ゲート電極に前記基準信号を中心とする制御信号を供給した構成を備えており、 前記 MOS容量素子が第一導電型の Well領域に形成された前記第一導電型とは 逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第 二導電型の引き出し電極と、前記第一導電型の Well領域に形成された第一導電型 引き出し電極との間にバイアス電圧を与えたものであることを特徴とする圧電発振器
[2] 増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器で あってヽ
前記温度補償回路は、 MOS容量素子を利用した電圧による可変容量回路であつ て、該 MOS容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲート 電極に前記基準信号を中心とする補償用制御信号を供給した構成を備えており、 前記 MOS容量素子が第一導電型の Well領域に形成された前記第一導電型とは 逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第 二導電型の引き出し電極と、前記第一導電型の Well領域に形成された第一導電型 の引き出し電極との間にバイアス電圧を与えたものであることを特徴とする圧電発振 。
[3] 増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器で あってヽ
前記温度補償回路は、直列に接続した二つの MOS容量素子を利用した電圧によ る可変容量回路であって、第一の MOS容量素子と第一の固定容量素子との並列回 路と、第二の MOS容量素子と第二の固定容量素子との直列回路とを、前記第一の MOS容量素子の対向電極と、前記第二の MOS容量素子のゲート電極とが接続す るように直列接続した構造であり、
前記第一の MOS容量素子の対向電極と前記第二の MOS容量素子のゲート電極 との接続点に電圧値が一定である基準信号を供給し、前記第一の M〇S容量素子の ゲート電極には第一の制御信号を供給し、前記第二の M〇S容量素子の対向電極 に第二の制御信号を供給する構成を備えており、
前記二つの M〇S容量素子がいずれも第一導電型の Well領域に形成された前記 第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第 二導電型の引き出し電極と、前記第一導電型の Well領域に形成された第一導電型 の引き出し電極との間にバイアス電圧を与えたものであることを特徴とする圧電発振 。
[4] 増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器で あってヽ
前記温度補償回路は、並列に接続した第一及び第二の MOS容量素子を利用した 電圧による可変容量回路であって、前記第二の MOS容量素子と固定容量素子との 直列回路と、前記第一の MOS容量素子とを、前記第二の MOS容量素子のゲート 電極と、前記第一の MOS容量素子の対向電極とが接続するように並列接続した構 造であり、
前記第二の MOS容量素子のゲート電極と前記第一の MOS容量素子の対向電極 との接続点に電圧値が一定である基準信号を供給し、前記第二の MOS容量素子の 対向電極に第二の制御信号を供給し、前記第一の MOS容量素子のゲート電極に 第一の制御信号を供給する構成を備えており、
前記二つの M〇S容量素子がいずれも第一導電型の Well領域に形成された前記 第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第 二導電型の引き出し電極と、前記第一導電型の Well領域に形成された第一導電型 の引き出し電極との間にバイアス電圧を与えたものであることを特徴とする圧電発振 益。
[5] 前記夫々の MOS容量素子のゲート電極と対向電極の接続の向きをいずれも逆に したことを特徴とする、請求項 1乃至 4のいずれか一項に記載の圧電発振器。
[6] 前記第一導電型が N型であり、前記第二導電型が P型であることを特徴とする、請 求項 1乃至 5のいずれか一項に記載の圧電発振器。
[7] 前記第一導電型が P型であり、前記第二導電型が N型であることを特徴とする、請 求項 1乃至 5のいずれか一項に記載の圧電発振器。
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