JP4719002B2

JP4719002B2 - 圧電発振器

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Publication number: JP4719002B2
Application number: JP2005512552A
Authority: JP
Inventors: 剛大島; 重久黒後; 匡亨石川; 晋黒澤; 裕希藤本; 康隆中柴
Original assignee: Miyazaki Epson Corp; Renesas Electronics Corp
Current assignee: Miyazaki Epson Corp; Renesas Electronics Corp
Priority date: 2003-08-05
Filing date: 2004-08-03
Publication date: 2011-07-06
Anticipated expiration: 2024-08-03
Also published as: EP1662652A1; US20060208816A1; EP1662652A4; KR20060029190A; CN100594663C; KR100954021B1; EP1662652B1; JPWO2005013475A1; US7439819B2; CN1823468A; WO2005013475A1

Description

本発明は圧電発振器に関し、特に周波数電圧制御や周波数温度補償等にＭＯＳ容量素子を利用した可変容量回路を用いた圧電発振器に関するものである。

バリキャップダイオードに代わる可変容量素子として現在注目を集めているのがＭＯＳ容量素子である。このＭＯＳ容量素子は、例えば携帯電話等に使用する温度補償型水晶発振器（以下ＴＣＸＯと称す。）に利用するにあたって、少ない電圧変化でも大きな容量変化が得られるという特徴を有しているので、発振回路の低電圧化が進み可変容量素子に印加できる電圧も小さくせざるを得ない状況の下でも、実用上充分な容量特性を持つ。

まず図１２にＩＣ内に設けた従来のＭＯＳ容量素子の構造を示す。これはアキュムレーション（蓄積）型と呼ばれるＭＯＳ容量素子の構造図である。同図において、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）１０１は接地されており、その上にＮ−Ｗｅｌｌ層１０２と、絶縁物としての酸化シリコンによるゲート酸化膜層１０３と、ポリシリコン等からなるゲート電極層１０４とが形成されていて、このゲート電極層１０４からゲート（Ｇａｔｅ）電極が外部端子として取り出されている。そしてＮ−Ｗｅｌｌ層１０２上のゲート酸化膜層１０３付近の二ヶ所にドナー不純物濃度の高いＮ型の引き出し電極（以下Ｎ＋電極と称す。）１０５（ＭＯＳトランジスタにおけるドレイン及びソース領域）が形成されており、これらをショートして対向（ＢａｃｋＧａｔｅ）電極が外部端子として取り出されている。

図１３にこのアキュムレーション型ＭＯＳ容量素子の、対向電圧に対するゲート電圧Ｖｇｂ（以下Ｖｇｂと称す。）と対向電極とゲート電極との間に発生する容量値Ｃｇｂ（以下Ｃｇｂと称す。）との特性の一例を示す。この特性曲線は、横軸のＶｇｂがプラス側のときは縦軸のＣｇｂが高い一定値であったものが、Ｖｇｂが減少し０Ｖより低くなるとＣｇｂは急峻に減少し、Ｖｇｂがある値まで減少するとＣｇｂは低い一定値に安定するというものである。
また実際にはこの特性曲線は、ゲート電極層１０４とＮ−Ｗｅｌｌ層１０２との不純物の濃度差による電位差や、ゲート酸化膜層１０３中のナトリウムイオン等の電荷による影響により、フラットバンド電圧Ｖｆｂだけ左右にシフトするが、ここではＶｆｂは０Ｖと仮定して説明する。

以下に、Ｖｇｂを図１３中（１）から（６）まで順次減少させたときの、ゲート電極層１０４とＮ−Ｗｅｌｌ層１０２中における相対的な電荷量の変化を、正孔又は電子の数の変化として、模式的に表した各図を基に詳細に説明する。
図１４は、Ｖｇｂがプラス側の図１３中（１）付近の値にありＣｇｂが高い一定値に安定した値の、ゲート電極層１０４とＮ−Ｗｅｌｌ層１０２中の相対的な電荷の状態を表した模式図である。図１４中のゲート電極層１０４内には、Ｖｇｂがプラス側にある為に正孔１０６が蓄積されている。この正孔１０６の電界に引き寄せられたＮ＋電極１０５中及びＮ−Ｗｅｌｌ層１０２中の多数キャリアである電子が、正孔１０６の総電荷量と等しい電荷量分だけゲート酸化膜層１０３の下面に蓄積され、電子蓄積層１０７を形成している。よってここに、ゲート酸化膜層１０３の厚みに反比例した静電容量Ｃｇｂが発生している。（以下これをゲート酸化膜容量と称す。）
次に、Ｖｇｂが図１３中（２）付近の値まで減少した状態を表したものが図１５である。これはゲート電極層１０４に蓄積されていた正孔の減少と伴に、ゲート酸化膜層１０３の下面に引き寄せられていた電子蓄積層１０７の電子も減少した様子である。図１３中（１）から（２）までの値のＶｇｂにより発生するＣｇｂは、ゲート酸化膜容量であり一定値となる。

図１６は、Ｖｇｂが図１３中（３）付近の０Ｖより僅かにマイナス側の値まで減少した状態を表す。ゲート電極層１０４中に蓄積されていた正孔１０６は電子１０８に代わり、それに伴い電子蓄積層１０７の電子は主にＮ＋電極１０５中に吸収され、またゲート酸化膜層１０３下面近隣のＮ−Ｗｅｌｌ層１０２がもつ自由電子は、Ｎ−Ｗｅｌｌ層１０２中の深い層に放出される。よってゲート酸化膜層１０３の下面にはドナーイオンからなる空乏層１０９が形成される。この為Ｃｇｂはゲート酸化膜容量とこの空乏層容量との直列合成容量値となり減少する。
更にＶｇｂが図１３中（４）付近の値まで減少した状態を表したものが図１７である。このときゲート電極層１０４中の電子１０８の増加に伴い空乏層１０９はその幅を広げることになり、Ｃｇｂの値はＶｇｂの減少に伴うこの空乏層幅の増加によって急峻に減少する。

更にＶｇｂを減少させて、Ｖｇｂがある値（このＮ−Ｗｅｌｌ層１０２と真性半導体との間に生じるビルトイン電圧の２倍が空乏層１０９に加わる値）以下となる図１３中（５）付近の値になった状態を図１８に表す。このとき空乏層１０９内においては、熱的に生成された電子正孔対により発生した少数キャリアである正孔が、空乏層１０９内の電界により力を受け、ゲート酸化膜層１０３下面に蓄積されて反転層１１０を形成する。この為空乏層１０９の幅は増加せず前記図１７で表した幅と同等となる。
一方この反転層１１０中の正孔の増減には、熱的なキャリアの生成が関係する為に有限の時間が必要となり、高周波に使用する場合は静電容量として寄与しない。したがって高周波における電荷の増減は空乏層１０９の端のみで行なわれ、Ｖｇｂが図１３中（４）から（５）へ変化してもＣｇｂの値は変化しない。
この後更にＶｇｂが図１３中（６）付近の値まで減少した状態を表したものが図１９である。反転層１１０を形成する正孔はＶｇｂの減少に対し指数関数的に増加するので空乏層１０９の幅は変化せず、よってＣｇｂの特性はＶｇｂに対し一定値となる。

またこの図１３に示した容量特性の例では、電圧値の増加に対して容量値も増加する傾向を示しているが、これは上述の様にＮ−Ｗｅｌｌ層上にＮ＋電極を形成したアキュムレーション型ＭＯＳ容量素子において、対向電圧を基準としてゲート電圧を掃引した場合等におけるものであり、Ｐ−Ｗｅｌｌ層上にＰ＋電極を設けた場合や、ゲート電圧を基準として対向電圧を掃引した場合においてはこの容量特性曲線の増加傾向は逆にもなる。

上述の様なＭＯＳ容量素子の容量特性を利用して、ＴＣＸＯの外部周波数調整や周波数温度補償を行う様々な回路形態が提案されており、以下にその例を図を基に説明する。
図２０はＭＯＳ容量素子を利用した第一の発振回路例である。これは増幅器に水晶振動子Ｘと、間接型温度補償回路と、直流阻止用コンデンサＣ１と、外部周波数調整回路と、直流阻止用コンデンサＣ２と、を直列に接続したものである。
同図中の外部周波数調整回路において、外部制御用ＭＯＳ容量素子ＭＡ（以下、外部用ＭＡと称す。）の対向電極側には外部制御回路から基準電圧信号Ｖａｒｅｆが入力抵抗Ｒ１を介して供給されていて、外部用ＭＡのゲート電極側には外部制御回路から外部制御電圧信号Ｖａｆｃが入力抵抗Ｒ２を介して供給されている。
また同図中の間接型温度補償回路においては、温度補償用ＭＯＳ容量素子ＭＣ（以下、補償用ＭＣと称す。）の対向電極には基準電圧信号Ｖｒｅｆが入力抵抗Ｒ３を介して供給されていて、ゲート電極には補償用制御電圧信号Ｖｃｏが入力抵抗Ｒ４を介して供給されている。そして前記基準電圧信号Ｖｒｅｆと補償用制御電圧信号Ｖｃｏのラインは制御回路に夫々接続されていて、その制御回路はサーミスタ等による感温素子に接続されている。

前記外部用ＭＡ及び補償用ＭＣに、前記図１３に示すようなＶｇｂの増加に伴いＣｇｂが増加する容量特性を持つＭＯＳ容量素子を使用する。そして外部用ＭＡについては、基準電圧信号Ｖａｒｅｆを基準として外部制御電圧信号Ｖａｆｃをマイナス側からプラス側へと変化する様に、また補償用ＭＣにおいても、基準電圧信号Ｖｒｅｆを基準として制御電圧信号Ｖｃｏをマイナス側からプラス側へと変化する様に夫々印加したとき、その周波数偏差は図２１に示す様にＶｇｂの増加に伴い減少する特性を得る。

ここで外部周波数調整回路においては、周波数制御範囲内における任意の周波数へ、外部制御回路によって対応する外部制御電圧信号を供給し調整することが可能となる。またこのとき図２１の周波数可変特性は、前記図１３の急峻なＭＯＳ容量素子の容量値変化に比較すると緩やかな変化となり、外部制御電圧信号Ｖａｆｃによる微細な周波数調整が可能となる。
一方間接型温度補償回路においては、温度に対して曲線的に変化する水晶振動子の任意の周波数特性に対して、制御回路によって同様に変化する制御電圧信号を補償用ＭＣに供給する。この供給すべき制御電圧信号はデジタルデータとして図示しないＲＯＭ等に予め記憶しておき、制御回路に接続された感温素子による周囲温度の情報を基にデータを読み出し制御電圧信号を生成する。
今例えば図２２に示す様な水晶振動子（ＡＴカット）の周波数温度特性の補償を考える。この周波数温度特性は、常温（例えば２５℃）以下の低温部においては温度の低下に伴い周波数が曲線的に減少し、常温近傍において周波数の変化は小さく、常温以上の高温では温度の上昇に伴い周波数が曲線的に増加するという３次関数曲線である。

ここでこの間接型温度補償回路においては、前記制御回路により温度に対して同様な３次関数曲線特性をもつ制御電圧信号を補償用ＭＣに供給すれば、図２２に示す３次関数曲線の周波数温度特性を相殺する負荷容量曲線を得ることができ、周波数の温度補償を行うことが可能となる。
しかしこの方式は、供給すべき３次関数曲線をもつ制御電圧信号をアナログ的に導出する為、複雑なロジック回路をＩＣ化技術を駆使して実現する必要がある。

そこでこの図２２に示す３次関数曲線をもつ水晶振動子の温度補償を行う際に、ＭＯＳ容量素子の本来有する曲線的な容量変化を利用したＴＣＸＯの温度補償方式が、本出願人により出願された特許文献１に開示されており以下にその原理を図を基に簡単に説明する。

前述のＭＯＳ容量素子の特性において、予めゲート電極からバックゲート電極へＮ−Ｗｅｌｌ層１０２と真性半導体との間に生じるビルトイン電圧だけバイアスを印加しておくことにより、特性曲線を図２３（Ａ）に示す様に右にシフトさせ、Ｖｇｂが０Ｖの点においてほぼ点対称となる特性をもつ二つのＭＯＳ容量素子を使用する。
すなわち、一方のＭＯＳ容量素子のＶｇｂが主にプラス側にあたる同図（Ａ）中１２１の部分を常温及び常温より低温側の補償用として使用し、また他方のＭＯＳ容量素子のＶｇｂが主にマイナス側にあたる同図（Ａ）中１２２の部分を常温及び常温より高温側の補償用として使用し、周囲の温度変化に対して連続的に取り出せるように構成する。
すると同図（Ｂ）に示す様に、前記図２２に示した水晶振動子における周波数温度特性を相殺する様な負荷容量特性が得られ、周波数の温度補償を行うことが可能となる。

この構成を実現する周波数温度補償回路を用いた第二の発振回路例を図２４に示す。これは増幅器に水晶振動子Ｘと、直列温度補償回路と、を直列に接続したものである。
同図中の直列温度補償回路は、第一のＭＯＳ容量素子である高温部補償用ＭＯＳ容量素子ＭＨ（以下、高温用ＭＨと称す。）と第一の固定容量素子である調整用コンデンサＣ１との並列回路と、第二のＭＯＳ容量素子である低温部補償用ＭＯＳ容量素子ＭＬ（以下、低温用ＭＬと称す。）と第二の固定容量素子である直流阻止用及び調整用コンデンサＣ２との直列回路と、の直列接続からなっている。
前記低温用ＭＬの対向電極とコンデンサＣ２との接続点には第二の制御電圧信号である低温部制御電圧信号ＶＬが入力抵抗Ｒ１を介して供給されていて、前記高温用ＭＨのゲート電極には入力抵抗Ｒ２を介して第一の制御電圧信号である高温部制御電圧信号ＶＨが供給されている。そしてこの低温用ＭＬのゲート電極と高温用ＭＨの対向電極とを接続し、その接続点には入力抵抗Ｒ３を介して基準電圧信号Ｖｒｅｆが供給されている。
また前記低温部制御電圧信号ＶＬ、前記高温部制御電圧信号ＶＨ、及び前記基準電圧信号Ｖｒｅｆのラインは制御回路に夫々接続されていて、その制御回路はサーミスタ等による感温素子に接続されている。

ここで、同図中の感温素子に接続された制御回路によって、周囲温度が低温から常温を経て高温へと変化するのに伴い低温用ＭＬの対向電極に、その低温用ＭＬのゲート電極に入力された基準電圧信号Ｖｒｅｆを基準として、その電位差が０Ｖ近辺からマイナス側へ直線的に減少する（図２３（Ａ）において、Ｖｇｂが０Ｖ近辺からプラス側に直線的に増加することと等しい。）低温部制御電圧信号ＶＬを供給する。一方、周囲温度が同じく低温から常温を経て高温へと変化するのに伴い高温用ＭＨのゲート電極に、その高温用ＭＨの対向電極に入力された前記基準電圧信号Ｖｒｅｆを基準として、その電位差がマイナス側から０Ｖ近辺へ直線的に増加する（図２３（Ａ）においても、Ｖｇｂがマイナス側から０Ｖ近辺へ直線的に増加することと等しい。）高温部制御電圧信号ＶＨを供給する。

するとこの低温用ＭＬの容量変化は、低温から常温に向かうにつれて急峻に増加し、常温及び常温以上においては僅少となる。一方、この高温用ＭＨの容量変化は、低温から常温近辺においては僅少であり、常温より高温に向かうにつれて急峻に増加する。よってこの低温用ＭＬ及び高温用ＭＨとの直列合成容量値は、互いの補償温度範囲において干渉することはない。そしてこの低温用ＭＬに直列に接続されたコンデンサＣ２及び高温用ＭＨに並列に接続されたコンデンサＣ１の値を調整することにより、前記図２３（Ｂ）に示す様な任意の負荷容量曲線を得ることが可能となる。
特開２００１−６０８２８

しかしながら前述のアキュムレーション型ＭＯＳ容量素子の容量特性は、図２５に示す容量値の低い領域（以下、Ｃｍｉｎ領域と称す。）において、Ｃｇｂが経時的に不安定な領域が存在する。（ここで図２５中（１）から（６）のＶｇｂの値は前記図１３中の夫々の値と一致している。）それはＶｇｂをＣｍｉｎ領域よりプラス側からＣｍｉｎ領域内へ瞬時に変化させた直後は、Ｃｇｂは同図中の定常状態における特性である実線２０１上の値より僅かに低い点線２０２上の値となり、その後徐々に実線２０１上の値へ戻るという現象である。
この現象の原因としては、Ｖｇｂを図２５中（４）よりプラス側の電位から例えば（５）まで瞬時に変化させた直後は、前述の図１８中の反転層１１０を形成する正孔は生じず空乏層１０９の幅が増加し、その後有限の時間をかけて熱励起された正孔が反転層１１０を形成するのに伴って、その正孔の総電荷量分だけの空乏層１０９が消滅しその幅が減少する為と考えられる。またこの現象に要する時間は、空乏層内における少数キャリアである正孔が熱平衡状態に達する迄の時間と考えられる。

このＣｍｉｎ領域における、不安定な容量特性の様子を調べた実験結果を図２６に示す。同図中の実験１乃至４に使用したＭＯＳ容量素子は全て同一のものであり、縦軸は容量値を示し横軸は放置時間を示していて、また容量値の測定周波数は１ＭＨｚである。これはＶｇｂを初期電圧＋４Ｖに約２分間放置した後、実験１においては−４Ｖへ、実験２においては−３Ｖへ、実験３においては−２Ｖへ、そして実験４においては−１Ｖへと瞬時にＶｇｂを変化させ、その瞬間から放置時間に伴って変化する夫々の容量値を記録したものである。

実験１のグラフを見ると、Ｖｇｂを初期電圧＋４Ｖから−４Ｖへと変化させた瞬間から容量値は徐々に増加していき、約１００秒間経過した後約９ｐＦと一定の値に収束している。この実験１のグラフからＶｇｂを−４Ｖに変化させた瞬間の容量値は、Ｖｇｂが−４Ｖの定常状態における容量値に対して約１８％低い値を示すことが分かる。実験２、実験３、実験４においても同様に、Ｖｇｂを初期電圧から夫々−３Ｖ、−２Ｖ、−１Ｖへと変化させた瞬間は夫々の定常状態の容量値より低い値、すなわち−３Ｖでは定常状態の約１７％、−２Ｖでは約１４％、−１Ｖでは約７％低い値を示し、その後夫々の容量値は約１００秒間かけて定常状態の値へと収束していく。
これらの実験により、前記Ｃｍｉｎの領域においてＶｇｂが低いほど（定常状態の容量値が低い値ほど）Ｖｇｂを変化させた瞬間の減少分は大きく、その後定常状態へ収束するまでの時間はＣｍｉｎの全領域において約１００秒間であることが分かった。（またこの実験において初期電圧は＋４Ｖであるが、この特性は初期電圧の値によらず、Ｃｍｉｎ領域よりプラス側の任意の電圧値を初期電圧とすれば同様な結果を得ることが確認済みである。）

このＣｍｉｎの領域において不安定な特性をもつ従来のアキュムレーション型ＭＯＳ容量素子を、図２０中の外部用ＭＡ及び補償用ＭＣに使用した場合、周波数可変特性は前述の様に急峻なＭＯＳ容量素子の容量変化よりも緩やかであるので、図２５中のＣｍｉｎ不安定領域は図２７中では周波数可変領域である同図中２０３の領域まで影響し、外部周波数可変特性及び間接型周波数温度補償特性の経時的不安定要因となる。
また、図２４中の直列温度補償回路に使用した場合は、前述の様に高温用ＭＨにおける常温近辺の負荷容量の不安定要因、すなわち常温周波数偏差の不安定要因となり重大な問題となる。

上記課題を解決する為に請求項１に記載の発明は、増幅器と、外部周波数調整回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、前記外部周波数調整回路は、ＭＯＳ容量素子を利用した電圧による可変容量回路であって、該ＭＯＳ容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲート電極に前記基準信号を中心とする制御信号を供給した構成を備えており、前記ＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された前記第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第二導電型の引き出し電極と、前記第一導電型のＷｅｌｌ領域に形成された第一導電型引き出し電極との間にバイアス電圧を与え、前記対向電極を前記第一導電型引き出し電極に接続したものであることを特徴としている。

請求項２に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、前記温度補償回路は、ＭＯＳ容量素子を利用した電圧による可変容量回路であって、該ＭＯＳ容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲート電極に前記基準信号を中心とする補償用制御信号を供給した構成を備えており、前記ＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された前記第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第二導電型の引き出し電極と、前記第一導電型のＷｅｌｌ領域に形成された第一導電型の引き出し電極との間にバイアス電圧を与え、前記対向電極を前記第一導電型引き出し電極に接続したものであることを特徴としている。

請求項３に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、前記温度補償回路は、直列に接続した二つのＭＯＳ容量素子を利用した電圧による可変容量回路であって、第一のＭＯＳ容量素子と第一の固定容量素子との並列回路と、第二のＭＯＳ容量素子と第二の固定容量素子との直列回路とを、前記第一のＭＯＳ容量素子の対向電極と、前記第二のＭＯＳ容量素子のゲート電極とが接続するように直列接続した構造であり、前記第一のＭＯＳ容量素子の対向電極と前記第二のＭＯＳ容量素子のゲート電極との接続点に電圧値が一定である基準信号を供給し、前記第一のＭＯＳ容量素子のゲート電極には第一の制御信号を供給し、前記第二のＭＯＳ容量素子の対向電極に第二の制御信号を供給する構成を備えており、前記第一のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の一方の第二導電型チャンネルトランジスタであり、前記第二のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の他方の第二導電型チャンネルトランジスタであり、前記一方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された一方の第二導電型の引き出し電極と、前記一方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された一方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第一のＭＯＳ容量素子の対向電極を前記一方の第一導電型引き出し電極に接続し、前記他方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された他方の第二導電型の引き出し電極と、前記他方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された他方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第二のＭＯＳ容量素子の対向電極を前記他方の第一導電型引き出し電極に接続したものであることを特徴としている。

請求項４に記載の発明は、増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、前記温度補償回路は、並列に接続した第一及び第二のＭＯＳ容量素子を利用した電圧による可変容量回路であって、前記第二のＭＯＳ容量素子と固定容量素子との直列回路と、前記第一のＭＯＳ容量素子とを、前記第二のＭＯＳ容量素子のゲート電極と、前記第一のＭＯＳ容量素子の対向電極とが接続するように並列接続した構造であり、前記第二のＭＯＳ容量素子のゲート電極と前記第一のＭＯＳ容量素子の対向電極との接続点に電圧値が一定である基準信号を供給し、前記第二のＭＯＳ容量素子の対向電極に第二の制御信号を供給し、前記第一のＭＯＳ容量素子のゲート電極に第一の制御信号を供給する構成を備えており、前記第一のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の一方の第二導電型チャンネルトランジスタであり、前記第二のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の他方の第二導電型チャンネルトランジスタであり、前記一方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された一方の第二導電型の引き出し電極と、前記一方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された一方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第一のＭＯＳ容量素子の対向電極を前記一方の第一導電型引き出し電極に接続し、前記他方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された他方の第二導電型の引き出し電極と、前記他方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された他方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第二のＭＯＳ容量素子の対向電極を前記他方の第一導電型引き出し電極に接続したものであることを特徴としている。

請求項５に記載の発明は、請求項１乃至４のいずれか一項に記載の圧電発振器であって、前記夫々のＭＯＳ容量素子のゲート電極と対向電極の接続の向きをいずれも逆にしたことを特徴としている。

請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載の圧電発振器であって、前記第一導電型がＮ型であり、前記第二導電型がＰ型であることを特徴としている。
請求項７に記載の発明は、請求項１乃至５のいずれか一項に記載の圧電発振器であって、前記第一導電型がＰ型であり、前記第二導電型がＮ型であることを特徴としている。

本発明によれば、前記第一導電型チャンネルトランジスタ或いは第二導電型チャンネルトランジスタとして、ソース及びドレイン領域に形成された第一導電型或いは第二導電型の引き出し電極と、第一導電型のＷｅｌｌ領域に設けた第一導電型引き出し電極或いは第二導電型のＷｅｌｌ領域に設けた第二導電型引き出し電極との間にバイアス電圧を与えたものとすることにより、前記ＭＯＳ容量素子の低容量値範囲における経時的不安定性は改善する。
そしてこの改善したＭＯＳ容量素子を、上記特許文献１に開示された様な温度補補償回路、又は外部制御回路等に利用することにより、温度補償回路においては経時的な常温周波数特性の安定化、又は外部制御回路においては広い印加電圧範囲における経時的な周波数制御特性の安定化を可能とした。

図１は、本発明に利用するＩＣ内に設けたＰチャンネル（Ｐｃｈ）トランジスタ型ＭＯＳ容量素子の構造図である。なお、図１〜図９においては第一導電型がＮ型であり、第二導電型がＰ型である。
図１において、第二導電型（Ｐ型）シリコン基板（Ｐ−Ｓｕｂ）１は接地されており、その上に、第二導電型とは逆導型とされる第一導電型のＷｅｌｌ領域（以下、Ｎ−Ｗｅｌｌ層という）２と、絶縁物としての酸化シリコンによるゲート酸化膜層３と、ポリシリコン等からなるゲート電極層４とが形成されていて、このゲート電極層４からゲート（Ｇａｔｅ）電極が外部端子として取り出されている。そしてＮ−Ｗｅｌｌ層２上のゲート酸化膜層３付近の二ヶ所にアクセプタ不純物濃度の高い第二導電型（Ｐ型）引き出し電極５（ＭＯＳトランジスタにおけるドレイン及びソース領域）が形成されており、これらＰ型引き出し電極５の周囲のＮ−Ｗｅｌｌ層２との界面にはＰＮ接合よりなる空乏層６が形成されている。またＮ−Ｗｅｌｌ層２上にはドナー不純物濃度の高いＮ＋引き出し電極７が形成されていて、ここから対向（ＢａｃｋＧａｔｅ）電極が外部に引き出されている。ここで前記二つのＰ型引き出し電極５をショートした接続点８をマイナス側に、対向電極をプラス側にして電源９によりバイアス電圧が与えられている。また接続点８は接地されている。

図２にこのＰｃｈトランジスタ型ＭＯＳ容量素子の、対向電圧に対するゲート電圧Ｖｇｂ（前述と同様、以下Ｖｇｂと称す。）と対向電極とゲート電極との間に発生する容量値Ｃｇｂ（前述と同様、以下Ｃｇｂと称す。）との特性の一例を示す。この特性曲線は、従来技術で説明したアキュムレーション型ＭＯＳ容量素子と同様に、横軸のＶｇｂがプラス側のときはＣｇｂが高い一定値であったものが、Ｖｇｂが減少し０Ｖより低くなるとＣｇｂは急峻に減少し、Ｖｇｂがある値まで減少するとＣｇｂは低い一定値に安定するというものである。
また実際にはこの特性曲線は、フラットバンド電圧Ｖｆｂだけ左右にシフトすることは前述と同様である。

以下に、Ｖｇｂを図２中（１）から（６）まで順次減少させたときの、ゲート電極層４とＮ−Ｗｅｌｌ層２とにおける相対的な電荷量の変化を、正孔又は電子の数の変化として、模式的に表した各図を基に詳細に説明する。
図３は、Ｖｇｂがプラス側の図２中（１）付近の値にありＣｇｂが高い一定値に安定した値の、ゲート電極層４とＮ−Ｗｅｌｌ層２中の相対的な電荷の状態を表した模式図である。図３中のゲート電極層４内には、Ｖｇｂがプラス側にある為に正孔１１が蓄積されている。この正孔１１の電界に引き寄せられたＮ−Ｗｅｌｌ層２中の多数キャリアである電子が、正孔１１の総電荷量と等しい電荷量分だけゲート酸化膜層３の下面に蓄積され、電子蓄積層１２を形成している。よってここに、ゲート酸化膜層３の厚みに反比例した静電容量Ｃｇｂが発生している。（前述と同様に、以下これをゲート酸化膜容量と称す。）
次に、Ｖｇｂが図２中（２）付近の値まで減少した状態を表したものが図４である。これはゲート電極層４に蓄積されていた正孔の減少と伴に、ゲート酸化膜層３の下面に引き寄せられていた電子蓄積層１２も減少した様子である。この図２中（１）から（２）までの値のＶｇｂにより発生するＣｇｂは、ゲート酸化膜容量であり一定値となる。

図５は、Ｖｇｂが図２中（３）付近の０Ｖより僅かにマイナス側の値まで減少した状態を表す。ゲート電極層４中に蓄積されていた正孔１１（図４参照）は電子１３に代わり、それに伴い電子蓄積層１２の電子（図４参照）、及びゲート酸化膜層３下面近隣のＮ−Ｗｅｌｌ層２が持つ自由電子は、Ｎ−Ｗｅｌｌ層２中の深い層に放出される。よってゲート酸化膜層３の下面にはドナーイオンからなる空乏層１４が形成される。この為Ｃｇｂは、ゲート酸化膜層容量とこの空乏層容量との直列合成容量値となり減少する。
更にＶｇｂが図２中（４）付近の値まで減少した状態を表したものが図６である。このときゲート電極層４中の電子１３の増加に伴い空乏層１４はその幅を広げることになり、Ｃｇｂの値はＶｇｂの減少に伴うこの空乏層幅の増加によって急峻に減少する。
ここで図５、図６において、Ｖｇｂがマイナス側に変化することで、ゲート電極には電子１３が蓄積された模式図となっているが、接地されたＰ型引き出し電極５から対向電極に電源９により充分なバイアス電圧を与えることによって、Ｖｇｂが下がることでゲート電位が下がっても所謂しきい値電圧を超えることはなく、Ｐ型引き出し電極５からゲート酸化膜層３下面へ正孔が流入しＰチャネルを形成することはない。

更にＶｇｂを減少させて、Ｖｇｂがある値（前述と同様に、このＮ−Ｗｅｌｌ層２と真性半導体との間に生じるビルトイン電圧の２倍が空乏層１４に加わる値）以下となる図２中（５）付近の値になった状態を図７に表す。このとき前述のアキュムレーション型と同様に空乏層１４内においては、熱的に生成された電子正孔対により小数キャリアである正孔が発生する。ここでこの発生した正孔は、Ｐ型引き出し電極５に吸収されＧＮＤへ放出される。よってゲート酸化膜層３下面に反転層は形成されず空乏層幅は増加する。この為Ｖｇｂが図２中のアキュムレーション型におけるＣｍｉｎ不安定領域内へ瞬時に変化しても、小数キャリアである正孔は常に熱平衡状態にあるため、Ｃｇｂは同図中実線部分の値になり、変化することはない。
この後Ｖｇｂを更に減少させ図２中（６）付近の値になった状態を図８に示す。この場合も前述と同様に反転層は形成されず空乏層幅が増加する為に、従来のアキュムレーション型において見られたＣｍｉｎ領域における不安定性は改善される。

この図２における例では、簡単の為フラットバンド電圧Ｖｆｂを０Ｖとして説明したが、前述のアキュムレーション型での説明の通り、予めゲート電極からバックゲート電極へＮ−Ｗｅｌｌ層２と真性半導体との間に生じるビルトイン電圧だけバイアスを印加して、特性曲線を図２３（Ａ）に示す様に右にシフトさせることにより、０Ｖ点においてほぼ点対称な特性曲線を得ることが出来る。よってこのＰｃｈトランジスタ型ＭＯＳ容量素子を前記図２０中の外部用ＭＡ及び補償用ＭＣとして組込めば、経時的に安定した外部周波数可変特性及び温度補償特性を実現する。また図２４中の直列温度補償回路に組込めば、経時的に安定した常温周波数特性を実現する。

また、Ｐｃｈトランジスタ型ＭＯＳ容量素子を利用した第三の発振回路の例を図９（Ａ）及び図９（Ｂ）に示す。
これは増幅器に水晶振動子Ｘと、並列温度補償回路と、直流阻止用コンデンサＣ１と、を直列に接続したものである。
同図（Ａ）中の並列温度補償回路は、第一のＭＯＳ容量素子である高温部補償用ＭＯＳ容量素子ＭＨ（前述同様に以下、高温用ＭＨと称す。）と、第二のＭＯＳ容量素子である低温部補償用ＭＯＳ容量素子ＭＬ（前述同様に以下、低温用ＭＬと称す。）と固定容量素子である直流阻止及び調整用コンデンサＣ２との直列回路と、の並列接続からなっている。
また前記低温用ＭＬの対向電極とコンデンサＣ２との接続点には第二の制御信号である低温部制御電圧信号ＶＬが入力抵抗Ｒ１を介して供給されていて、前記高温用ＭＨのゲート電極には入力抵抗Ｒ２を介して第一の制御信号である高温部制御電圧信号ＶＨが供給されている。そしてこの低温用ＭＬのゲート電極と高温用ＭＨの対向電極とを接続し、その接続点には入力抵抗Ｒ３を介して基準信号（基準電圧信号）Ｖｒｅｆが供給されている。
そして、前記低温部制御電圧信号ＶＬ、前記高温部制御電圧信号ＶＨ、及び前記基準信号Ｖｒｅｆの各ラインは制御回路に夫々接続されていて、その制御回路はサーミスタ等による感温素子に接続されている。

この並列温度補償回路の動作については、本出願人により既に出願された特許出願において詳細に説明している。また周囲温度に対する低温用ＭＬ及び高温用ＭＨの容量値は、前記直列温度補償回路で説明した内容と同様の原理により夫々変化し、この並列合成容量値の変化も前記直列温度補償回路と同様に夫々互いの補償温度範囲において干渉することはなく、前記図２３（Ｂ）に示す様な任意の負荷容量曲線を実現する。
従ってこの第三の発振回路例においても前述の直列温度補償回路と同様に、前記Ｃｍｉｎ不安定性が改善され常温周波数の安定した温度補償特性を得ることができる。

またここで、図２におけるＭＯＳ容量素子を構成する半導体の導電型を逆としＮｃｈトランジスタ型としたＭＯＳ容量素子を、前記第一の発振回路例、又は第二の発振回路例、又は第三の発振回路例に組込んでも、前述と同様な効果が期待できる。
図９（Ｂ）は、上記図９（Ａ）に示した発振器の変形実施例であって、図９（Ａ）と異なる点は発振回路の第一のＭＯＳ容量である高温部補償用ＭＯＳ容量素子ＭＨと、第二のＭＯＳ容量素子である低温部補償用ＭＯＳ容量素子ＭＬのゲート電極と対抗電極の接続の向きをいずれも逆としたものである。
このように構成し、かつ第一及び第二の制御信号を供給することにより、図９（Ａ）と同様の温度補償を行うことができる。
図１０にＩＣ内に設けたＮｃｈトランジスタ型ＭＯＳ容量素子の構造図を示し、その容量変化の特性曲線を図１１に示す。なお、図１０、図１１においては第一導電型がＰ型であり、第二導電型がＮ型である。
この容量特性曲線図１１は、前記Ｐｃｈトランジスタ型ＭＯＳ容量素子の特性とは逆の増加傾向を示し、Ｖｇｂがマイナス側のときはＣｇｂが高い一定値であったものが、Ｖｇｂが増加するにつれてＣｇｂは急峻に減少し、Ｖｇｂがある値まで増加するとＣｇｂは低い一定値に安定するという特性を示す。
また図１０は、図１１中Ｖｇｂが（１）付近の状態のゲート電極層２４とＰ−Ｗｅｌｌ層２２とにおける相対的な電荷量の変化を、正孔又は電子の数の変化として模式的に表している。

図１０において、第二導電型（Ｎ型）シリコン基板（Ｎ−Ｓｕｂ）２１には電圧Ｖｄｄの電源に接続されており、その上に第一導電型のＷｅｌｌ領域（以下、Ｐ−Ｗｅｌｌ層という）２２と、絶縁物としての酸化シリコンによるゲート酸化膜層２３と、ポリシリコン等からなるゲート電極層２４とが形成されていて、このゲート電極層２４からゲート（Ｇａｔｅ）電極が外部端子として取り出されている。そしてＰ−Ｗｅｌｌ層２２上のゲート酸化膜層２３付近の二ヶ所にドナー不純物濃度の高い第二導電型（Ｎ型）引き出し電極２５（ＭＯＳトランジスタにおけるドレイン及びソース領域）が形成されており、これらＮ型引き出し電極２５の周囲のＰ−Ｗｅｌｌ層２２との界面にはＰＮ接合よりなる空乏層２６が形成されている。

そしてＰ−Ｗｅｌｌ層２２上にはアクセプタ不純物濃度の高いＰ＋引き出し電極２７が形成されていて、ここから対向（ＢａｃｋＧａｔｅ）電極が外部に引き出されている。ここで前記二つのＮ型引き出し電極２５をショートした接続点２８をプラス側に、対向電極をマイナス側にして電源２９によりバイアス電圧が与えられている。（前記Ｐｃｈトランジスタ型のバイアスとは逆方向である。）またこの接続点２８は前記電源に接続されている。
また、図１０中のゲート電極層２４内には、Ｖｇｂがプラス側にある為に正孔３０が蓄積されている。この正孔３０の電界により、ゲート酸化膜２３下面近隣のＰ−Ｗｅｌｌ層が持つ正孔はＰ−Ｗｅｌｌ層中の深い層に放出され、アクセプタイオンからなる空乏層３１が形成される。そして前述と同様、この空乏層３１内において、熱的に生成された電子正孔対により発生した小数キャリアである電子が発生するが、Ｎ型引き出し電極２５に吸収され反転層を形成することがなく、よってＣｍｉｎ領域における不安定性は改善される。
更にまた、前述のＰｃｈトランジスタ型と同様に、対向電極からＮ型引き出し電極２５には電源２９により充分なバイアス電圧を与えているので、Ｖｇｂが増加することでゲート電位が上がっても所謂しきい値電圧を超えることはなく、Ｎチャネルを形成することはない。

そしてこの図１１において、前述のＰｃｈトランジスタ型ＭＯＳ容量素子の容量特性で説明した内容と同様に、予めゲート電極からバックゲート電極へＮ−Ｗｅｌｌ層２２と真性半導体との間に生じるビルトイン電圧だけバイアスを印加しておくことにより、特性曲線を右にシフトすればＶｇｂが０Ｖの点においてほぼ点対称な特性曲線を得られ、前記第二の発振回路例、又は第三の発振回路例で説明した温度補償回路にも利用することができる。
またこの発明は、水晶振動子を用いた水晶発振器に限らず、例えばセラミックやランガサイトを用いた他の圧電素子（圧電振動子）を用いた圧電発振器にも適用出来ることは言うまでもない。

Ｐｃｈトランジスタ型ＭＯＳ容量素子の構造図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の容量特性を示す図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。Ｐｃｈトランジスタ型ＭＯＳ容量素子の電荷の模式図。ＭＯＳ容量素子を利用した第三の発振回路例を示す図。Ｎｃｈトランジスタ型ＭＯＳ容量素子の構造図。Ｎｃｈトランジスタ型ＭＯＳ容量素子の容量特性を示す図。アキュムレーション型ＭＯＳ容量素子の構造図。アキュムレーション型ＭＯＳ容量素子の容量特性１を示す図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。アキュムレーション型ＭＯＳ容量素子の電荷の模式図。ＭＯＳ容量素子を利用した第一の発振回路例を示す図。ＭＯＳ容量特性を利用した周波数可変特性１を示す図。水晶振動子（ＡＴカット）の周波数温度特性を示す図。ＭＯＳ容量特性より３次関数曲線負荷容量特性を得る仕組みを示す図。ＭＯＳ容量素子を利用した第二の発振回路例を示す図。アキュムレーション型ＭＯＳ容量素子の容量特性２を示す図。Ｃｍｉｎ容量値放置実験を示す図。ＭＯＳ容量特性を利用した周波数可変特性２を示す図。

符号の説明

Ｃ１，Ｃ２，Ｃ３固定コンデンサ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５固定抵抗素子、ＭＣ，ＭＡ，ＭＬ，ＭＨＭＯＳ容量素子、ＶＬ，ＶＨ，Ｖｒｅｆ，Ｖａｒｅｆ制御信号、Ｘ水晶振動子。

Claims

増幅器と、外部周波数調整回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、
前記外部周波数調整回路は、ＭＯＳ容量素子を利用した電圧による可変容量回路であって、該ＭＯＳ容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲート電極に前記基準信号を中心とする制御信号を供給した構成を備えており、
前記ＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された前記第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第二導電型の引き出し電極と、前記第一導電型のＷｅｌｌ領域に形成された第一導電型引き出し電極との間にバイアス電圧を与え、前記対向電極を前記第一導電型引き出し電極に接続したものであることを特徴とする圧電発振器。
増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、
前記温度補償回路は、ＭＯＳ容量素子を利用した電圧による可変容量回路であって、該ＭＯＳ容量素子の対向電極に電圧値が一定である基準信号を供給し、ゲート電極に前記基準信号を中心とする補償用制御信号を供給した構成を備えており、
前記ＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された前記第一導電型とは逆導型の第二導電型チャンネルトランジスタであり、
前記第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された第二導電型の引き出し電極と、前記第一導電型のＷｅｌｌ領域に形成された第一導電型の引き出し電極との間にバイアス電圧を与え、前記対向電極を前記第一導電型引き出し電極に接続したものであることを特徴とする圧電発振器。
増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、
前記温度補償回路は、直列に接続した二つのＭＯＳ容量素子を利用した電圧による可変容量回路であって、第一のＭＯＳ容量素子と第一の固定容量素子との並列回路と、第二のＭＯＳ容量素子と第二の固定容量素子との直列回路とを、前記第一のＭＯＳ容量素子の対向電極と、前記第二のＭＯＳ容量素子のゲート電極とが接続するように直列接続した構造であり、
前記第一のＭＯＳ容量素子の対向電極と前記第二のＭＯＳ容量素子のゲート電極との接続点に電圧値が一定である基準信号を供給し、前記第一のＭＯＳ容量素子のゲート電極には第一の制御信号を供給し、前記第二のＭＯＳ容量素子の対向電極に第二の制御信号を供給する構成を備えており、
前記第一のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の一方の第二導電型チャンネルトランジスタであり、
前記第二のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の他方の第二導電型チャンネルトランジスタであり、
前記一方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された一方の第二導電型の引き出し電極と、前記一方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された一方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第一のＭＯＳ容量素子の対向電極を前記一方の第一導電型引き出し電極に接続し、
前記他方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された他方の第二導電型の引き出し電極と、前記他方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された他方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第二のＭＯＳ容量素子の対向電極を前記他方の第一導電型引き出し電極に接続したものであることを特徴とする圧電発振器。
増幅器と、温度補償回路と、圧電素子と、を直列に接続した構造の圧電発振器であって、
前記温度補償回路は、並列に接続した第一及び第二のＭＯＳ容量素子を利用した電圧による可変容量回路であって、前記第二のＭＯＳ容量素子と固定容量素子との直列回路と、前記第一のＭＯＳ容量素子とを、前記第二のＭＯＳ容量素子のゲート電極と、前記第一のＭＯＳ容量素子の対向電極とが接続するように並列接続した構造であり、
前記第二のＭＯＳ容量素子のゲート電極と前記第一のＭＯＳ容量素子の対向電極との接続点に電圧値が一定である基準信号を供給し、前記第二のＭＯＳ容量素子の対向電極に第二の制御信号を供給し、前記第一のＭＯＳ容量素子のゲート電極に第一の制御信号を供給する構成を備えており、
前記第一のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の一方の第二導電型チャンネルトランジスタであり、
前記第二のＭＯＳ容量素子が第一導電型のＷｅｌｌ領域に形成された該第一導電型とは逆導型の他方の第二導電型チャンネルトランジスタであり、
前記一方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された一方の第二導電型の引き出し電極と、前記一方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された一方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第一のＭＯＳ容量素子の対向電極を前記一方の第一導電型引き出し電極に接続し、
前記他方の第二導電型チャンネルトランジスタのソース及びドレイン領域に形成された他方の第二導電型の引き出し電極と、前記他方の第二導電型チャンネルトランジスタの第一導電型のＷｅｌｌ領域に形成された他方の第一導電型の引き出し電極との間にバイアス電圧を与え、前記第二のＭＯＳ容量素子の対向電極を前記他方の第一導電型引き出し電極に接続したものであることを特徴とする圧電発振器。
前記夫々のＭＯＳ容量素子のゲート電極と対向電極の接続の向きをいずれも逆にしたことを特徴とする、請求項１乃至４のいずれか一項に記載の圧電発振器。
前記第一導電型がＮ型であり、前記第二導電型がＰ型であることを特徴とする、請求項１乃至５のいずれか一項に記載の圧電発振器。
前記第一導電型がＰ型であり、前記第二導電型がＮ型であることを特徴とする、請求項１乃至５のいずれか一項に記載の圧電発振器。